JP2006237448A - 相補型電界効果型トランジスタの製造方法 - Google Patents

相補型電界効果型トランジスタの製造方法 Download PDF

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Abstract

【課題】 ＣＭＯＳトランジスタの集積度を向上させる。
【解決手段】 Ｎ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４とから構成される高耐圧ＣＭＯＳトランジスタ１００を製造する際に、ＳＯＩ基板１１０に、Ｐ型シリコン層１０５から絶縁層１０３まで達するトレンチ１１７を形成し、トレンチ１１７中に絶縁膜を形成することにより、Ｐ型シリコン層１０５の素子形成領域の外周を取り囲む素子分離膜１０７を設ける。その後、素子分離膜１０７に取り囲まれた素子形成領域のＰ型シリコン層１０５にＮ型の不純物を導入して高圧Ｎウェル１０９を設ける。
【選択図】 図１

Description

本発明は、相補型電界効果型トランジスタの製造方法に関する。
ＰＤＰ等の駆動用ＩＣにおいて、６０〜１００Ｖ程度で動作する駆動回路部分を高耐圧トランジスタで形成し、３〜５Ｖ程度で動作するロジック部分を低耐圧トランジスタで構成する。従って、高耐圧トランジスタと低耐圧トランジスタを１つのＩＣの中にＣＭＯＳ構造で集積化する必要がある（特許文献１）。
特開２００１−１９６４７０号公報
ところが、半導体素子の微細化および高集積化がますます求められている状況においては、素子分離領域の大きさを狭める必要があるが、従来、ウェルによる自己分離を用いていたため、素子分離領域の寸法が大きくなっていた。このため、トランジスタの基板内の集積度を向上させるという点で、改善の余地があった。
本発明によれば、
支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた第一導電型の半導体層とを有して構成されたＳＯＩウェハに、前記半導体層から前記絶縁層まで達する溝を形成し、前記溝中に絶縁膜を形成することにより、前記半導体層の素子形成領域の外周を取り囲む素子分離領域を設ける工程と、
素子分離領域を設ける前記工程の後、前記素子分離領域に取り囲まれた前記素子形成領域の前記半導体層に第二導電型の不純物を導入してウェルを設ける工程と、
ウェルを設ける前記工程の後、前記半導体層上の所定の領域と前記ウェル上の所定の領域とにゲート電極を設ける工程と、
前記ゲート電極周囲の前記半導体層に第二導電型の不純物を導入して第一のトランジスタのソース・ドレイン領域を設け、前記ゲート電極周囲の前記ウェルに第一導電型の不純物を導入し、第二のトランジスタのソース・ドレイン領域を設ける工程と、
を含むことを特徴とする相補型電界効果型トランジスタの製造方法が提供される。
本発明の製造方法においては、素子分離領域を形成する工程の後、素子分離領域に取り囲まれた領域に第二導電型の不純物が導入されて、ウェルが設けられる。このため、ウェル形成時および形成後の過程において、ウェルを構成している第二導電型の不純物の拡散を抑制することができる。よって、ウェルの形成領域に設けられる第二のトランジスタと第一のトランジスタとを分離する分離幅を充分に小さくすることができる。このため、本発明によれば、第一のトランジスタと第二のトランジスタとを充分に近接させて配置することができるため、相補型電界効果型トランジスタの形成領域を縮小し、その集積度を向上させることができる。
本発明において、ウェルを設ける前記工程が、前記半導体層に前記第二導電型の不純物をイオン注入し、押し込み拡散させて、高耐圧ウェルを設ける工程を含むことができる。こうすることにより、高耐圧にさらに適した深いウェルを半導体層に設けることができる。また、本発明において、前記第一のトランジスタおよび前記第二のトランジスタが高耐圧トランジスタであってもよい。高耐圧トランジスタには、深いウェルが必要である。深いウェルは、ウェルの横広がりが大きく、素子分離幅が大きくなる。溝を先に形成し、その後ウェルを形成することにより、横広がりを抑えることができ、トランジスタの素子分離幅をさらに小さくすることができる。
なお、本明細書において、高耐圧とは、たとえば電源電圧より高い電圧が印加される状態である。また、本明細書において、低耐圧とは、特に高耐圧状態で使用されないことをいい、たとえば電源電圧以下の電圧が印加される状態である。さらに具体的には、本発明の製造方法により得られる相補型電界効果型トランジスタを表示系製品に適用する場合、低耐圧トランジスタは、たとえば画像データ等の入力および計算に用いられ、高耐圧トランジスタは、たとえば計算されたデータを表示に必要な電圧に拡張し出力するのに用いられる。このため、本発明の製造方法により得られる相補型電界効果型トランジスタをたとえばＰＤＰドライバの高耐圧デバイスとして用いる際には、ＰＤＰパネルを駆動するのに必要な電圧、さらに具体的には６０Ｖ〜１００Ｖ程度を出力することができる構成とすることができる。
また、本明細書において、高耐圧トランジスタは、低耐圧トランジスタよりもドレイン耐圧が高いトランジスタであり、ＰＤＰドライバＩＣの場合６０〜１００Ｖ程度の電圧が印加されるトランジスタである。また、本明細書において、低耐圧トランジスタは、特に高耐圧として設計されていない通常のトランジスタを指す。低耐圧トランジスタは、たとえば３〜５Ｖ程度の電圧で動作するトランジスタであり、さらに具体的には、高性能（高速）または低消費電力のトランジスタ等である。
本発明によれば、ＳＯＩウェハに、半導体層から絶縁層まで達する溝を形成し、溝中に絶縁膜を形成して半導体層の素子形成領域の外周を取り囲む素子分離領域を設け、その後、素子形成領域の半導体層に第二導電型の不純物を導入してウェルを設けることにより、ＣＭＯＳトランジスタの基板面内における集積度を向上させる技術が実現される。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
図１は、本実施形態に係る半導体装置の構成を示す断面図である。
図１に示した高耐圧ＣＭＯＳトランジスタ１００は、ＳＯＩ基板１１０に設けられたＮ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４とから構成される。ＳＯＩ基板１１０は、支持基板１０１、支持基板１０１上に積層された絶縁層１０３、および絶縁層１０３上に積層されたＰ型シリコン層１０５を有して構成されている。支持基板１０１としては、たとえばシリコン基板を用いる。
ＳＯＩ基板１１０には、Ｐ型シリコン層１０５の表面から絶縁層１０３に達するトレンチ１１７が溝状に形成されている。トレンチ１１７は、Ｎ型高耐圧ＭＯＳトランジスタ１０２およびＰ型高耐圧ＭＯＳトランジスタ１０４の形成領域をそれぞれ環状に取り囲んでいる。また、トレンチ１１７には絶縁膜が埋設されて、ストライプ状の素子分離膜１０７が設けられている。素子分離膜１０７に取り囲まれた領域の一つは、高圧Ｎウェル１０９となっている。
Ｎ型高耐圧ＭＯＳトランジスタ１０２は、Ｐ型シリコン層１０５上に設けられたゲート電極１１３、およびゲート電極１１３の周囲に設けられたＮ型ソース・ドレイン領域１１５を有する。また、Ｐ型高耐圧ＭＯＳトランジスタ１０４は、高圧Ｎウェル１０９上に設けられたゲート電極１１３、およびゲート電極１１３の周囲に設けられたＰ型ソース・ドレイン領域１１１を有する。
次に、図１に示した高耐圧ＣＭＯＳトランジスタ１００の製造方法を説明する。図２（ａ）〜図２（ｃ）は、図１に示した高耐圧ＣＭＯＳトランジスタ１００の製造工程を示す断面図である。
高耐圧ＣＭＯＳトランジスタ１００の製造工程は、支持基板１０１と、支持基板１０１上に設けられた絶縁層１０３と、絶縁層１０３上に設けられた第一導電型（Ｐ型）の半導体層（Ｐ型シリコン層１０５）とを有して構成されたＳＯＩウェハに、Ｐ型シリコン層１０５から絶縁層１０３まで達する溝（トレンチ１１７）を形成し、トレンチ１１７中に絶縁膜を形成することにより、Ｐ型シリコン層１０５の素子形成領域の外周を取り囲む素子分離領域（素子分離膜１０７）を設ける工程と、素子分離膜１０７を形成する工程の後、素子分離膜１０７に取り囲まれた素子形成領域のＰ型シリコン層１０５に第二導電型（Ｎ型）の不純物を導入してウェル（高圧Ｎウェル１０９）を設ける工程と、高圧Ｎウェル１０９を設ける工程の後、Ｐ型シリコン層１０５上の所定の領域と高圧Ｎウェル１０９上の所定の領域とにゲート電極１１３を設ける工程と、ゲート電極１１３周囲のＰ型シリコン層１０５に第二導電型（Ｎ型）の不純物を導入して第一のトランジスタ（Ｎ型高耐圧ＭＯＳトランジスタ１０２）のソース・ドレイン領域（Ｎ型ソース・ドレイン領域１１５）を設け、ゲート電極１１３周囲の高圧Ｎウェル１０９に第一導電型の不純物を導入し、第二のトランジスタ（Ｐ型高耐圧ＭＯＳトランジスタ１０４）のソース・ドレイン領域（Ｐ型ソース・ドレイン領域１１１）を設ける工程と、を含む。
この製造方法において、高圧Ｎウェル１０９を設ける工程は、トレンチ１１７と絶縁層１０３とに取り囲まれたＰ型シリコン層１０５の深さ方向全体にわたってＮ型の不純物を拡散させる工程を含む。
また、高圧Ｎウェル１０９を設ける工程が、Ｐ型シリコン層１０５にＮ型の不純物をイオン注入し、押し込み拡散させて、高耐圧ウェル（高圧Ｎウェル１０９）を設ける工程を含む。
以下、高耐圧ＣＭＯＳトランジスタ１００の製造方法をさらに詳細に説明する。
まず、図２（ａ）に示すように、支持基板１０１となる第１のシリコンウェハまたはＰ型シリコン層１０５となる第２のシリコンウェハ（Ｐ型シリコンウェハ）の表面を熱酸化して、絶縁層１０３となるＳｉＯ2を形成する。このＳｉＯ2の膜厚は、たとえば１〜２μｍ程度とする。そして、絶縁層１０３を内側にして第１のシリコンウェハと第２のシリコンウェハとを貼り合わせ、アニールし、支持基板１０１に絶縁層１０３およびＰ型シリコン層１０５が積層されたＳＯＩ基板１１０を得る。Ｐ型シリコン層１０５の厚さは、たとえば５μｍ程度とする。
次に、Ｐ型シリコン層１０５の所定の領域に、ドライエッチング等によりトレンチ１１７を形成し、このトレンチ１１７を埋め込むようにＳｉＯ2等の絶縁膜を形成し、絶縁性の素子分離膜１０７を形成する（図２（ａ））。このとき、Ｎ型高耐圧ＭＯＳトランジスタ１０２の形成領域およびＰ型高耐圧ＭＯＳトランジスタ１０４の形成領域のそれぞれについて、素子分離膜１０７がトランジスタ形成領域の側面全体を被覆するとともに、Ｐ型シリコン層１０５の表面から絶縁層１０３まで達するようにする。つまり、トレンチ１１７の形成時に、トレンチ１１７の下端が絶縁層１０３の上面に達し、トレンチ１１７の底部から絶縁層１０３が露出するようにする。
トレンチ１１７の幅（図１中横）は、たとえば０．５μｍ以上３μｍ以下とする。０．５μｍ以上とすることにより、Ｎ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４との間をさらに確実に絶縁分離することができる。また、３μｍ以下とすることにより、Ｎ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４とをさらに安定的に絶縁分離しつつ、トランジスタの基板面内の集積度をさらに高めることができる。
つづいて、素子分離膜１０７に取り囲まれた領域のうち、Ｐ型高耐圧ＭＯＳトランジスタ１０４の形成領域において、Ｐ型シリコン層１０５にＮ型不純物としてたとえばＰ（リン）をイオン注入し、Ｐ型シリコン層１０５の表面近傍にＮ型不純物領域（不図示）を形成する。このときのイオン注入条件は、Ｐ型高耐圧ＭＯＳトランジスタ１０４の耐圧に応じて設定されるが、たとえば１．５×１０-12ａｔｏｍｓ／ｃｍ2とする。そして、ＳＯＩ基板１１０を加熱し、Ｎ型不純物領域（不図示）に導入されたＰの押し込み拡散を行うことにより、高圧Ｎウェル１０９を形成する（図２（ｂ））。押し込み拡散工程は、イオン注入された不純物を熱拡散させる工程であって、この工程により、トレンチ１１７および絶縁層１０３に囲まれた領域内で、Ｐ型シリコン層１０５の厚さ方向全体にわたって高圧Ｎウェル１０９が形成される。押し込み拡散工程は、Ｐ型シリコン層１０５を、たとえば窒素等の不活性ガス雰囲気中、１２００℃で、４時間以上２０時間以下、さらに具体的には１０時間程度アニールすることにより行われる。
この後、高圧Ｎウェル１０９の所定の領域にＰ型低濃度層（不図示）を設けてもよい。このＰ型低濃度層は、Ｐ型ソース・ドレイン領域１１１よりも深く、Ｐ型不純物濃度の低い領域である。Ｐ型低濃度層は、Ｐ型高耐圧ＭＯＳトランジスタ１０４のドレイン領域が形成される領域を内包するように形成される。このようなＰ型低濃度層を設けることにより、高耐圧性を向上させることができる。また、同様に、Ｎ型高耐圧ＭＯＳトランジスタ１０２形成領域の所定の領域に、Ｎ型低濃度層（不図示）を設けてもよい。このＮ型低濃度層は、Ｎ型ソース・ドレイン領域１１５よりも深く、Ｎ型不純物濃度の低い領域であり、Ｎ型高耐圧ＭＯＳトランジスタ１０２のドレイン領域が形成される領域を内包するように形成される。
そして、Ｎ型高耐圧ＭＯＳトランジスタ１０２の形成領域中の所定の領域と、Ｐ型高耐圧ＭＯＳトランジスタ１０４の形成領域中の所定の領域に、それぞれ、ゲート絶縁膜（不図示）およびゲート電極１１３の積層体を形成する。ゲート絶縁膜は、たとえばＳｉＯ2膜とする。
そして、ゲート電極１１３の周囲のＰ型シリコン層１０５にＮ型ソース・ドレイン領域１１５を形成する。Ｐ型シリコン層１０５中に前述したＮ型低濃度層（不図示）を設けた場合には、Ｎ型低濃度層内にＮ型ソース・ドレイン領域１１５を形成する。また、ゲート電極１１３の周囲の高圧Ｎウェル１０９にＰ型ソース・ドレイン領域１１１を形成する（図２（ｃ））。高圧Ｎウェル１０９中に前述したＰ型低濃度層（不図示）を設けた場合には、Ｐ型低濃度層内にＰ型ソース・ドレイン領域１１１を形成する。
以上の工程により、図１に示した高耐圧ＣＭＯＳトランジスタ１００が得られる。得られた高耐圧ＣＭＯＳトランジスタ１００のＮ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４とを分離している素子分離幅１１９は、図２（ｃ）中に矢印で示したように、素子分離膜１０７の幅（トレンチ１１７の幅）となる。
次に、図１に示した高耐圧ＣＭＯＳトランジスタ１００の効果を説明する。
高耐圧ＣＭＯＳトランジスタ１００は、予めトレンチ１１７を形成した後、トレンチ１１７に埋設された素子分離膜１０７で囲まれた領域の内部に選択的にＮ型不純物を拡散させることにより、深い高圧Ｎウェル１０９が設けられた構成となっている。このため、高圧Ｎウェル１０９形成領域に注入された不純物が基板表面に水平な方向に拡散することが好適に抑制された構成となっており、Ｎ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４との間に必要な素子分離幅１１９をトレンチ１１７の幅と同程度にまで狭めることができる。また、ＬＯＣＯＳを用いて素子分離するよりも、素子分離幅１１９を小さくすることができる。
さらに、高耐圧ＣＭＯＳトランジスタ１００には、ＳＯＩ基板１１０が用いられているとともに、トレンチ１１７が絶縁層１０３に達するように設けられている。このため、Ｎ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４との間の絶縁分離をさらに確実なものとすることができる。このため、高耐圧ＣＭＯＳトランジスタ１００は、高圧Ｎウェル１０９中の不純物濃度を安定的に制御可能な構成であるとともに、Ｎ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４との素子分離幅１１９を狭めて集積度を向上させることができる。よって、高耐圧ＣＭＯＳトランジスタ１００は、小型化に適した構成となっており、製造コストを低減することができる。
なお、本実施形態の効果は、イオン注入後、押し込み拡散工程により深い高圧ウェルを形成する処理が行われる場合に顕著に発揮される。たとえば、図１に示した高耐圧ＣＭＯＳトランジスタ１００のように、高耐圧トランジスタを製造する際には、イオン注入後、押し込み拡散工程により深い高圧ウェルを形成する必要があるため、トレンチ１１７を予め形成する本実施形態の製造工程を用いることがさらに好適である。
ここで、高耐圧ＣＭＯＳトランジスタ１００における素子分離幅１１９の縮小効果について、図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）を参照してさらに詳細に説明する。図３（ａ）〜図３（ｃ）は、Ｎ型高圧ＭＯＳトランジスタ２０２とＰ型高圧ＭＯＳトランジスタ２０４とから構成される高圧ＣＭＯＳトランジスタ（図３（ｃ））の製造工程を説明する図である。
図３（ａ）〜図３（ｃ）の方法においては、まず、支持基板２０１となる第１のシリコンウェハまたはＰ型シリコン層２０５となる第２のシリコンウェハを熱酸化して、絶縁層２０３を形成する。そして、絶縁層２０３を内側にして第１のシリコンウェハと第２のシリコンウェハとを貼り合わせ、アニールし、支持基板２０１に絶縁層２０３およびＰ型シリコン層２０５が積層されたＳＯＩ基板２１０を得る。
次に、Ｐ型高圧ＭＯＳトランジスタ２０４の形成領域において、Ｐ型シリコン層２０５にＮ型不純物としてたとえばＰ（リン）をイオン注入し、押し込み拡散を行うことにより、高圧Ｎウェル２０９を形成する（図３（ａ））。つづいて、Ｐ型シリコン層２０５の所定の領域にドライエッチング等によりトレンチ２１７を形成し、このトレンチ２１７中にＳｉＯ2等の絶縁膜を形成することにより、絶縁性の素子分離膜２０７を形成する（図３（ｂ））。このとき、素子分離膜２０７は、Ｐ型シリコン層２０５の表面から絶縁層２０３まで達するようにする。その後、Ｎ型高圧ＭＯＳトランジスタ２０２の形成領域中の所定の領域と、Ｐ型高圧ＭＯＳトランジスタ２０４の形成領域中の所定の領域に、それぞれ、ゲート絶縁膜（不図示）およびゲート電極２１３の積層体を形成する。そして、ゲート電極２１３の周囲のＰ型シリコン層２０５にＮ型ソース・ドレイン領域２１５を形成する。また、ゲート電極２１３の周囲の高圧Ｎウェル２０９にＰ型ソース・ドレイン領域２１１を形成する（図３（ｃ））。以上により、Ｎ型高圧ＭＯＳトランジスタ２０２とＰ型高圧ＭＯＳトランジスタ２０４とから構成される高圧ＣＭＯＳトランジスタ２００（図３（ｃ））が得られる。
図３（ｃ）に示した高圧ＣＭＯＳトランジスタ２００は、高圧Ｎウェル２０９をまず形成した後、トレンチ２１７が形成されるという手順で得られる。このため、高圧Ｎウェル２０９の形成領域にイオン注入された不純物元素が、押し込み拡散工程において基板表面に水平な方向に拡散することを堰き止められない構成である。このため、図３（ａ）に示したように、押し込み拡散工程において、不純物がＰ型シリコン層２０５内で拡散してしまう。そうすると、Ｎ型高圧ＭＯＳトランジスタ２０２は、不純物が拡散した領域を避けて形成する必要が生ずる。このため、図３（ｃ）に示したように、Ｎ型高圧ＭＯＳトランジスタ２０２とＰ型高圧ＭＯＳトランジスタ２０４との間に設けるべき素子分離幅２１９が大きくなってしまう。よって、この構成の場合、Ｎ型高圧ＭＯＳトランジスタ２０２とＰ型高圧ＭＯＳトランジスタ２０４とを近接して配置することができず、集積度の向上およびそれに伴う装置の小型化に制限が生じる。
これに対し、本実施形態の高耐圧ＣＭＯＳトランジスタ１００においては、高圧Ｎウェル１０９の形成前に、高圧Ｎウェル１０９の形成領域の側面外周に予めトレンチ１１７を設けることにより、高圧Ｎウェル１０９形成時に注入された不純物がトレンチ１１７の外側に拡散することが抑制された構成となっている。このため、Ｎ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４との素子分離幅１１９をトレンチ１１７の幅まで小さくすることができるため、基板面内の集積度を向上させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、本実施形態では、トレンチ１１７中に絶縁膜が埋め込まれた素子分離膜１０７の構成の場合を例に説明したが、トレンチ１１７内の素子分離領域の構成は、絶縁膜が埋め込まれた構成には限られない。たとえば、トレンチ１１７の側壁を酸化することにより、トレンチ１１７の側面に酸化膜を形成するとともに、トレンチ１１７内に多結晶シリコン等の導電膜を埋設することもできる。
また、本実施形態の高耐圧ＣＭＯＳトランジスタ１００は、高耐圧のＣＭＯＳトランジスタが高密度に形成された構成となっているため、ＰＤＰ（プラズマディスプレイパネル）ドライバ等に好適に用いることができる。さらに具体的には、ゲート絶縁膜の耐圧が７０ＶのＰＤＰドライバの出力部に用いることができる。図４は、ＰＤＰの走査ドライバの内部回路の構成を示すブロック図である。図４において、走査ドライバ２７は、シフトレジスタ３６と、ラッチ３２と、高電圧スイッチング回路３３と、ＡＮＤゲート３４1、・・・、３４jと、高圧出力回路（ｏｕｔ１、・・・、ｏｕｔｊ）とで構成される。シフトレジスタ３６は、シフト方向を逆転させることが出来る双方向性機能を有している。信号線ＬＢＬは、高電圧スイッチング回路３３の基本出力波形を決定する走査パルス信号の入力線である。信号線ＬＤＡ−Ａ及びＬＤＡ−Ｂは、シフトレジスタ３６へのデータ信号入力線であり、セレクト信号入力線ＬＳＥに制御されてその内の何れか一方がシフトレジスタ３６への入力として選択され、夫々、シフトレジスタ３６の一方または他方の端部にデータを入力する。信号線ＬＣＬは、シフトレジスタのクロック信号入力線であり、信号線ＬＳＴはラッチのストローブ信号入力線である。そして、本実施形態の高耐圧ＣＭＯＳトランジスタ１００は、図４中の高電圧スイッチング回路３３で使用される。
また、図１に示した高耐圧ＣＭＯＳトランジスタ１００と低耐圧のトランジスタとを一つの基板上に混載することもできる。高圧素子と低圧素子の混載型の半導体装置においても、ＳＯＩ基板１１０にトレンチ１１７を形成した後、Ｐ型高耐圧ＭＯＳトランジスタ１０４形成領域に高圧Ｎウェル１０９を形成すれば、高圧Ｎウェル１０９形成時の不純物を絶縁層１０３およびトレンチ１１７で包囲された領域内に閉じこめることができる。このため、高耐圧ＣＭＯＳトランジスタ１００と低耐圧トランジスタとの素子分離幅を短くし、集積度を向上させることができる。
なお、低耐圧トランジスタは、高圧Ｎウェル１０９のように深いウェルを有しない構成とすることができるため、低耐圧ＣＭＯＳトランジスタの製造工程においては、イオン注入後の押し込み拡散工程は行わなくてもよい。さらに具体的には、低耐圧のＰ型トランジスタの形成領域において、Ｐ型シリコン層１０５の所定の領域に形成されるＮ型拡散層は、高圧Ｎウェル１０９よりも浅く、Ｎ型不純物の高い領域である。このため、Ｎ型拡散層は、Ｎ型不純物のイオン注入後の押し込み拡散工程を行うことなく製造可能である。
本発明の実施の形態におけるＣＭＯＳトランジスタの構成を示す断面図である。 図１のＣＭＯＳトランジスタの製造工程を示す断面図である。 ＣＭＯＳトランジスタの製造工程を示す断面図である。 図１のＣＭＯＳトランジスタを用いたＰＤＰドライバの構成を示す図である。
符号の説明
１００ 高耐圧ＣＭＯＳトランジスタ
１０１ 支持基板
１０２ Ｎ型高耐圧ＭＯＳトランジスタ
１０３ 絶縁層
１０４ Ｐ型高耐圧ＭＯＳトランジスタ
１０５ Ｐ型シリコン層
１０７ 素子分離膜
１０９ 高圧Ｎウェル
１１０ ＳＯＩ基板
１１１ Ｐ型ソース・ドレイン領域
１１３ ゲート電極
１１５ Ｎ型ソース・ドレイン領域
１１７ トレンチ
１１９ 素子分離幅

Claims (4)

  1. 支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた第一導電型の半導体層とを有して構成されたＳＯＩウェハに、前記半導体層から前記絶縁層まで達する溝を形成し、前記溝中に絶縁膜を形成することにより、前記半導体層の素子形成領域の外周を取り囲む素子分離領域を設ける工程と、
    素子分離領域を設ける前記工程の後、前記素子分離領域に取り囲まれた前記素子形成領域の前記半導体層に第二導電型の不純物を導入してウェルを設ける工程と、
    ウェルを設ける前記工程の後、前記半導体層上の所定の領域と前記ウェル上の所定の領域とにゲート電極を設ける工程と、
    前記ゲート電極周囲の前記半導体層に第二導電型の不純物を導入して第一のトランジスタのソース・ドレイン領域を設け、前記ゲート電極周囲の前記ウェルに第一導電型の不純物を導入し、第二のトランジスタのソース・ドレイン領域を設ける工程と、
    を含むことを特徴とする相補型電界効果型トランジスタの製造方法。
  2. 請求項１に記載の相補型電界効果型トランジスタの製造方法において、ウェルを設ける前記工程が、前記溝と前記絶縁層とに取り囲まれた前記半導体層の深さ方向全体にわたって前記第二導電型の不純物を拡散させる工程を含むことを特徴とする相補型電界効果型トランジスタの製造方法。
  3. 請求項１または２に記載の相補型電界効果型トランジスタの製造方法において、ウェルを設ける前記工程が、前記半導体層に前記第二導電型の不純物をイオン注入し、押し込み拡散させて、高耐圧ウェルを設ける工程を含むことを特徴とする相補型電界効果型トランジスタの製造方法。
  4. 請求項１乃至３いずれかに記載の相補型電界効果型トランジスタの製造方法において、前記第一のトランジスタおよび前記第二のトランジスタが高耐圧トランジスタであることを特徴とする相補型電界効果型トランジスタの製造方法。
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