JP2015230920A - 半導体装置 - Google Patents

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Abstract

【課題】基板にトレンチを形成し、このトレンチに斜め方向から不純物を注入することにより、基板を深さ方向に延びる不純物領域を形成する際、素子分離用の溝など、側面に不純物を注入したくない溝の側面に不純物が注入されないようにする。【解決手段】基板ＳＵＢには、素子分離トレンチＳＤＴＲが形成されている。素子分離トレンチＳＤＴＲは、平面視において多角形の各辺に沿って形成されている。基板ＳＵＢには、さらに第１トレンチＤＴＲ１が形成されている。第１トレンチＤＴＲ１は、素子分離トレンチＳＤＴＲのいずれの辺とも異なる方向に延びている。そして、基板ＳＵＢのうち第１トレンチＤＴＲ１の端部に位置する部分には、第１導電型領域ＩＮＰＬ１１が形成されている。【選択図】図１

Description

本発明は、半導体装置に関し、例えば基板に形成されたトレンチの側面に不純物を注入した構造を有する半導体装置に適用可能な技術である。
半導体装置において、基板にトレンチを形成し、このトレンチに斜め方向から不純物を注入することにより、基板を深さ方向に延びる不純物領域を形成することがある。特許文献１には、高濃度不純物基板の上に低濃度不純物層をエピタキシャル成長させ、この低濃度不純物層に、高濃度不純物基板に達するトレンチを形成し、さらに、このトレンチに斜め方向から不純物を注入することが記載されている。この際、第１の方向からｎ型不純物イオンを注入し、かつ第１の方向とは逆側からｐ型不純物イオンを注入することにより、トレンチの一方の側面にｎ型不純物領域を形成し、かつトレンチの反対側の側面にｐ型不純物領域を形成している。
一方、特許文献２には、トランジスタなどの素子が形成された基板に、素子を取り囲むように溝を形成し、この溝に絶縁膜を埋め込むことにより、素子分離を行うことが記載されている。特許文献２において、この溝とは別にＳＴＩ構造の素子分離膜が形成されている。上記した溝は、素子分離膜よりも深く形成されている。
特開２００２−１１８２５６号公報 特開２０１１−６６０６７号公報
基板にトレンチを形成し、このトレンチに斜め方向から不純物を注入することにより、基板を深さ方向に延びる不純物領域を形成する際、素子分離用の溝など、側面に不純物を注入したくない溝の側面に不純物が注入されてしまう可能性が出てくる。本発明者は、この可能性を減らすことを検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、基板には、素子分離トレンチが形成されている。素子分離トレンチは、平面視において多角形の各辺に沿って形成されている。基板には、さらに第１トレンチが形成されている。第１トレンチは、素子分離トレンチのいずれの辺とも異なる方向に延びている。そして、基板のうち第１トレンチの端部に位置する部分には、第１導電型領域が形成されている。
他の一実施形態によれば、基板には、第１トレンチ及び第２トレンチが形成されている。第１トレンチは、平面視において第１方向に延びている。第２トレンチは、平面視において第１方向とは異なる第２方向に延びている。基板のうち第１トレンチの端部に位置する部分には第１導電型領域が形成されており、基板のうち第２トレンチの端部に位置する部分には第２導電型領域が形成されている。
他の一実施形態によれば、基板には、第１トレンチが形成されている。第１トレンチは、平面視において第１方向に延びている。基板のうち第１トレンチの一方の端部に位置する部分には第１導電型領域が形成されており、基板のうち第１トレンチの他方の端部に位置する部分には第２導電型領域が形成されている。
前記一実施の形態によれば、基板にトレンチを形成し、このトレンチに斜め方向から不純物を注入することにより、基板を深さ方向に延びる不純物領域を形成する際に、側面に不純物を注入したくない溝の側面に不純物が注入されることを抑制できる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 （ａ）は図１の点線aで囲んだ領域を拡大した図である。図２（ｂ）は、第１素子領域の平面図である。 図２の変形例に係るトランジスタの構成を示す図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 （ａ）は第２の実施形態に係る半導体装置が有するバイポーラトランジスタの断面図であり、（ｂ）は（ａ）に示したバイポーラトランジスタの平面図である。 （ａ）は第３の実施形態に係る半導体装置が有するバイポーラトランジスタの断面図であり、（ｂ）は（ａ）に示したバイポーラトランジスタの平面図である。 第４の実施形態に係る半導体装置が有するダイオードの断面図である。 図１０に示したダイオードの平面図である。 第５の実施形態に係る半導体装置の平面図である。 図１２の変形例を示す図である。 図１２の変形例を示す図である。 第６の実施形態に係る半導体装置の平面図である。 第７の実施形態に係る半導体装置が有するダイオードの構成を示す断面図である。 図１６に示したダイオードの平面図である。 図１７の変形例を示す図である。 図１７の変形例を示す図である。 図１７の変形例を示す図である。 第８の実施形態に係る半導体装置が有するダイオードの断面図である。 第８の実施形態に係る半導体装置が有するダイオードの断面図である。 図２１及び図２２に示したダイオードの平面図である。 図２３の変形例を示す図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、バルクの半導体（たとえばシリコン）からなるベース基板ＢＳＵＢの上に、半導体（たとえばシリコン）のエピタキシャル層ＥＰＩを成長させたものである。ベース基板ＢＳＵＢ及びエピタキシャル層ＥＰＩは、いずれも同一の導電型（第２導電型：例えばｐ型）である。ベース基板ＢＳＵＢの不純物濃度はエピタキシャル層ＥＰＩの不純物濃度よりも高い。そして、エピタキシャル層ＥＰＩには、エピタキシャル層ＥＰＩとは異なる導電型（第１導電型：例えばｎ型）である第１埋込層ＢＩＮＰＬ１が形成されている。第１埋込層ＢＩＮＰＬ１はベース基板ＢＳＵＢから離れている。第１埋込層ＢＩＮＰＬ１は、エピタキシャル層ＥＰＩをエピタキシャル成長させる際に形成されているため、基板ＳＵＢの全面に形成されている。
なお、以下の説明において、第１導電型がｎ型であり、第２導電型がｐ型である場合について説明を行う。ただし、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
エピタキシャル層ＥＰＩには、ロジック回路を構成するトランジスタＴＲ２，ＴＲ３、及び電力制御用のトランジスタＴＲ１が形成されている。
トランジスタＴＲ２はｎ型の低耐圧トランジスタであり、ゲート電極ＧＥ２、ソースＳＯＵ２、及びドレインＤＲＮ２を有している。トランジスタＴＲ３はｐ型の低耐圧トランジスタであり、ゲート電極ＧＥ３、ソースＳＯＵ３、及びドレインＤＲＮ３を有している。トランジスタＴＲ２，ＴＲ３は、ＣＭＯＳトランジスタを構成している。なお、ゲート電極ＧＥ２，ＧＥ３の下には、ゲート絶縁膜（図示せず）が形成されている。
トランジスタＴＲ１は電力制御用の横型のトランジスタであり、トランジスタＴＲ２，ＴＲ３に対して高耐圧になっている。トランジスタＴＲ１は、ゲート電極ＧＥ１、ソースＳＯＵ１、及びドレインＤＲＮ１を有している。ドレインＤＲＮ１とゲート電極ＧＥ１の距離は、ソースＳＯＵ１とゲート電極ＧＥ１の距離よりも大きくなっている。これにより、ドレインＤＲＮ１とゲート電極ＧＥ１の間の耐圧が高くなっている。ゲート電極ＧＥ１の下には、ゲート絶縁膜（図示せず）が形成されている。このゲート絶縁膜は、トランジスタＴＲ２，ＴＲ３のゲート絶縁膜と同じ膜厚であるか、もしくは、厚い。なお、図２を用いて後述するが、ドレインＤＲＮ１とゲート電極ＧＥ１の間には、埋込絶縁膜ＳＴＩが形成されている。
そして、基板ＳＵＢ上には絶縁膜ＨＭＳＫ１及び層間絶縁膜ＩＮＳＬ１が形成されている。絶縁膜ＨＭＳＫ１は例えば窒化シリコン膜であり、層間絶縁膜ＩＮＳＬ１は例えば酸化シリコン膜である。絶縁膜ＨＭＳＫ１及び層間絶縁膜ＩＮＳＬ１には、コンタクトＣＯＮ２，ＣＯＮ３，ＣＯＮ４，ＣＯＮ５，ＣＯＮ６，ＣＯＮ７が埋め込まれている。コンタクトＣＯＮ２はトランジスタＴＲ１のソースＳＯＵ１に接続しており、コンタクトＣＯＮ３はトランジスタＴＲ１のドレインＤＲＮ１に接続している。コンタクトＣＯＮ４はトランジスタＴＲ２のソースＳＯＵ２に接続しており、コンタクトＣＯＮ５はトランジスタＴＲ２のドレインＤＲＮ２に接続している。コンタクトＣＯＮ６はトランジスタＴＲ３のソースＳＯＵ３に接続しており、コンタクトＣＯＮ７はトランジスタＴＲ３のドレインＤＲＮ３に接続している。また、図示していないが、絶縁膜ＨＭＳＫ１及び層間絶縁膜ＩＮＳＬ１には、ゲート電極ＧＥ１に接続するコンタクト、ゲート電極ＧＥ２に接続するコンタクト、ゲート電極ＧＥ３に接続するコンタクト、及びディープウェルＤＷＬ（後述）に接続するコンタクトも埋め込まれている。
層間絶縁膜ＩＮＳＬ１の上には、配線ＩＮＣ２，ＩＮＣ３，ＩＮＣ４，ＩＮＣ５，ＩＮＣ６，ＩＮＣ７が形成されている。配線ＩＮＣ２，ＩＮＣ３，ＩＮＣ４，ＩＮＣ５，ＩＮＣ６，ＩＮＣ７は、たとえばアルミニウムなどの金属によって形成されており、それぞれ、コンタクトＣＯＮ２，ＣＯＮ３，ＣＯＮ４，ＣＯＮ５，ＣＯＮ６，ＣＯＮ７に接続している。なお、層間絶縁膜ＩＮＳＬ１の上には、各ゲート電極に接続する配線（図示せず）及びディープウェルＤＷＬに接続する配線も形成されている。
トランジスタＴＲ１は第１素子領域ＥＬ１に形成されており、トランジスタＴＲ２，ＴＲ３は第２素子領域ＥＬ２に形成されている。詳細には、第１素子領域ＥＬ１には一つのトランジスタＴＲ１が形成されている。一方、第２素子領域ＥＬ２には複数のトランジスタＴＲ２，ＴＲ３が形成されている。なお、図１においては、図を簡略化するため、第２素子領域ＥＬ２には一組のトランジスタＴＲ２，ＴＲ３のみを示している。そして、第１素子領域ＥＬ１及び第２素子領域ＥＬ２は、いずれも、素子分離トレンチＳＤＴＲによって囲まれている。素子分離トレンチＳＤＴＲは第１埋込層ＢＩＮＰＬ１を貫通しているが、ベース基板ＢＳＵＢには達していない。素子分離トレンチＳＤＴＲはベース基板ＢＳＵＢに達してもよい。そして、素子分離トレンチＳＤＴＲの中には埋込絶縁膜ＢＩＮＳＬが埋め込まれている。本図に示す例では、埋込絶縁膜ＢＩＮＳＬは、基板ＳＵＢ上の層間絶縁膜ＩＮＳＬ１の一部である。
なお、基板ＳＵＢには、さらにｎ型のディープウェルＤＷＬ及び埋込コンタクトＢＣＯＮが形成されている。ディープウェルＤＷＬは底面が第１埋込層ＢＩＮＰＬ１に達しており、第１埋込層ＢＩＮＰＬ１に固定電位を与えている。埋込コンタクトＢＣＯＮは基板ＳＵＢに埋め込まれたコンタクトであり、第１埋込層ＢＩＮＰＬ１を貫いている。このため、第１埋込層ＢＩＮＰＬ１より下のエピタキシャル層ＥＰＩ及びベース基板ＢＳＵＢには、埋込コンタクトＢＣＯＮによって固定電位が与えられている。
なお、埋込コンタクトＢＣＯＮを埋め込むための溝は、例えばコンタクトＣＯＮ２を埋め込むための接続孔と同一工程で形成されるが、独立した工程で形成されてもよい。この溝の内面には、絶縁膜（例えば熱酸化膜又はTEOS膜）ＩＮＳＬ２が形成されている。これにより、埋込コンタクトＢＣＯＮは第１埋込層ＢＩＮＰＬ１及びエピタキシャル層ＥＰＩのうち第１埋込層ＢＩＮＰＬ１より上に位置する部分から絶縁される。また、埋込コンタクトＢＣＯＮは、コンタクトＣＯＮ２等と同一工程で形成されている。このため、埋込コンタクトＢＣＯＮは、層間絶縁膜ＩＮＳＬ１及び絶縁膜ＨＭＳＫ１も貫いており、その上端は、層間絶縁膜ＩＮＳＬ１上の配線ＩＮＣ８に接続している。
エピタキシャル層ＥＰＩには第１トレンチＤＴＲ１が形成されている。第１トレンチＤＴＲ１は素子分離トレンチＳＤＴＲと同一工程で形成されているため、第１トレンチＤＴＲ１の底面は第１埋込層ＢＩＮＰＬ１よりも下（ベース基板ＢＳＵＢ側）に位置している。また、第１トレンチＤＴＲ１の内部には、埋込絶縁膜ＢＩＮＳＬが埋め込まれている。
そして、エピタキシャル層ＥＰＩのうち第１トレンチＤＴＲ１の側面を構成する領域の一部には、第１導電型領域ＩＮＰＬ１１（第１の第１導電型領域）が形成されている。第１導電型領域ＩＮＰＬ１１は、第１埋込層ＢＩＮＰＬ１に接続している。言い換えると、第１導電型領域ＩＮＰＬ１１は、第１埋込層ＢＩＮＰＬ１を電気的にエピタキシャル層ＥＰＩの表層まで引き上げている。
図２（ａ）は図１の点線aで囲んだ領域を拡大した図である。図２（ｂ）は、第１素子領域ＥＬ１の平面図である。なお、図２（ａ）は図２（ｂ）のＡ−Ａ´断面に相当している。また、図２（ｂ）では、トランジスタＴＲ１の構成要素の一部を省略している。
図２（ａ）に示すように、第１素子領域ＥＬ１には高耐圧のトランジスタＴＲ１が形成されている。トランジスタＴＲ１は、ドレインＤＲＮ１、ゲート電極ＧＥ１、及びソースＳＯＵ１を有している。ドレインＤＲＮ１は、ｎ型ウェルＷＬ１２及びその表層のｎ型の高濃度領域ＨＩＮＰＬ１３を有している。高濃度領域ＨＩＮＰＬ１３はコンタクトＣＯＮ３に接続している。また、ｎ型ウェルＷＬ１２の周囲には、ｎ−型のオフセット領域ＮＯＦ１１が形成されている。言い換えると、ｎ型ウェルＷＬ１２はオフセット領域ＮＯＦ１１の表層に形成されている。
一方、ソースＳＯＵ１はｎ型の高濃度領域ＨＩＮＰＬ１２を有している。高濃度領域ＨＩＮＰＬ１２は、ｐ型ウェルＷＬ２１の表層に形成されている。また、ｐ型ウェルＷＬ２１のうち高濃度領域ＨＩＮＰＬ１２の隣に位置する部分には、ｐ型の高濃度領域ＨＩＮＰＬ２１が形成されている。そして高濃度領域ＨＩＮＰＬ１２，２１には、コンタクトＣＯＮ２が接続している。
また、ゲート電極ＧＥとドレインＤＲＮ１の間には、ＳＴＩ構造の埋込絶縁膜ＳＴＩが形成されている。上記したオフセット領域ＮＯＦ１１は埋込絶縁膜ＳＴＩの下面の前面に形成されている。
図２（ｂ）に示すように、ゲート電極ＧＥ１は、ドレインＤＲＮ１のｎ型ウェルＷＬ１２を囲んでおり、ｐ型ウェルＷＬ２１はゲート電極ＧＥ１を囲んでいる。また素子分離トレンチＳＤＴＲは多角形（本図に示す例では矩形）の各辺に沿って形成されており、ｐ型ウェルＷＬ２１を囲んでいる。言い換えると、トランジスタＴＲ１は、素子分離トレンチＳＤＴＲの内側に位置している。
そして、ｐ型ウェルＷＬ２１と素子分離トレンチＳＤＴＲの間の領域には、複数の第１トレンチＤＴＲ１が形成されている。複数の第１トレンチＤＴＲ１は、平面視において、いずれも素子分離トレンチＳＤＴＲのいずれの辺とも異なる方向に延在している。本図に示す例では、第１トレンチＤＴＲ１は、素子分離トレンチＳＤＴＲの各辺に対して３０°以上６０°以下の角度（好ましくは４３°以上４７°以下の角度）で延在している。そして第１導電型領域ＩＮＰＬ１１は、エピタキシャル層ＥＰＩのうち第１トレンチＤＴＲ１の端部に位置する部分に形成されている。これは、詳細を後述するように、第１導電型領域ＩＮＰＬ１１は、第１トレンチＤＴＲ１を介してエピタキシャル層ＥＰＩに不純物イオンを斜め方向から注入することによって形成されているためである。そして、不純物イオンの注入方向は、平面視において第１トレンチＤＴＲ１が延在している方向である。このため、エピタキシャル層ＥＰＩのうち素子分離トレンチＳＤＴＲの側面に位置する部分には、不純物イオンはほとんど注入されない。
なお、本図に示す例では、第１トレンチＤＴＲ１はｐ型ウェルＷＬ２１とは重なっていない。そして、複数の第１トレンチＤＴＲ１は素子分離トレンチＳＤＴＲの４つの辺のうち、一つの角部を挟む２辺（図２（ｂ）の例では右側の辺及び上側の辺）に沿っている。
第１トレンチＤＴＲ１においては、同一の端部（図２（ｂ）の例では右上側の端部）に第１導電型領域ＩＮＰＬ１１が形成されている。
また、素子分離トレンチＳＤＴＲの内側の領域には、さらに、複数の第２トレンチＤＴＲ２が形成されている。第２トレンチＤＴＲ２は、素子分離トレンチＳＤＴＲの４辺のうち第１トレンチＤＴＲ１が形成されていない一辺に沿って、配置されている。第２トレンチＤＴＲ２は、いずれも第１トレンチＤＴＲ１とは異なる方向（第２の方向）に延在している。本図に示す例では、第２の方向は、第１トレンチＤＴＲ１が延在する方向（第１の方向）とほぼ直交している。そして第２トレンチＤＴＲ２の一方の端部（本図に示す例では素子分離トレンチＳＤＴＲに近い側の端部）にも、第１導電型領域ＩＮＰＬ１１が形成されている。このようにすることで、第２トレンチＤＴＲ２の代わりに第１トレンチＤＴＲ１を形成する場合と比較して、すべての第１導電型領域ＩＮＰＬ１１を、ｐ型ウェルＷＬ２１から離すことができる。
そして、素子分離トレンチＳＤＴＲの内側には、ｎ型ウェルＷＬ１１が形成されている。ｎ型ウェルＷＬ１１はｐ型ウェルＷＬ２１を囲んでいる。図２（ａ）に示すように、ｎ型ウェルＷＬ１１には、第１導電型領域ＩＮＰＬ１１の上部がつながっており、またｎ型ウェルＷＬ１１の表層にはｎ型の高濃度領域ＨＩＮＰＬ１１が形成されている。高濃度領域ＨＩＮＰＬ１１は、第１コンタクトＣＯＮ１に接続している。第１コンタクトＣＯＮ１は、高濃度領域ＨＩＮＰＬ１１、ｎ型ウェルＷＬ１１、及び第１導電型領域ＩＮＰＬ１１を介して、第１埋込層ＢＩＮＰＬ１を、層間絶縁膜ＩＮＳＬ１上の配線ＩＮＣ１に接続している。なお、図２（ｂ）に示す例では、ｎ型ウェルＷＬ１１は素子分離トレンチＳＤＴＲの内側の全周に形成されている。ただし、ｎ型ウェルＷＬ１１は、第１トレンチＤＴＲ１と重なる領域にのみ形成されていてもよい。
なお、第１トレンチＤＴＲ１及び素子分離トレンチＳＤＴＲは、いずれも埋込絶縁膜ＳＴＩと重なっている。言い換えると、第１トレンチＤＴＲ１及び素子分離トレンチＳＤＴＲは、埋込絶縁膜ＳＴＩを貫いている。ただし、一部の第１トレンチＤＴＲ１及び素子分離トレンチＳＤＴＲの一部は、埋込絶縁膜ＳＴＩと重なっていなくてもよい。
図３（ａ）及び（ｂ）は、図２の変形例に係るトランジスタＴＲ３の構成を示す図であり、それぞれ図２（ａ）及び（ｂ）に対応している。本実施形態に係るトランジスタＴＲ３は、ｐチャネル型のトランジスタであり、図２におけるｎ型ウェルＷＬ１１、ｎ型ウェルＷＬ１２、オフセット領域ＮＯＦ１１、高濃度領域ＨＩＮＰＬ１２，ＨＩＮＰＬ１３，ＨＩＮＰＬ２１が、図２とは逆の導電型になっている。なお、図３では、分かりやすくするために、図２と同一の符号を付している。そして、図２におけるｐ型ウェルＷＬ２１に対応するウェルが、ｎ型ウェルＷＬ１１と一体になっている。
図４〜図７は、半導体装置ＳＤの製造方法を示す断面図である。各図において、（ａ）は図１に対応しており、（ｂ）は図２（ａ）に対応している。
まず、図４（ａ）及び（ｂ）に示すように、ベース基板ＢＳＵＢを準備する。次いで、ベース基板ＢＳＵＢにエピタキシャル層ＥＰＩを形成する。この際、エピタキシャル層ＥＰＩの形成を途中で止め、イオン注入により、第１埋込層ＢＩＮＰＬ１を形成する。次いで、第1埋込層ＢＩＮＰＬ1を熱拡散した後に再度エピタキシャル層ＥＰＩを形成する。次いで、エピタキシャル層ＥＰＩに各種ウェル（ディープウェルＤＷＬを含む）及びオフセット領域ＮＯＦ１１を、例えばイオン注入法を用いて形成する。次いで、エピタキシャル層ＥＰＩに溝を形成し、この溝に絶縁膜、例えば酸化シリコン膜を埋め込む。これにより、埋込絶縁膜ＳＴＩが形成される。なお、各種ウェル及びオフセット領域ＮＯＦ１１を形成するタイミングは、埋込絶縁膜ＳＴＩを形成した後であってもよい。
次いで、トランジスタＴＲ１，ＴＲ２，ＴＲ３のゲート絶縁膜を形成する。次いで、ゲート電極の材料（例えばポリシリコン膜）を成膜し、この膜を選択的に除去する。これにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３が形成される。次いで、エピタキシャル層ＥＰＩに、各高濃度領域（例えば高濃度領域ＨＩＮＰＬ１１，ＨＩＮＰＬ１２，ＨＩＮＰＬ１３，ＨＩＮＰＬ２１）を、例えばイオン注入法を用いて形成する。
なお、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁にサイドウォールが形成されている場合がある。この場合、各高濃度領域は、サイドウォールが形成されたのちに、形成される。
次いで、図５（ａ）及び（ｂ）に示すように、エピタキシャル層ＥＰＩの上に絶縁膜ＨＭＳＫ１を形成する。次いで、絶縁膜ＨＭＳＫ１上にレジストパターンＰＲ１を形成する。レジストパターンＰＲ１は、第１トレンチＤＴＲ１及び素子分離トレンチＳＤＴＲが形成されるべき領域に、開口を有している。次いで、レジストパターンＰＲ１をマスクとして絶縁膜ＨＭＳＫ１をエッチングする。これにより、絶縁膜ＨＭＳＫ１のうち第１トレンチＤＴＲ１及び素子分離トレンチＳＤＴＲが形成されるべき領域には、開口が形成される。
次いで、図６（ａ）及び（ｂ）に示すように、絶縁膜ＨＭＳＫ１をマスクとして、埋込絶縁膜ＳＴＩ及びエピタキシャル層ＥＰＩをエッチングする。これにより、第１トレンチＤＴＲ１及び素子分離トレンチＳＤＴＲが形成される。その後、レジストパターンＰＲ１が残っている場合には、レジストパターンＰＲ１を除去する。
次いで、図７（ａ）及び（ｂ）に示すように、エピタキシャル層ＥＰＩに、ｎ型の不純物イオンを斜め方向から注入する。このとき、不純物イオンを注入する方向を、第１トレンチＤＴＲ１が延在している方向にする。これにより、エピタキシャル層ＥＰＩのうち第１トレンチＤＴＲ１の一方の端部に位置する部分には、第１導電型領域ＩＮＰＬ１１が形成される。一方、素子分離トレンチＳＤＴＲは、いずれの部分も第１トレンチＤＴＲ１と平行になっていない。従って、エピタキシャル層ＥＰＩのうち素子分離トレンチＳＤＴＲの側面に位置する部分には、不純物イオンはほとんど注入されない。そして、第１導電型領域ＩＮＰＬ１１を形成するときに、基板ＳＵＢに対するイオン注入の角度を途中で変える。ここでイオン注入は、チルト角（ベース基板ＢＳＵＢの法線方向に対する角度）及びツイスト角（ベース基板ＢＳＵＢのノッチを基準とした回転角度）によって定義される。このようにすることで、第１トレンチＤＴＲ１の端部及び第２トレンチＤＴＲ２の端部のそれぞれに、第１導電型領域ＩＮＰＬ１１が形成される。
その後、層間絶縁膜ＩＮＳＬ１を形成する。この際、層間絶縁膜ＩＮＳＬ１の一部は、素子分離トレンチＳＤＴＲおよび第１トレンチＤＴＲ１に埋め込まれ、埋込絶縁膜ＢＩＮＳＬになる。この際、素子分離トレンチＳＤＴＲおよび第１トレンチＤＴＲ１にボイドが形成されるが、このボイドは、層間絶縁膜ＩＮＳＬ１（埋込絶縁膜ＢＩＮＳＬ１）で塞がれており、かつ後工程でも露出しないため、半導体装置ＳＤの品質に影響を与えない。
ついで、層間絶縁膜ＩＮＳＬ１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜ＩＮＳＬ１をエッチングする。これにより、各コンタクトを形成するために接続孔が形成される。なお、この工程において、層間絶縁膜ＩＮＳＬ１のうち埋込コンタクトＢＣＯＮが形成されるべき領域にも接続孔が形成される。この接続孔は、エピタキシャル層ＥＰＩに形成された溝の底部まで達している。そして、これら接続孔内にＷなどの金属を埋め込む。これにより、各コンタクトおよび埋込コンタクトＢＣＯＮが形成される。この際、埋込コンタクトＢＣＯＮを埋め込むための接続孔の側面を熱酸化しておく。
その後、層間絶縁膜ＩＮＳＬ１上に金属膜（例えばＡｌ）が形成される。次いで、この金属膜を選択的に除去する。これにより、各配線が形成される。
以上、本実施形態によれば、素子分離トレンチＳＤＴＲは、いずれの部分も第１トレンチＤＴＲ１と平行になっていない。このため、エピタキシャル層ＥＰＩのうち素子分離トレンチＳＤＴＲの側面に位置する部分には、不純物イオンはほとんど注入されない。従って、第１トレンチＤＴＲ１の端部にのみ、選択的に第１導電型領域ＩＮＰＬ１１を形成することができる。
なお半導体装置ＳＤは、本実施形態に示したすべての素子を必要としているわけではない。また、第１トレンチＤＴＲ１及び素子分離トレンチＳＤＴＲ、並びに埋込絶縁膜ＢＩＮＳＬは、絶縁膜ＨＭＳＫ１より前（例えばトランジスタＴＲ１，ＴＲ２，ＴＲ３のゲート絶縁膜を形成する前）に形成されてもよい。この場合、埋込絶縁膜ＢＩＮＳＬは、層間絶縁膜ＩＮＳＬ１とは別の絶縁膜になる。
また、第２トレンチＤＴＲ２が延在する第２の方向は、第１トレンチＤＴＲ１が延在する第１の方向と異なっている。このようにすると、第１トレンチＤＴＲ１に第１導電型領域ＩＮＰＬ１１を形成するときに、第２トレンチＤＴＲ２の側面に意図しない不純物領域が形成されることを抑制できる。この効果は、第１方向と第２方向が直交しているときに、最も大きくなる。
（第２の実施形態）
図８（ａ）は、第２の実施形態に係る半導体装置ＳＤが有するバイポーラトランジスタＢＰＴの断面図である。図８（ｂ）は、図８（ａ）に示したバイポーラトランジスタＢＰＴの平面図である。図８（ａ）は、図８（ｂ）のＢ−Ｂ´断面に対応している。
バイポーラトランジスタＢＰＴは、ｎｐｎ型のトランジスタであり、基板ＳＵＢを用いて形成されている。基板ＳＵＢの構成は、第１トレンチＤＴＲ１、素子分離トレンチＳＤＴＲ、第１導電型領域ＩＮＰＬ１１、ｎ型ウェルＷＬ１１、および高濃度領域ＨＩＮＰＬ１１の構成を含め、第１の実施形態と同様である。なお、本図に示す例では、第１トレンチＤＴＲ１は、素子分離トレンチＳＤＴＲの一辺に沿う領域のみに設けられている。ただし、第１トレンチＤＴＲ１の数及び配置は本図に示す例に限定されない。
エピタキシャル層ＥＰＩのうち素子分離トレンチＳＤＴＲで囲まれた領域には、エミッタＥＭＩ、ベースＢＳＥ、およびコレクタＣＯＲが形成されている。ベースＢＳＥは、ｐ型ウェルＢＳＥ１および高濃度のｐ型不純物層ＢＳＥ２を有している。ｐ型不純物層ＢＳＥ２は、ｐ型ウェルＢＳＥ１の表層の一部に形成されている。エミッタＥＭＩは、高濃度のｎ型不純物層であり、ｐ型ウェルＢＳＥ１の表層の一部（例えば平面視でｐ型ウェルＢＳＥ１の中央部）に位置している。コレクタＣＯＲはｎ型ウェルＣＯＲ１及び高濃度のｎ型不純物層ＣＯＲ２を有している。なお、平面視において、ｐ型不純物層ＢＳＥ２はエミッタＥＭＩを囲んでいる。そしてコレクタＣＯＲのｎ型ウェルＣＯＲ１は、ｐ型不純物層ＢＳＥ２を囲んでいる。エミッタＥＭＩとｐ型不純物層ＢＳＥ２の間には埋込絶縁膜ＳＴＩが形成されており、また、ｐ型不純物層ＢＳＥ２とｎ型不純物層ＣＯＲ２の間にも埋込絶縁膜ＳＴＩが形成されている。
そして、ベースのｐ型不純物層ＢＳＥ２はコンタクトＣＯＮ９を介してベース電極ＩＮＣ１０に接続しており、エミッタＥＭＩはコンタクトＣＯＮ８を介してエミッタ電極ＩＮＣ９に接続している。また、コレクタのｎ型不純物層ＣＯＲ２はコンタクトＣＯＮ１０を介してコレクタ電極ＩＮＣ１１に接続している。
本実施形態に係る半導体装置ＳＤの製造方法は、第１の実施形態に示した半導体装置ＳＤの製造方法と同様である。
本図に示す例によっても、素子分離トレンチＳＤＴＲは、いずれの部分も第１トレンチＤＴＲ１と平行になっていない。従って、第１トレンチＤＴＲ１の端部にのみ、選択的に第１導電型領域ＩＮＰＬ１１を形成することができる。
（第３の実施形態）
図９（ａ）は、第３の実施形態に係る半導体装置ＳＤが有するバイポーラトランジスタＢＰＴの断面図である。図９（ｂ）は、図９（ａ）に示したバイポーラトランジスタＢＰＴの平面図である。図９（ａ）は、図９（ｂ）のＢ−Ｂ´断面に対応している。本実施形態に係る半導体装置ＳＤは、バイポーラトランジスタＢＰＴがｐｎｐ型である点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。
詳細には、第２の実施形態におけるｐ型ウェルＢＳＥ１の代わりにｎ型ウェルＢＳＥ３が形成されており、ｐ型不純物層ＢＳＥ２の代わりに高濃度のｎ型不純物層ＢＳＥ４が形成されている。また、エミッタＥＭＩは、ｎ型ウェルＢＳＥ３の表層の一部に形成された高濃度のｐ型不純物層である。そして、第２の実施形態におけるｎ型ウェルＣＯＲ１の代わりにｐ型ウェルＣＯＲ３が形成されており、ｎ型不純物層ＣＯＲ２の代わりに高濃度のｐ型不純物層ＣＯＲ４が形成されている。
なお、ｎ型ウェルＢＳＥ３は、素子分離トレンチＳＤＴＲの一辺に接する部分まで形成されている。そしてｎ型ウェルＢＳＥ３は、第２の実施形態におけるｎ型ウェルＷＬ１１も兼ねている。
本実施形態によっても、素子分離トレンチＳＤＴＲは、いずれの部分も第１トレンチＤＴＲ１と平行になっていない。従って、第１トレンチＤＴＲ１の端部にのみ、選択的に第１導電型領域ＩＮＰＬ１１を形成することができる。
（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置ＳＤが有するダイオードＤＤの断面図である。図１１は、図１０に示したダイオードＤＤの平面図である。図１０は、図１１のＣ−Ｃ´断面に対応している。
ダイオードＤＤは基板ＳＵＢを用いて形成されている。基板ＳＵＢの構成は、第１トレンチＤＴＲ１、素子分離トレンチＳＤＴＲ、第１導電型領域ＩＮＰＬ１１、ｎ型ウェルＷＬ１１、および高濃度領域ＨＩＮＰＬ１１の構成を含め、第１の実施形態と同様である。
ダイオードＤＤのカソードは、第１埋込層ＢＩＮＰＬ１であり、第１導電型領域ＩＮＰＬ１１、ｎ型ウェルＷＬ１１、および高濃度領域ＨＩＮＰＬ１１を介して、第１コンタクトＣＯＮ１に接続している。本図に示す例において、第１コンタクトＣＯＮ１は第１埋込層ＢＩＮＰＬ１を電気的にカソード電極ＩＮＣ１２に接続している。カソード電極ＩＮＣ１２は層間絶縁膜ＩＮＳＬ１の表層に形成されており、例えば第１の実施形態における配線ＩＮＣ４などと同一工程で形成されている。
ダイオードＤＤのアノードは、ｐ型ウェルＷＬ２３（第１の第２導電型領域）および低濃度ｐ型ウェルＬＷＬ２１であり、ｐ型ウェルＷＬ２３の表層に形成されたｐ型の高濃度領域ＨＩＮＰＬ２２を介して、第２コンタクトＣＯＮ１２に接続している。第２コンタクトＣＯＮ１２は、ｐ型ウェルＷＬ２３を電気的にアノード電極ＩＮＣ１３に接続している。アノード電極ＩＮＣ１３は層間絶縁膜ＩＮＳＬ１の表層に形成されており、例えば第１の実施形態における配線ＩＮＣ４などと同一工程で形成されている。
なお、平面視において、複数の第１トレンチＤＴＲ１および複数の第１導電型領域ＩＮＰＬ１１は、高濃度領域ＨＩＮＰＬ２２を囲むように配置されている。詳細には、複数の第１トレンチＤＴＲ１は、素子分離トレンチＳＤＴＲの各辺に沿って形成されている。そして複数の第１トレンチＤＴＲ１のそれぞれの一方の端部に第１導電型領域ＩＮＰＬ１１が形成されている。なお、本図に示す例では、全ての第１導電型領域ＩＮＰＬ１１は、第１トレンチＤＴＲ１の２つの端部のうち同一側の端部（例えば右上側の端部）に形成されている。
高濃度領域ＨＩＮＰＬ２２は矩形である。そして、第１導電型領域ＩＮＰＬ１１から第１導電型領域ＩＮＰＬ１１までの最短距離Ｌが、半数以上の第１導電型領域ＩＮＰＬ１１（好ましくはすべての第１導電型領域ＩＮＰＬ１１）において同一となるように、複数の第１トレンチＤＴＲ１が配置されているのが好ましい。
本実施形態に係る半導体装置ＳＤの製造方法は、第１の実施形態と同様である。
本実施形態によっても、素子分離トレンチＳＤＴＲは、いずれの部分も第１トレンチＤＴＲ１と平行になっていない。従って、第１トレンチＤＴＲ１の端部にのみ、選択的に第１導電型領域ＩＮＰＬ１１を形成することができる。
（第５の実施形態）
図１２は、第５の実施形態に係る半導体装置ＳＤの平面図であり、第４の実施形態における図１１に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第４の実施形態に係る半導体装置ＳＤと同様である。
まず、複数の第１トレンチＤＴＲ１は、素子分離トレンチＳＤＴＲの３辺に沿って配置されている。そして、複数の第２トレンチＤＴＲ２が、素子分離トレンチＳＤＴＲの残りの１辺に沿って配置されている。そして、第１の実施形態と同様に、第２トレンチＤＴＲ２の端部にも第１導電型領域ＩＮＰＬ１１が形成されている。
本実施形態に係る半導体装置ＳＤの製造方法は、第１の実施形態に係る半導体装置ＳＤの製造方法と同様である。
なお、図１３に示すように、第１トレンチＤＴＲ１は素子分離トレンチＳＤＴＲの４辺のうち、互いに交わる２辺にのみ沿って配置されていてもよい。また図１４に示すように、第１トレンチＤＴＲ１は、素子分離トレンチＳＤＴＲの一辺にのみ沿って配置されていてもよい。また、第１の実施形態の図２（ｂ）に示して例において、第１トレンチＤＴＲ１の配置を図１２，１３のいずれかと同様にしてもよい。さらに、第１の実施形態の図３（ｂ）に示した例において、第１トレンチＤＴＲ１の配置を図１１〜１３のいずれかに示した例と同様にしてもよい。
本実施形態によっても、素子分離トレンチＳＤＴＲは、いずれの部分も第１トレンチＤＴＲ１及び第２トレンチＤＴＲ２と平行になっていない。従って、第１トレンチＤＴＲ１の端部及び第２トレンチＤＴＲ２の端部にのみ、選択的に第１導電型領域ＩＮＰＬ１１を形成することができる。また、第２トレンチＤＴＲ２は第１トレンチＤＴＲ１とは異なる方向に延在しているため、素子分離トレンチＳＤＴＲの４つの辺のうち互いに対向する２辺において、第１導電型領域ＩＮＰＬ１１を素子分離トレンチＳＤＴＲに近づけることができる。これにより、ダイオードＤＤの専有面積を小さくすることができる。
また、第２トレンチＤＴＲ２が延在する第２の方向は、第１トレンチＤＴＲ１が延在する第１の方向と異なっている。このようにすると、第１トレンチＤＴＲ１に第１導電型領域ＩＮＰＬ１１を形成するときに、第２トレンチＤＴＲ２の側面に意図しない不純物領域が形成されることを抑制できる。この効果は、第１方向と第２方向が直交しているときに、最も大きくなる。
（第６の実施形態）
図１５は、第６の実施形態に係る半導体装置ＳＤの平面図であり、第４の実施形態における図１１に対応している。本実施形態に係る半導体装置ＳＤは、第１トレンチＤＴＲ１の両方の端部に第１導電型領域ＩＮＰＬ１１が形成されている点を除いて、第４の実施形態における半導体装置ＳＤと同様の構成である。本実施形態に係る半導体装置ＳＤの製造方法は、第１導電型領域ＩＮＰＬ１１を形成するためのイオン注入を行っているときに、基板ＳＵＢの向きを途中で１８０°変更する点を除いて、第４の実施形態に係る半導体装置ＳＤの製造方法と同様である。
本実施形態によっても、第４の実施形態と同様の効果が得られる。また、第１トレンチＤＴＲ１の数を増やさなくても第１導電型領域ＩＮＰＬ１１の数を増やすことができるため、第１トレンチＤＴＲ１を増やさなくてもダイオードＤＤのカソード側（またはアノード側）の寄生抵抗を小さくすることができる。
（第７の実施形態）
図１６は、第７の実施形態に係る半導体装置ＳＤが有するダイオードＤＤの構成を示す断面図である。図１７は図１６に示したダイオードＤＤの平面図である。図１６は、図１７のＤ−Ｄ´断面図である。
まず、図１７に示すように、ダイオードＤＤのカソードは埋込絶縁膜ＢＩＮＳＬ１ではなく、エピタキシャル層ＥＰＩの表層に形成された低濃度のｎ型ウェルＬＷＬ１１およびｎ型ウェルＷＬ１３である。ｎ型ウェルＷＬ１３の表層に一部には、ｎ型の高濃度領域ＨＩＮＰＬ１４が形成されている。高濃度領域ＨＩＮＰＬ１４は、コンタクトＣＯＮ１５を介してカソード電極ＩＮＣ１２に接続している。
一方、ダイオードＤＤのアノードは、エピタキシャル層ＥＰＩに埋め込まれたｐ型の第２埋込層ＢＩＮＰＬ２である。第２埋込層ＢＩＮＰＬ２は、エピタキシャル層ＥＰＩのうち第１埋込層ＢＩＮＰＬ１よりも上に位置しており、平面視において、例えばｎ型ウェルＬＷＬ１１の下方の全面およびその周囲に形成されている。
第１トレンチＤＴＲ１の２つの端部の一方の端部には、第１導電型領域ＩＮＰＬ１１が形成されている。一方、第１トレンチＤＴＲ１の他方の端部には、第２導電型領域ＩＮＰＬ２１（第２の第２導電型領域）が形成されている。第２導電型領域ＩＮＰＬ２１の下部は埋込絶縁膜ＢＩＮＳＬ２に接続しており、第２導電型領域ＩＮＰＬ２１の上部は、ｐ型ウェルＷＬ２３に接続している。ｐ型ウェルＷＬ２３の表層には、ｐ型の高濃度領域ＨＩＮＰＬ２３が形成されている。高濃度領域ＨＩＮＰＬ２３は、第３コンタクトＣＯＮ１４を介してアノード電極ＩＮＣ１３に接続している。なお、図１６に示す例では、アノード電極ＩＮＣ１３には、第１コンタクトＣＯＮ１も接続している。
そして、図１７に示すように、複数の第１トレンチＤＴＲ１において、第１導電型領域ＩＮＰＬ１１は互いに同一側の端部（図１７に示す例では右上側の端部）に形成されており、第２導電型領域ＩＮＰＬ２１は逆側の端部（図１７に示す例では左下側の端部）に形成されている。
本実施形態に係る半導体装置ＳＤの製造方法は、以下の点を除いて、第４の実施形態に係る半導体装置ＳＤの製造方法と同様である。まず、第２埋込層ＢＩＮＰＬ２を例えばイオン注入法を用いて形成する工程を有している。この工程は、例えばエピタキシャル層ＥＰＩを形成した後、埋込絶縁膜ＳＴＩを形成する前に行われる。また、第１導電型領域ＩＮＰＬ１１を形成するためのイオン注入を行ったのち、基板ＳＵＢの向きを１８０°変更してからｐ型の不純物イオンを斜め注入することによって、第２導電型領域ＩＮＰＬ２１を形成する。
なお、図１８の平面図に示すように、本実施形態において、図１２に示した第２トレンチＤＴＲ２を設けてもよい。この場合、第２トレンチＤＴＲ２においても、一方の端部に第１導電型領域ＩＮＰＬ１１が形成され、かつ他方の端部に第２導電型領域ＩＮＰＬ２１が形成されている。
そして、本図に示す半導体装置ＳＤの製造方法は、第１導電型領域ＩＮＰＬ１１及び第２導電型領域ＩＮＰＬ２１を形成する工程を除いて、図１６及び図１７に示した半導体装置ＳＤの製造方法と同様である。本図に示す半導体装置ＳＤにおいて、第１導電型領域ＩＮＰＬ１１を形成するときには、基板ＳＵＢに対するイオン注入の角度を途中で変更する。また、第２導電型領域ＩＮＰＬ２１を形成するときにも、基板ＳＵＢに対するイオン注入の角度を途中で変更する。これにより、第１トレンチＤＴＲ１及び第２トレンチＤＴＲ２のそれぞれに、第１導電型領域ＩＮＰＬ１１及び第２導電型領域ＩＮＰＬ２１が形成される。
また、図１９に示すように、第１導電型領域ＩＮＰＬ１１の配置を図１３に示した例と同様にしてもよい。また、図２０に示すように、第１導電型領域ＩＮＰＬ１１の配置を図１４に示した例と同様にしてもよい。
本実施形態によれば、第１トレンチＤＴＲ１の一方の端部に第１導電型領域ＩＮＰＬ１１を形成し、かつ第１トレンチＤＴＲ１の他方の端部に第２導電型領域ＩＮＰＬ２１を形成することができる。従って、第１導電型領域ＩＮＰＬ１１および第２導電型領域ＩＮＰＬ２１を形成する必要がある場合に、第１トレンチＤＴＲ１の数を増やさなくて済む。
（第８の実施形態）
図２１及び図２２は、第８の実施形態に係る半導体装置ＳＤが有するダイオードＤＤの断面図である。図２３は、ダイオードＤＤの平面図である。そして、図２１は図２３のＥ−Ｅ´断面図であり、図２２は図２２のＦ−Ｆ´断面図である。本図に示すダイオードＤＤは、第１導電型領域ＩＮＰＬ１１および第２導電型領域ＩＮＰＬ２１が第１トレンチＤＴＲ１の同一端部側に形成されている点を除いて、第７の実施形態に係るダイオードＤＤと同様の構成である。
詳細には、第１導電型領域ＩＮＰＬ１１および第２導電型領域ＩＮＰＬ２１は、第１トレンチＤＴＲ１が延在する方向に並んでいる。本図に示す例では、第２導電型領域ＩＮＰＬ２１が第１導電型領域ＩＮＰＬ１１よりも第１トレンチＤＴＲ１の近くに位置しているが、これらの相対位置は逆であってもよい。そして第１トレンチＤＴＲ１は、ｐ型ウェルＷＬ２３と重なっている。
本図に示す半導体装置ＳＤの製造方法は、第１導電型領域ＩＮＰＬ１１及び第２導電型領域ＩＮＰＬ２１を形成する工程を除いて、第７の実施形態に係る半導体装置ＳＤの製造方法と同様である。本実施形態では、第１導電型領域ＩＮＰＬ１１を形成するときの基板ＳＵＢの角度と、第２導電型領域ＩＮＰＬ２１を形成するときの基板ＳＵＢの角度は同一である。そして、第１導電型領域ＩＮＰＬ１１を形成するときのイオン注入エネルギーと、第２導電型領域ＩＮＰＬ２１を形成するときのイオン注入エネルギーを異ならせることにより、第１導電型領域ＩＮＰＬ１１および第２導電型領域ＩＮＰＬ２１を、互いが重ならないように形成している。
なお、本実施形態においても、図２４に示すように、第１トレンチＤＴＲ１の配置を図２０に示した例と同様にしてもよい。また図示しないが、第１トレンチＤＴＲ１の配置を図１７に示した例と同様にしてもよいし、図１８に示した例と同様にしてもよい。
本実施形態によっても、第１導電型領域ＩＮＰＬ１１および第２導電型領域ＩＮＰＬ２１を形成する必要がある場合に、第１トレンチＤＴＲ１の数を増やさなくて済む。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＩＮＰＬ１ 第１埋込層
ＢＩＮＰＬ２ 第２埋込層
ＢＩＮＳＬ１ 埋込絶縁膜
ＢＩＮＳＬ２ 埋込絶縁膜
ＢＣＯＮ 埋込コンタクト
ＢＩＮＳＬ 埋込絶縁膜
ＢＰＴ バイポーラトランジスタ
ＢＳＥ ベースＢＳＥ
ＢＳＥ１ ｐ型ウェル
ＢＳＥ２ ｐ型不純物層
ＢＳＥ３ ｎ型ウェル
ＢＳＥ４ ｎ型不純物層
ＢＳＵＢ ベース基板
ＣＯＮ１ 第１コンタクト
ＣＯＮ１２ 第２コンタクト
ＣＯＮ１４ 第３コンタクト
ＣＯＲ コレクタ
ＣＯＲ１ ｎ型ウェル
ＣＯＲ２ ｎ型不純物層
ＣＯＲ３ ｐ型ウェル
ＣＯＲ４ ｐ型不純物層
ＤＤ ダイオード
ＤＲＮ１ ドレイン
ＤＲＮ２ ドレイン
ＤＲＮ３ ドレイン
ＤＴＲ１ 第１トレンチ
ＤＴＲ２ 第２トレンチ
ＤＷＬ ディープウェル
ＥＬ１ 第１素子領域
ＥＬ２ 第２素子領域
ＥＭＩ エミッタ
ＥＰＩ エピタキシャル層
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＥ３ ゲート電極
ＨＭＳＫ１ 絶縁膜
ＨＩＮＰＬ１１ 高濃度領域
ＨＩＮＰＬ１２ 高濃度領域
ＨＩＮＰＬ１３ 高濃度領域
ＨＩＮＰＬ１４ 高濃度領域
ＨＮＩＰＬ２１ 高濃度領域
ＨＮＩＰＬ２２ 高濃度領域
ＨＩＮＰＬ２３ 高濃度領域
ＩＮＰＬ２１ 第２導電型領域
ＩＮＳＬ１ 層間絶縁膜
ＩＮＳＬ２ 絶縁膜
ＩＮＰＬ１１ 第１導電型領域
ＬＷＬ１１ ｎ型ウェルＬ
ＬＷＬ２１ 低濃度ｐ型ウェル
ＮＯＦ１１ オフセット領域
ＰＲ１ レジストパターン
ＳＤ 半導体装置
ＳＤＴＲ 素子分離トレンチ
ＳＴＩ 埋込絶縁膜ＳＴＩ
ＳＯＵ１ ソース
ＳＯＵ２ ソース
ＳＯＵ３ ソース
ＳＵＢ 基板
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
ＴＲ３ トランジスタ
ＷＬ１１ ｎ型ウェル
ＷＬ１２ ｎ型ウェル
ＷＬ１３ ｎ型ウェル
ＷＬ２１ ｐ型ウェル
ＷＬ２３ ｐ型ウェル

Claims (14)

  1. 基板と、
    前記基板に形成され、平面視において多角形の各辺に沿って形成された素子分離トレンチと、
    前記基板に形成され、前記素子分離トレンチのいずれの辺とも異なる方向に延びている第１トレンチと、
    前記基板のうち前記第１トレンチの端部に位置する部分に形成された第１の第１導電型領域と、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記基板は第２導電型であり、
    前記第１トレンチは、前記素子分離トレンチで囲まれた領域の内側に位置しており、
    さらに、前記基板に埋め込まれた第１導電型の第１埋込層を備え、
    前記第１トレンチの底面は、前記第１埋込層に達するか、または前記第１埋込層よりも下に位置しており、
    前記第１の第１導電型領域は前記第１埋込層に接続している半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記基板のうち前記素子分離トレンチの内側に位置する領域に形成されたトランジスタを備える半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記基板のうち前記トランジスタのドレイン領域とゲート電極の間の領域に埋め込まれた埋込絶縁膜を備える半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記基板のうち前記素子分離トレンチの内側に位置する領域に形成され、前記基板よりも不純物濃度が高い第１の第２導電型領域と、
    前記第１の第１導電型領域に電気的に接続する第１コンタクトと、
    前記第１の第２導電型領域に電気的に接続する第２コンタクトと、
    を備える半導体装置。
  6. 請求項５に記載の半導体装置において、
    複数の前記第１トレンチが、前記素子分離トレンチの少なくとも一部に沿って配置されており、
    前記複数の第１トレンチ毎に前記第１の第１導電型領域が形成されている半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記多角形は矩形であり、
    前記複数の第１トレンチは、前記矩形のうちたがいに対向する第１辺及び第２辺に沿って配置されており、
    前記第１辺に沿った前記第１トレンチは、第１の方向に延在しており、
    前記第２辺に沿った前記第１トレンチは、第１の方向とは異なる第２の方向に延在しており、
    前記第１の第１導電型領域は、前記第１トレンチの２つの端部のうち前記素子分離トレンチに近いほうの端部に形成されている半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２の方向は、前記第１の方向と直交する半導体装置。
  9. 請求項６に記載の半導体装置において、
    前記第１の第１導電型領域は、前記第１トレンチの２つの端部のそれぞれに形成されている半導体装置。
  10. 請求項２に記載の半導体装置において、
    前記第１導電型領域は、前記基板のうち前記第１トレンチの一方の端部に位置する部分に形成されており、
    前記第１埋込層の上に形成され、前記第１埋込層に接する第２導電型の第２埋込層と、
    前記基板のうち前記第１トレンチの他方の端部に位置する部分に形成され、前記第２埋込層に接続している第２の第２導電型領域と、
    前記第１の第１導電型領域に電気的に接続する第１コンタクトと、
    前記第２の第２導電型領域に電気的に接続する第３コンタクトと、
    を備える半導体装置。
  11. 請求項２に記載の半導体装置において、
    前記第１埋込層の上に形成され、前記第１埋込層に接する第２導電型の第２埋込層と、
    前記基板のうち前記第１トレンチの前記端部に位置する部分に形成された第２の第２導電型領域と、
    を備え、
    前記第１トレンチが延在する方向において、前記第１の第１導電型領域と前記第２の第２導電型領域は並んでおり、
    前記第２の第２導電型領域は、前記第２埋込層に接続しており、
    さらに、
    前記第１の第１導電型領域に電気的に接続する第１コンタクトと、
    前記第２の第２導電型領域に電気的に接続する第３コンタクトと、
    を備える半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記多角形は矩形であり、
    前記第１トレンチは、前記素子分離トレンチの各辺に対して３０°以上６０°以下の角度で延在している半導体装置。
  13. 基板と、
    前記基板に形成され、平面視において第１方向に延びている第１トレンチと、
    前記基板に形成され、平面視において前記第１方向とは異なる第２方向に延びている第２トレンチと、
    前記基板のうち前記第１トレンチの端部に位置する部分に形成された第１導電型領域と、
    前記基板のうち前記第２トレンチの端部に位置する部分に形成された第２導電型領域と、
    を備える半導体装置。
  14. 基板と、
    前記基板に形成され、平面視において第１方向に延びているトレンチと、
    前記基板のうち前記トレンチの一方の端部に位置する部分に形成された第１導電型領域と、
    前記基板のうち前記トレンチの他方の端部に位置する部分に形成された第２導電型領域と、
    を備える半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021184491A (ja) * 2016-08-16 2021-12-02 テキサス インスツルメンツ インコーポレイテッド 高電圧隔離のためのデュアルディープトレンチ

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853148B2 (en) * 2016-02-02 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Power MOSFETs and methods for manufacturing the same
US10347524B2 (en) * 2016-09-12 2019-07-09 Vanguard International Semiconductor Corporation Trench isolation structures and methods for forming the same
JP6639365B2 (ja) * 2016-09-16 2020-02-05 株式会社東芝 半導体装置
WO2024099558A1 (en) * 2022-11-10 2024-05-16 Huawei Digital Power Technologies Co., Ltd. Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000005767A (ja) * 1998-06-22 2000-01-11 Daiki Engineering Kk 海水取水設備の防汚方法および防汚装置
JP2006269964A (ja) * 2005-03-25 2006-10-05 Toyota Motor Corp 半導体装置とその製造方法
US20110062547A1 (en) * 2009-09-15 2011-03-17 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5104816A (en) * 1986-01-30 1992-04-14 Texas Instruments Incorporated Polysilicon self-aligned bipolar device including trench isolation and process of manufacturing same
US5783476A (en) * 1997-06-26 1998-07-21 Siemens Aktiengesellschaft Integrated circuit devices including shallow trench isolation
JP4285899B2 (ja) 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
JP4088033B2 (ja) * 2000-11-27 2008-05-21 株式会社東芝 半導体装置
JP2004228188A (ja) * 2003-01-21 2004-08-12 Renesas Technology Corp 半導体装置
JP4982948B2 (ja) * 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
US7141486B1 (en) * 2005-06-15 2006-11-28 Agere Systems Inc. Shallow trench isolation structures comprising a graded doped sacrificial silicon dioxide material and a method for forming shallow trench isolation structures
DE102005046624B3 (de) * 2005-09-29 2007-03-22 Atmel Germany Gmbh Verfahren zur Herstellung einer Halbleiteranordnung
DE102006011567B4 (de) * 2006-03-10 2016-09-22 Infineon Technologies Austria Ag Randabschlussstruktur für Halbleiterbauelemente mit Driftstrecke und Halbleiterbauteil
KR101043870B1 (ko) * 2008-12-19 2011-06-22 주식회사 하이닉스반도체 Ｃｍｐ 더미 패턴을 갖는 반도체 소자 및 그 ｃｍｐ 더미 패턴 형성 방법
US8680645B2 (en) * 2011-08-09 2014-03-25 Infineon Technologies Austria Ag Semiconductor device and a method for forming a semiconductor device
US8466492B1 (en) * 2012-01-31 2013-06-18 Infineon Technologies Austria Ag Semiconductor device with edge termination structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000005767A (ja) * 1998-06-22 2000-01-11 Daiki Engineering Kk 海水取水設備の防汚方法および防汚装置
JP2006269964A (ja) * 2005-03-25 2006-10-05 Toyota Motor Corp 半導体装置とその製造方法
US20110062547A1 (en) * 2009-09-15 2011-03-17 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
JP2011066067A (ja) * 2009-09-15 2011-03-31 Renesas Electronics Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021184491A (ja) * 2016-08-16 2021-12-02 テキサス インスツルメンツ インコーポレイテッド 高電圧隔離のためのデュアルディープトレンチ
JP7293293B2 (ja) 2016-08-16 2023-06-19 テキサス インスツルメンツ インコーポレイテッド 高電圧隔離のためのデュアルディープトレンチ

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