CN1832180A - 互补金属氧化物半导体器件及其制造方法 - Google Patents
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Abstract
在一种互补金属氧化物半导体(CMOS)器件中，一种硅绝缘体(SOI)衬底结构包括支撑衬底、p－型半导体衬底、以及夹在所述支撑衬底和p－型半导体衬底之间的绝缘层。在所述p－型半导体衬底中形成到达绝缘层的元件隔离层，从而由绝缘层和元件隔离层限定并包围n型阱区域。在n型阱区域中形成p型MOS晶体管，并且在所述第一导电型半导体衬底中形成n型MOS晶体管，以便与n型阱区域相邻。
Description
技术领域
本发明涉及一种互补金属氧化物半导体(CMOS)器件，以及一种用于制造这种CMOS器件的方法。
背景技术
CMOS器件包括在半导体衬底上形成以便彼此关联的p沟道MOS晶体管和n沟道MOS晶体管。
例如，当半导体衬底是p-型半导体衬底时，通过利用LOCOS(硅的局部氧化)方法或STI(浅沟槽隔离)方法在衬底中形成元件隔离层，利用元件隔离层在p-型半导体衬底上限定了用于形成p沟道晶体管的元件形成区。然后，在元件形成区中形成n型阱区域，并在n型阱区域中形成p沟道晶体管。另一方面，在p-型半导体衬底中形成n沟道晶体管，以便与n型阱区域相邻。
为了形成n型阱区域，利用光刻胶掩模对p-型半导体衬底进行掩模，以便将元件形成区暴露于外部，并在暴露的元件形成区中注入n型杂质(例如磷离子(P+)、砷离子(As+)等)，以便在其中限定n型杂质注入元件形成区。然后，对p-型半导体衬底进行退火工艺，其中激活并扩散包含在n型杂质注入元件形成区中的、所注入的n型杂质，这导致在元件形成区中形成了n型阱区域。
附带地，在得到具有高击穿电压特征的CMOS器件之前，必须在p-型半导体衬底中较深地形成n型阱区域，并且n型阱区域的杂质浓度必须较小。即，不仅必须将相对较少量的n型杂质注入在p-型半导体衬底上的元件形成区域中，还必须在半导体衬底中较深地扩散所述杂质。这意味着必须按照所谓的“推进(drive-in)”扩散方式来执行退火或加热工艺，所述推进扩散方式涉及相对较高的退火温度和相对较长的退火时间。
例如，在用于驱动等离子体显示板(PDP)的驱动器电路中使用的CMOS器件要求处于60伏特到100伏特之间范围内的、相当高的击穿电压。在这种情况下，加热温度可以是1200℃，且加热时间近似为10小时。
现在，发现上述现有技术具有要解决的如下所述问题。
在推进扩散方式中，在p-型半导体衬底中，n型杂质是以比元件隔离层的深度或厚度更深地扩散的，因此在元件隔离层之下广泛地扩散所述杂质，因而n型阱区域具有不必要大的延伸，导致不能增强COM器件的集成度。
JP-2001-196470-A公开了另一种现有技术工艺，用于在半导体衬底中形成特征在于高击穿电压(从12到15伏特)的CMOS器件以及特征在于低击穿电压(从2.5到5伏特)的CMOS器件。然而，利用该现有技术工艺，由于与上述相同的原因，难以在不增强CMOS器件的集成度的前提下，形成特征在于相当高击穿电压(从60到100伏特)的前述CMOS器件。
发明内容
根据本发明的第一方案，提供了一种互补金属氧化物半导体(CMOS)器件。在所述CMOS器件中，衬底结构包括支撑衬底、第一导电型半导体衬底以及在支撑衬底和第一导电型半导体衬底之间夹着的绝缘层。在第一导电型半导体衬底中形成元件隔离层，以到达绝缘层，从而由绝缘层和元件隔离层限定并包围第二导电型阱区域。在第二导电型阱区域中形成第一导电型MOS晶体管，并在第一导电型半导体衬底中形成第二导电型MOS晶体管，以便与第二导电型阱区域相邻。
第二导电型阱区域具有较低的杂质浓度和到达绝缘层的深度，以便第一导电型MOS晶体管的特征在于高击穿电压，所述击穿电压处于近似60到近似100伏特的范围内。
此外，第一导电型衬底具有较低的杂质浓度，以便第二导电型MOS晶体管的特征在于高击穿电压，所述击穿电压处于近似60到近似100伏特的范围内。
可以形成作为绝缘层的元件隔离层，利用化学气相沉积工艺，通过在第一导电型半导体衬底中形成到达夹着的绝缘层的沟槽并利用绝缘体填充所述沟槽，来得到所述元件隔离层。可选地，可以形成作为合成层的元件隔离层，可以通过以下工艺得到所述元件隔离层：利用热氧化工艺，在第一导电型半导体衬底中形成到达在夹着的绝缘层的沟槽并在沟槽的内壁面上形成氧化物层，以及利用化学气相沉积工艺，利用多晶硅来填充所述沟槽。
元件隔离层具有处于近似0.5到近似3μm的范围内的宽度。
根据本发明的第二方案，提供了一种用于制造互补金属氧化物半导体(CMOS)器件的方法，所述方法包括步骤：制备衬底结构，所述衬底结构包括支撑衬底、第一导电型半导体衬底以及在支撑衬底和第一导电型半导体衬底之间夹着的绝缘层；在第一导电型半导体衬底中形成沟槽，以便在其中限定元件形成区域，并且以便所述沟槽到达绝缘层；利用绝缘材料填充所述沟槽，以便形成元件隔离层；在元件形成区域中注入第二导电型杂质，以便在其中形成杂质注入区域；对所述衬底结构进行退火工艺，以便在元件形成区域中以推进方式激活并扩散第二导电型杂质，导致整个元件形成区域成为第二导电型阱区域的重新形成；在第二导电型阱区域中形成第一导电型MOS晶体管；并在第一导电型半导体衬底中形成第二导电型MOS晶体管，以便与第二导电型阱区域相邻。
附图说明
参考附图，根据以下描述能够更清楚地理解以上目的和其它目的，其中：
图1A到1M是局部截面图，用于解释根据本发明用于制造高击穿电压型CMOS器件的方法的实施例；
图2A到2D是局部截面图，用于解释图1A到1M的制造方法的一种修改；
图3A到3D是局部截面图，用于解释本发明的效果或优点；
图4A是示出了用于等离子体显示板的扫描驱动器电路的方框电路图，其中使用了图1A到1M所示的CMOS器件；以及
图4B是代表性地示出了图4A的高压开关电路的CMOS器件之一的方框电路图。
具体实施方式
参考图1A到1M，下面将解释根据本发明用于制造高击穿电压型CMOS器件的方法的实施例。
首先，参考图1A，制备支撑衬底1，可以从例如硅晶片的适当半导体晶片得到所述支撑衬底1。
另一方面，参考图1B，制备P-型半导体衬底2。与支撑衬底1相似，可以从P-型硅晶片得到P-型半导体衬底2。然后，利用热氧化工艺，在P-型半导体衬底2的一个表面上形成作为绝缘层的二氧化硅层3。
如图1C所示，在支撑衬底1上放置P-型半导体衬底2，以便二氧化硅层3与支撑衬底1的表面相接触。即，将二氧化硅层3夹在支撑衬底1和P-型半导体衬底2之间。然后，将二氧化硅层3热粘合到支撑衬底1，由此通过支撑衬底1、P-型半导体衬底2和二氧化硅层3得到了硅绝缘体(SOI)衬底结构4。随后，利用化学机械抛光(CMP)工艺对P-型半导体衬底2进行抛光，直到P-型半导体衬底2具有适当厚度(例如5μm)。
注意，尽管在P-型半导体衬底2的一个表面上形成二氧化硅层3，还可以在支撑衬底1上形成二氧化硅层3。此外，注意，当在支撑衬底上形成二氧化硅层3时，可以在二氧化硅层3上形成作为P-型外延硅层的P-型半导体衬底2。
接下来，参考图1D，利用光刻和蚀刻工艺，在P-型半导体衬底2中形成多个沟槽，以便每一个沟槽5到达二氧化硅层3的表面。即，通过形成沟槽5，二氧化硅层3的表面被部分地暴露于外部。注意，沟槽5可以具有处于0.5到3μm的范围之内的宽度。
接下来，参考图1E，通过使用化学气相沉积(CVD)工艺，利用例如二氧化硅材料的绝缘材料来填充沟槽5，其中利用二氧化硅材料涂敷P-型半导体衬底2的上表面，从而在其上形成二氧化硅层6。即，二氧化硅层6包括利用其填充了沟槽5的部分二氧化硅。
接下来，参考图1F，利用CMP工艺对二氧化硅层6进行抛光，由此从二氧化硅层6上去除多余的材料，以便剩余了利用其填充沟槽5的部分二氧化硅，作为到达二氧化硅层3的表面的元件隔离层6’。因此，通过元件隔离层6’在P-型半导体衬底2中限定了多个元件形成区域7N到7P。
注意，如下所述，限定了每一个元件形成区域7N，作为用于形成p沟道型MOS晶体管的n型阱区域，并且剩余每一个元件形成区域7P，作为用于形成n沟道型MOS晶体管的p型阱区域。
接下来，参考图1G，在P-型半导体衬底2上形成光刻胶掩模8，并利用光刻和蚀刻工艺形成图案，以便将每一个元件形成区域7N暴露于外部。然后，如箭头AR1象征性地所示，将例如磷离子(P+)、砷离子(As+)等的n型杂质以大约5×10-12个离子/cm2注入到暴露的元件形成区域7N，从而在其中限定了n型杂质注入区域9。此时，根据要在元件形成区域7N中形成的p沟道型MOS晶体管的、预先确定的高击穿电压，选择n型杂质注入区域9的杂质浓度。然后，通过利用灰化工艺、湿法剥离工艺等，从P-型半导体衬底2的表面上去除形成图案的光刻胶层9。
接下来，参考图1H，对SOI衬底结构4进行退火或加热工艺，其中按照所谓的推进扩散方式，在元件形成区域7N中激活并扩散包含在n型杂质注入区域9(参见图1G)中的、所注入的n型杂质。即，在相对较长的加热时间内，以相对较高的加热温度来执行退火工艺。例如，加热温度是近似1200℃，加热时间是近似10小时。注意，可以在从4到20小时的时间范围内调整加热时间。
简而言之，在元件形成区域7N中执行所注入的n型杂质的推进扩散，以便将整个元件形成区域7N重新形成为用于形成p沟道型MOS晶体管的n型阱区域。在将整个元件形成区域7N变成为n型阱区域的重新形成期间，由于存在到达二氧化硅层3的表面的元件隔离层6’，可以防止n型杂质扩散到与相邻元件形成区域相关的n型阱区域7N或p型阱区域7P。
接下来，参考图1I，通过利用热氧化工艺，在各个n型阱区域7N和p型阱区域7P的表面上形成栅极绝缘层。然后，利用溅射工艺在栅极绝缘层的表面上形成栅极层。然后，利用光刻和蚀刻工艺对栅极层做图案，以得到栅极层11。随后，与栅极层11自对准地形成栅极绝缘层的图案，以得到栅极绝缘层10。
接下来，参考图1J，在P-型半导体衬底2的上表面上形成光刻胶层12，并利用光刻和蚀刻工艺形成所述光刻胶层12的图案，以便将每一个n型阱区域7N暴露于外部。然后，如箭头AR2象征性地所示，将例如硼离子(B+)等的p型杂质注入到暴露的n型阱区域7N中，以便在其中限定p型杂质注入区域13。随后，通过利用灰化工艺、湿法剥离工艺等，从P-型半导体衬底2的表面上去除形成图案的光刻胶层12。
接下来，参考图1K，对SOI衬底结构4进行退火工艺，其中在适当的退火时间内，以适当的退火温度激活并扩散包含在p型杂质注入区域13(参见图1J)中的、所注入的p型杂质，从而将p型杂质扩散区域13P限定为n型阱区域7N中的源/漏极区域，这导致形成了特征在于具有处于60到100伏特的范围之内的高击穿电压的p型MOS晶体管。
注意，尽管未示出，可以在n型阱区域7N中形成轻掺杂漏极(LDD)，以便与各个p型杂质扩散区域13P相关联。
接下来，参考图1L，在P-型半导体衬底2的表面上形成光刻胶层14，并利用光刻和蚀刻工艺形成所述光刻胶层14的图案，以便将每一个p型阱区域7P暴露于外部。然后，如箭头AR3象征性地所示，将例如磷离子(P+)、砷离子(As+)等的n型杂质注入到暴露的p型阱区域7P中，以便在其中限定了n型杂质注入区域15。随后，通过利用灰化工艺、湿法剥离工艺等，从P-型半导体衬底2的表面上去除形成图案的光刻胶层14。
接下来，参考图1M，对SOI结构进行退火工艺，其中在适当的退火时间内，以适当的退火温度激活并扩散包含在n型杂质注入区域15(参见图1L)中的、所注入的n型杂质，从而将n型杂质扩散区域15N限定为p型阱区域7P中的源/漏极区域，这导致形成了特征在于具有处于60到100伏特的范围之内的高击穿电压的n型MOS晶体管。即，预先选择p型半导体衬底2的杂质浓度，以便能够在n沟道型MOS晶体管中设置高击穿电压(从60到100伏特)。
注意，尽管未示出，可以在n型阱区域7N中形成轻掺杂漏极(LDD)，以便与各个p型杂质扩散区域13P相关联。
因此，完成了根据本发明在SOI衬底结构4中CMOS器件的形成。如图1M所示，由于通过具有宽度0.5μm到3μm的精细元件隔离层6’彼此隔离了p沟道型MOS晶体管和n沟道型MOS晶体管，根据本发明可以相当大地增强CMOS器件的集成度。
图2A到2D示出了图1A到1M的上述制造方法的一种修改。
参考图2A，在该修改中，在P-型半导体衬底2中形成沟槽5之后，通过利用热氧化工艺，在P-型半导体衬底2的上表面上和沟槽5的内壁面形成二氧化硅层61。
接下来，参考图2B，通过使用CVD工艺，利用多晶硅材料填充沟槽5，其中利用多晶硅材料涂敷P-型半导体衬底2的上表面，从而在其上形成多晶硅层62。即，多晶硅层62包括利用其填充了沟槽5的部分多晶硅。
接下来，参考图2C，利用CMP工艺对多晶硅层62和二氧化硅层61进行抛光，从而从多晶硅层62和二氧化硅层61去除多余材料，以便剩余了利用其填充沟槽5的部分二氧化硅，作为二氧化硅层61’，并且剩余了利用其填充沟槽5的部分多晶硅，作为多晶硅层62’。即，在修改中，形成每一个元件隔离层，作为由二氧化硅层61’和在二氧化硅层61’上的多晶硅层62’构成的合成层。因此，利用元件隔离层(61’，62’)在P-型半导体衬底2中限定了多个元件形成区域7N和7P。
如与图1M相对应的图2D所示，通过如参考图1G到1M所解释的步骤，在SOI衬底结构4中形成根据本发明的CMOS器件。
在一种修改中，在元件形成区域7N中所注入n型杂质的推进扩散期间(即，整个元件形成区域7N到n型阱区域的重新形成期间)，由于存在通过热氧化工艺得到的二氧化硅层61’，可以较好地防止n型杂质从相关的n型阱区域7N扩散到相邻的n型阱区域7P。
通常，难以通过使用CVD工艺，利用二氧化硅来紧密地填充精细的深沟槽，但是易于通过使用CVD工艺，利用多晶硅来紧密地填充精细的深沟槽。因此，图2A到2D的修改实施例适于沟槽5的宽度相对较小的情况。
图3A到3D是用于解释本发明的效果或优点的部分截面图。
如图3A所示，当执行n型杂质注入区域9的形成时，在形成元件隔离层6’之前，利用形成图案的光刻胶层8，如下所述，将不能增强CMOS器件的集成度。
如图3B所示，当对SOI衬底结构4进行退火或加热工艺时，其中在较长时间(10小时)内，以较高的退火温度(1200℃)，按照所谓的推进方式激活并扩散包含在n型杂质注入区域9中的、所注入的n型杂质，由于没有形成元件隔离层6’，可以较广并较深地延伸通过n型杂质的推进扩散得到的n型阱区域7N’。
之后，如图3C所示，尽管在半导体衬底2中形成了元件隔离层6’，n型阱区域7N’已经侵入了相邻的p型阱区域7P’，因此将参考符号EX所表示的虚拟延伸(virtual extent)添加到每一个元件隔离层6’。
因此，如图3D所示，当在各个n型阱区域7N’和p型阱区域7P’中形成p沟道型MOS晶体管和n沟道型MOS晶体管时，利用与元件隔离层6’的总延伸和宽度相对应的距离来彼此间隔这些晶体管，这导致不能增强CMOS器件的集成度。
图4A是示出了在等离子体板(PDP)上用于驱动扫描线的扫描驱动器电路的方框电路图，其中可以使用根据本发明的前述CMOS器件。
在图4A中，扫描驱动器电路包括移位寄存器101、锁存电路102、多个”与”门1031，......103n以及高压开关电路104。注意，”与”门1031，......103n的数目与PDP上扫描线的数目相对应。
移位寄存器101配备了用于接收各个扫描开始信号SS-A和SS-B的第一和第二输入端口，所述扫描开始信号是作为脉冲信号从PDP的系统控制电路(未示出)输出的。此外，设置移位寄存器101，以便接收来自系统控制电路的选择信号SEL和时钟信号CLK。在操作中，仅使用扫描开始信号SS-A和SS-B之一。即，由选择信号SEL确定应当选择哪一个扫描开始信号(SS-A或SS-B)。
例如，在选择扫描开始信号SS-A的情况下，当将扫描开始信号SS-A输入到移位寄存器101的第一输入端口时，其在移位寄存器101中保持为逻辑信号“1”。逻辑信号“1”根据时钟信号CLK移向移位寄存器101的第二输入端口。
类似地，在选择扫描开始信号SS-B的情况下，当将扫描开始信号SS-B输入到移位寄存器101的第二输入端口时，其在移位寄存器101中保持为逻辑信号“1”，移位寄存器101中保持的其余逻辑信号被定义为“0”。逻辑信号“1”根据时钟信号CLK移向移位寄存器101的第一输入端口。
设置锁存电路102以接收来自系统控制电路的选通信号STR，并在每一次将时钟信号CLK的一个脉冲输入到移位寄存器101之后，将选通信号STR从系统控制电路发送到锁存电路102。当锁存电路102接收到选通信号STR时，锁存电路102从移位寄存器101取出逻辑信号“1”和逻辑信号“0”，并且锁存取出的逻辑信号，直到锁存电路102接收到下一个选通信号STR。
设置“与”门1031，......103n，以便从系统控制电路接收携带了基本亮度信号的扫描脉冲信号BL。当将扫描脉冲信号BL输入到“与”门1031，......103n时，只有从锁存电路102向其输出了逻辑信号“1”的一个“与”门103j(j＝1，...n)向高压开关电路104输出逻辑信号“1”，其余“与”门103j将逻辑信号“0”输入到高压开关电路104。
高压开关电路104包括根据本发明形成的多个CMOS器件(开关)，并且将高压VHH(例如70伏特)施加到所有CMOS器件。当相关的“与”门103j(j＝1，...n)将逻辑信号“1”输出到对应的CMOS器件时，该CMOS器件将70伏特的驱动信号OUTj(j＝1，...n)输出到PDP，以使PDP上的对应扫描线为VHH，其余CMOS器件输出0伏特的驱动信号。
参考图4B，代表性地示出了图4A的高压开关电路104的CMOS器件之一的方框电路图，所述CMOS器件包括与电平转换电路1041j相关联的p沟道晶体管QP和n沟道晶体管QN。将高压VHH施加到p沟道晶体管QP的源极，且n沟道晶体管QN的源极接地。
当从电平转换电路1041j向p沟道和n沟道晶体管QP和QN的栅极输入逻辑信号“1”或高电平信号时，导通p沟道晶体管QP，且截止n沟道晶体管QN，由此从CMOS器件输出70伏特的驱动信号OUTj。
当从电平转换电路1041j向p沟道和n沟道晶体管QP和QN的栅极输入逻辑信号“0”或低电平信号时，截止p沟道晶体管QP，且导通n沟道晶体管QN，由此从CMOS器件输出0伏特的驱动信号OUTi。
在上述实施例中，尽管在p型阱区域7P中形成的n沟道晶体管的特征在于高击穿电压，如果必要，n沟道晶体管也可以具有低击穿电压。在这种情况下，必须增大p型半导体衬底2的p型杂质浓度，以便n沟道型MOS晶体管的特征在于低击穿电压。
此外，在上述实施例中，可以在SOI衬底结构4的其它区中包含特征在于低击穿电压的CMOS器件。
最后，本领域技术人员可以理解，前述说明是器件和方法的优选实施例，在不脱离其精神和范围的前提下，可以对本发明进行各种改变和修改。
Claims (12)
1.一种互补金属氧化物半导体(CMOS)器件，包括：
支撑衬底；
第一导电型半导体衬底；
在所述支撑衬底和所述第一导电型半导体衬底之间夹着的绝缘层；
在所述第一导电型半导体衬底中形成到达绝缘层的元件隔离层，从而由所述绝缘层和所述元件隔离层限定并包围第二导电型阱区域；
在所述第二导电型阱区域中形成的第一导电型MOS晶体管；以及
在所述第一导电型半导体衬底中形成的第二导电型MOS晶体管，以便与所述第二导电型阱区域相邻。
2.根据权利要求1所述CMOS器件，其中所述第二导电型阱区域具有较低的杂质浓度，并到达所述绝缘层，以便所述第一导电型MOS晶体管的特征在于高击穿电压。
3.根据权利要求1所述CMOS器件，其中所述第一导电型衬底具有较低的杂质浓度，以便所述第二导电型MOS晶体管的特征在于高击穿电压。
4.根据权利要求1所述CMOS器件，其中形成作为绝缘层的所述元件隔离层，通过在所述第一导电型半导体衬底中形成到达所述夹着的绝缘层的沟槽并利用绝缘体填充所述沟槽，来得到所述元件隔离层。
5.根据权利要求1所述CMOS器件，其中形成作为合成层的所述元件隔离层，所述元件隔离层是通过以下工艺来得到的：在所述第一导电型半导体衬底中形成到达所述夹着的所述绝缘层的沟槽、在所述沟槽的内壁面上形成氧化物层、以及利用多晶硅来填充所述沟槽。
6.根据权利要求1所述CMOS器件，其中所述元件隔离层具有处于近似0.5到近似3μm的范围内的宽度。
7.一种用于制造互补金属氧化物半导体(CMOS)器件的方法，所述方法包括：
制备衬底结构，所述衬底结构包括支撑衬底、第一导电型半导体衬底以及在所述支撑衬底和所述第一导电型半导体衬底之间夹着的绝缘层；
在所述第一导电型半导体衬底中形成沟槽，以便在其中限定元件形成区域，并且致使所述沟槽到达所述绝缘层；
利用绝缘材料填充所述沟槽，以便形成元件隔离层；
在所述元件形成区域中注入第二导电型杂质，以便在其中形成杂质注入区域；
对所述衬底结构进行加热工艺，以便在所述元件形成区域中以推进方式激活并扩散所述第二导电型杂质，导致整个所述元件形成区域成为第二导电型阱区域的重新形成；
在所述第二导电型阱区域中形成第一导电型MOS晶体管；以及
在所述第一导电型半导体衬底中形成第二导电型MOS晶体管，以便与所述第二导电型阱区域相邻。
8.根据权利要求7所述的方法，其中所述第二导电型阱区域具有较低的杂质浓度和到达所述绝缘层的深度，以便所述第一导电型MOS晶体管的特征在于高击穿电压。
9.根据权利要求7所述的方法，其中所述第一导电型衬底具有较低的杂质浓度，以便所述第二导电型MOS晶体管的特征在于高击穿电压。
10.根据权利要求7所述的方法，其中利用化学气相沉积工艺，通过利用绝缘体填充所述沟槽来执行所述元件隔离层的形成。
11.根据权利要求7所述的方法，其中以下工艺来执行所述元件隔离层的形成：利用热氧化工艺在所述沟槽的内壁面上形成氧化物层，以及利用化学气相沉积工艺，利用多晶硅来填充所述沟槽。
12.根据权利要求7所述的方法，其中所述元件隔离层具有处于近似0.5到近似3μm的范围内的宽度。
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