TW520568B - Semiconductor device - Google Patents

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TW520568B
TW520568B TW090130655A TW90130655A TW520568B TW 520568 B TW520568 B TW 520568B TW 090130655 A TW090130655 A TW 090130655A TW 90130655 A TW90130655 A TW 90130655A TW 520568 B TW520568 B TW 520568B
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Takuji Matsumoto
Shigenobu Maeda
Toshiaki Iwamatsu
Takashi Ipposhi
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Mitsubishi Electric Corp
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Description

五、發明說明（1) 〔發明所屬之技術領域〕 t發：’係關於SOI構造的半導體裝置及其製 〔先雨技術〕 ，一 (Γ甘I011’—InSUlat〇r)裝置的半導體裝置 象/〜、一種，、咼速、低消耗裝置而成為最近矚目的對
的乍板T層和基板之間央住埋入帽^ μ m r r 土反上。尤其是，將作為上層矽膜的SO I :廣為重5 〇 :數個_ )的S01裝置，被稱為薄膜SO I 元件應$於攜帶機器用LSI等。歷來，s〇1 構的301層上的半導體元件），貫通 用氧化:二^^ π羊L化膜而完全分離。 〔發明所欲解決之課題〕 成t f分離之技術，因為使得元件和其他元件之間完全 成為電性絕緣，所以且 丨卞 < 间几王 象）、以及不怕不摄二 tch up free (不產生閂鎖現 浮動狀fF Μ板寻特長。但是，因為電晶體係在電性 ::狀悲下動作’戶斤以在延遲時間中產生頻 ：乂 _蛋電流-汲極電壓特性在峰值（hump )造成扭曲 板、、^)效應等所謂的基板浮動效應等問題。為制止兮美 接::離氧化膜（-部分的氧化膜=ίί 一丄刀而不接觸於埋入氧化膜，而和下層部分 上 4分同時構成部份分離區域，在被部厂 曰的 元件的區域所設置主體區域上設^主二；㈣域而分離 又1 ^ ^子，藉此可介由 m 11 90130655.ptd 520568 五、發明說明（2)
在部分氧化膜下的S0 I層而將基板電位（主體電位）固^ 此部份分離技術是相當有效的。但是問題在於· ^ ’ 全勿離技術當中的非閂鎖等優點，在此部份分離-^ 完全喪失。 術中則 於此，開發了將雙方的優點結合的部份分籬· A人 ~ π 元全分Μ 併用之技術。所謂部份分離·完全分離併用技術，係立雖 分離·完全分離併用的溝渠深度不同。因此，在將分=份 化膜的氧化膜沉積後的CMP處理之後，溝渠深度較深7的離…氣 全分離部份，和部份分離相比較，容易發生碟狀凹&陷'。完μ 而，部份分離和完全分離，對於維持閘極氧化膜的^作從 性很重要的分離邊緣的形狀不同的問題因而發生。而°賴 在併用過程中，因為完全分離的邊緣較低，邊緣部份$的 M〇S電晶體的臨限值電壓會局部性降低，造成可 勺 電流的疑慮。 ㈢加漏
4匕夕卜 之間的距離各不相同 值電壓不均勻的問題 若僅用先前技術的裝置，因為從主體到各電晶 以主體電阻不盡相同，造成^ 所 、^加上’即使介由部份氧化膜下的s〇 I層固定主體電位 的部份分離技術，也不能完全穩定固定主體電位， 個主要問題點。 也疋-
本發明係為解決上述問題點而成， 藉由立β/八\ ㈡V v κ丨八·可在 品：1彳77分離區域來分離元件的元件形成區域進行之主體 區域％定性良好的主體電位固定的S0 I構造的半導體裝紅 置在用部份分離-完全分離併用技術之際，可構成^性
520568
^20568 五、發明說明（4) 此外，本發明之卜、 " " 沒㈣"妾部，包括第=導區體:置，前述主體區域源極、 所述主體區域主要部向第以源極、沒極鄰接•，係從 域源極、汲極鄰接部， 向延伸而形成，·和第2主體區 1方向相反的第2方 ，1主體區域主要部向和 f^^^^^^4 5^^^^^ ； 近上；及第==:1主體區域源極、心 。。^源極、沒極鄰接 -成’形成在前述第2主體 此外，本發明之μ、:、近上。 汲極鄰接部，包括—個前述主體區域源極、 閘極延伸區域，包旦^域源極、汲極鄰接部’前述 鄰接部附近上的π ^成在則述—個主體區域源極、汲極 此外，本iir閉極延伸區域。 汲極鄰接部，在;^述半導體裝置，前述主體區域源極、 域上，具有比c盈延伸區域隔開指定的距離的區 度區域。、他區域之第2導電型雜質濃度更高的高濃 此外，本發明 含有第2導電物1 農述卢半在:體二置，3前述閉極延伸區域， 域。 貝，辰度在5 X 1 0㈣3以下的閘極延伸區 it匕外，本哥^明 定部，包括‘前、丄述半導體裝4，前述主體區域電位設 的主體固定用丰ί ΐ 域混合存在而形成的第2導電型 ⑺牛導體區域。 此外，本發明 導體區域，丄右a/述半導體裝置，前述部份絕緣膜下半 ”有弟2導電型，是和前述主體區域相接而形牛
520568 五、發明說明（5) Ϊ、、又具有第1導電型元件形成區域外主體區域，係設於 :述如I層的元件形成區域外，而可從外部進行電位固 ^ 4 f兀件形成區域外主體區域，是和前述部份絕緣膜下 牛V肢區域相接而形成。 、 诚此Ϊ亡本發明之上述半導體裝置，前述源極和汲極區 ^ 有到達前述埋入絕緣層的形成深度。 此外，本發明之上述半導體裝置，前述源極和汲極區 域，具有在通常動作時，從前述源極和汲極區域延伸的空 乏層不到達前述埋入絕緣層的形成深度。 呈3明之上述半導體裝4，前述源極和汲極區滅 a有不到達刚述埋入絕緣層，而在通常動作時，從前述汲 極區域延伸的空乏層到達前述埋入絕緣層的形成深度。 义此外，本發明之上述半導體裝置，前述汲極區域^有比 W，源極區域之形成深度更深的深度，並且具有在通常動 ^寺成，，述；及極區域延伸的空乏層到達前述埋人絕緣廣 本t明之半導體裝置，係為半導體基板、埋入絕緣層以 及SOI層所組成的SOI構造之半導體裝置，包含：第^以及 第2半導體區域，係設於前述s〇I層的元件形成區域上並具 有指定的導電$ ;部份絕緣膜，設於前述元件形成區域的 上層部，以及部份絕緣膜下半導體區域’作為下層部的前 述兀件形成區域的—部分具有指定的導電$，而前 份 絕緣膜下半導體區域和前述第1以及第2半導體區域作電性 連接’構成電阻元件。
520568 五、發明說明（6) 此外，本發明之上述半導體裝置，又具備：完全絕緣 膜，貫穿上述SOI層而設，將前述元件形成區域作元件分 離。 此外，本發明之上述半導體裝置，使得前述部份絕緣 膜、前述第1及第2半導體區域以外的前述元件形成區域， 成為前述電阻元件的形成區域的一部分。 此外，本發明之上述半導體裝置，其中前述電阻元件， 包含SRAM記憶單元的負載電阻。 本發明之半導體裝置，係為半導體基板、埋入絕緣層以 及SOI層所組成的SOI構造之半導體裝置，具備：第1以及 第2元件形成區域，係設於前述SO I層上；部份分離區域， 係由設於前述S0 I層上層部的部份絕緣膜、和前述部份絕 緣膜下之為前述S0 I層之一部分的半導體區域所組成，將 前述第1以及第2元件形成區域之間作元件分離；及第1和 第2M0S電晶體，係分別形成在前述第1和第2元件形成區域 上，在前述第1和第2M0S電晶體間之主體區域的構造、閘 極的構造、及是否有主體電位固定等三種選項當中，使得 其中至少一種不相同，而使得前述第1和第2 Μ 0 S電晶體的 電晶體特性產生差異。 本發明之半導體裝置，係為半導體基板、埋入絕緣層以 及SOI層所組成的SOI構造之半導體裝置，具備：第1和第2 元件形成區域，係設於前述S0 I層上；部份分離區域，係 由設於前述S0 I層上層部的部份絕緣膜、和前述部份絕緣 膜下之為前述S0 I層之一部分的半導體區域所組成，將前
__ 90130655.ptd 第10頁 520568 五、發明說明（7) 述第1元件形成區域和其他區域之間作元件分離；完全分 離區域，係由貫穿前述S0 I層而設的完全絕緣膜所形成， 將前述第2元件形成區域從其他區域作元件分離；第1 M0S 電晶體，係形成於前述第1元件形成區域上；以及第2M0S 電晶體，係形成在前述第2元件形成區域上，而前述第1及 第2M0S電晶體具有不同的電晶體特性。 本發明之半導體裝置的製造方法，具備：（a)準備具有 半導體基板、埋入絕緣層以及S 0 I層組成之S 0 I構造之S 0 I 基板之步驟；及（b)在前述SO I層的上層部，選擇性地形成 部份絕緣膜的步驟，前述部份絕緣膜藉由前述部份絕緣膜 下之為前述SOI層之一部分的半導體區域，構成將前述SOI 層之第1及第2元件形成區域之間作元件分離之部份分離區 域，並且具有（c )分別在前述第1及第2元件形成區域上， 形成第1及第2M0S電晶體之步驟，前述（c)步驟，在前述第 1及第2M0S電晶體間之主體區域的構造、閘極的構造、以 及是否有主體電位固定等三種選項當中，使得其中至少一 種不相同，而使得前述第1以及第2 M0S電晶體的電晶體特 性產生差異。 本發明之半導體裝置的製造方法，具備：（a )準備具有 丨| 半導體基板、埋入絕緣層以及SOI層組成之SOI構造之SOI 基板之步驟；及（b )在前述S 0 I層的上層部，選擇性地形成 部份絕緣膜的步驟，前述部份絕緣膜藉由前述部份絕緣膜 下之為前述SOI層之一部分的半導體區域，構成將前述SOI 層之第1元件形成區域從其他區域之間作元件分離之部份
90130655.ptd 第11頁 520568 五、發明說明（8) 分離區域；又具備（c)貫穿前述S〇l層而選擇性形成完全^ 緣膜的步驟，前述完全絕緣膜將前述第2元件形成區^ 其他區域作元件分離，構成完全分離區域；又具備 第1 M0S電晶體’形成於前述第1元件形成區域上 及（e)將第2M0S電晶體，形成在前述第2元件形 / ” A , 步驟’而前述步驟（d)和步驟（e)形成第1及2 具有不同的電晶體特性。 MUb电a0肽 〔發明之實施形態〕 <發明之概述> (技術背景） 部份分離技術的優點為··可以從外部設6 區域將設在元件形成區域外的主體區域的 x邻伤刀離 部份氧化膜下的SOI層來固定基板電位，位，藉以經由 於需要高度耐壓程度的元件或者高度-匕-優點，對 carrier )信賴性的裝置而言，並不能瞀θ Uot' 份氧化膜正下方的SOI層的膜厚度較g异=充分。因為部 主體電阻’所以此裂置’在高電壓區此存在有限的 阻，而有可能造成扭曲產生的情況。士為八主體電 離技術，熱載子的信賴性、延二匕，即使在部份分 定充分，此為其技術背景。遲’間的頻率依賴性並不- 於此，部份分離技術或者部份 術，以不同的分離邊緣來防止閘極 分離併用技 其在需要信賴性的部份，需要田、膜信賴性低落，尤 等半導體裝置，以提高主Λ Φ ^ 4述的Η間極或者Τ閘極 回主脰電位固定的信賴性，同時也可 90130655.ptd 第12頁 ^^0568 、發明說明（9) 1，邊緣漏電流的增加 單一種類的電晶體） 、具有主體端子的部份分離技術，使用詳述於 T閘極或去、、馬hu f ^ . , Λ ^ t的Η閘極 構造的；者 連接（source tled)構造的其中之一種 定性提ΐ —種類電晶體，藉此，可使得固定主體電位的穩 善。但^，熱載子、延遲時間頻率依賴性等的問題獲得改 需要^ 如此的方法，因為會降低電路的速度，所以在 普通構i’r二，份’最好還是使用先前技術的裝置（使用 再乂的閘極的裝置等）。 種電晶體的組合） 此夕卜，_立 電晶體動作=刀不设置主體端子，在浮動的狀態下，使得 流大的c艮值電壓即可降低’故可製作汲極電 體，可以r ^蝴,而，以主體端子的主體固定構造的電晶 以製作古、^ #脰洋動構造的電晶體同時混同設置，因此可 衣邛円速度、低消耗電力的電路。 造ΐ ί g:::份分離技術中’因距主體端子的距離不同而 J 口 J Π「甲]極、τ問極或去调拉 使用不具主體二連接構造而加以抑制。此外’ # * ± r φ μ ,¾ ^Τ 冓造的話，當然很明顯的更可以 ί Τ值的不平均。但是，在浮動構造 中其缺點…艮值具有頻率依賴性。 如此’將具有各種不同特、 提供在設計上具有高性能的^多種電晶體組合’可藉以 <實施形態1 >
90130655.ptd 第13頁 520568
(習知的PDS0I-M0SFET ) 圖1為顯示習知M0S電晶體之一的pD(partiai DepietecOSOI-MOSFET之一例的剖面圖，圖2為顯示習知 PDS0I-M0SFET之一例的平面圖，圖^ϋΑ1_Α1剖面則相當於 PDS〇I-M〇SFET，如圖丨所示，閘極7正下方的空乏層9〇， 具有亚不到達埋入氧化膜2的特徵。因該特徵，pDS〇 j _ Μ 0 S F E T的g品限值電壓的控制性極為優越。
如圖1以及圖2所示，形成在半導體基板（並未圖示）上 的埋入氧化膜2上，形成S0I層4，藉此可以實現s〇i溝渠的 SOI基板。SOI層4為部份氧化膜31以及在部份氧化膜31下 的P井區域1 1所成的部份分離區域而成元件分離。 在SOI層4上選擇性形成的源極區域51以及汲極區域61， 为別形成為從SO I層4的表面到達裡面（埋入氧化膜2的表 面）的深度。 ' 源極區域51、汲極區域61之間的S(H層4上，形成閘極氧 化膜5，在閘極氧化膜5上形成閘極7。此外，在閘極7的側 面形成侧壁6。而且，在源極區域5丨以及汲極區域6丨上分 別設置源極端子2 6以及汲極端子2 7。 另外，在部份氧化膜3 1以及其下方的p井區域丨丨，元件 为_的主體區域1 〇 (元件形成區域外的主體區域），從 SOI層4的表面形成到裡面。主體區域10經由p井區域丨丨而 和在閘極7下的SOI層4之主體區域主要部分作電性連接。 從而，對設於該主體區域1〇上的主體端子25賦予指定的
90130655.ptd 第14頁 520568 五、發明說明（π) 電位，將圖1中的？0301108?£丁的主體固定（將閘極氧化 膜5下的SO I層4的通道電位固定），藉此即可抑制上述浮 動效應。 ， (實施形態1的PDSOI-M0SFET ) 圖3為顯示本發明實施形態1的半導體裝置平面構造的平 面圖，圖4為顯示沿著圖3中A 2 - A 2剖面所作的剖面圖，圖5 為顯示沿著圖3中的B1 - B1剖面所作的剖面圖。 實施形態1的半導體裝置，設在部份分離的S 〇 I層上，為 以具有Η閘極的PDS0I-M0SFET而成主體固定的半導體裝 置。 如圖3所示，Η閘極7 1藉由左右（在圖中為上下）的"I ” (閘極延伸設置區域、第1以及第2主體區域源極、汲極相 鄰部份），將沿閘極寬W方向鄰接於源極區域5 1及汲極區 域6 1而形成的主體區域1 3和 >及極區域6 1及源極區域5 1作電 性分離，中央的"—”（閘極主要部份）則作為原來的M〇s電 晶體的閘極而發揮功能。此外附帶說明，在Η閘極7 1左右 (圖中為上下）的"I ”下方，經由絕緣膜而形成ρ-主體區 域。 爾後，如圖3以及圖5所示，從Η閘極7 1的閘極主要部分 下方的SO I層4之主體區域主要部分，沿著閘極長度方向的 第1方向以及其反方向的第2方向延伸，並且和源極區域5 j 以及沒極區域6 1在閘極寬度方向相鄰接，形成兩個主體區 域1 3、1 3 (第1以及第2主體區域源極、沒極相鄰接部份
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、從而，藉由Η閘極71的左右的”丨"’源極區域51及汲極區 域6 1和主體區域丨3、丨3之間即可成為電性分斷，得自主體 端子28的主體電位，不會直接傳達到汲極區域61、源極區 域5 1 〇 選擇性的形成在SO I層4上的源極區域5 i以及汲極區域 6 1 ’分別形成為可從SO I層4表面到達裡面的深度。 在源極區域5 1和沒極區域6 1之間的S0 ][層4上，形成閘極 氧化膜5 ’在閘極氧化膜5上形成Η閘極7 1中央的””部份， 在Η閘極71側面形成側壁6。然後，在源極區域51和汲極區 域6 1上分別設置源極端子2 6以及及極端子2 7 (在圖4中省 4 略之）。 此外，經由部份氧化膜31以及其下方的ρ井區域丨丨的部 份分離區域而被元件分離的主體區域丨〇，從S(H層4表面形 成到裡面。主體區域1 〇經由ρ井區域1 1而和在Η閘極7 1下的 SO I層4之主體主要部分作電性連接。 而且，如同鈾述，主體區域1 3和閘極氧化膜5下的s 〇 I層 4之主體區域主要部分（通道區域）相鄰接形成。 從而，除了設於主體區域1 〇上的主體端子2 5之外，對設 於主體區域13上的主體端子28賦予指定的電位，也可藉以羞· 使得實施形態1的PDS0I-M0SFET的主體固定，所以主體區 域主要部分的電位亦即主體電位固定可以穩定的進行，而 可大幅控制浮動效應。 如此構造的實施形態1的PDS0I-M0SFET，在Η閘極71中央 的π _π部份正下方的空乏層90，具有不到達埋入氧化膜2的
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9〇130655.ptd 520568 五、發明說明（13) 特徵。因為有此M y 批也丨α ® & μ f徵’使得PDSOI-MOSFET的臨限值電壓的 ί工制性更為優越。 從而，實施形能 ΜίΚΡπ认π上 1的半導體裝置，以Η閘極構造在PDS〇I_" MUbFET的形成區# ^ —L'域内設置主體區域1 3、1 3，藉此，如圖1 从及圖2所示，卜卜y 現行的PDS0I-M0SFET更能降低主體電 阻、並可擔得藉+ t疋性更優良的電位固定。以下，詳細說明 此特點。 、如圖1以及圖2所示的現行pDS〇I-M〇SFET，主體端子25和 通逼區域’經由部份分離正下方的較薄p井區域11而作電 ^連接 口此’主體電阻比較高，由於與主體端子2 5之間 的距離關係電晶體特性較容易產生不平均。 相對於此’貫施形態1的構造，在介由部份分離區域 (部份氧化膜3 1以及在其下方的p井區域丨丨）設置在主體 區域10上的主體端子25之外，形成在pDS〇卜M〇SFET形成區 域内的源極區域5 1以及汲極區域6 1附近的主體區域丨3上， 了以ό又主體纟而子28。精由此兩種類的主體端子μ、28，可 以降低主體電阻的電阻值，而能有效的抑制電晶體特性的 不均。 而且’因能降低主體電阻’而可藉以將汲極崩潰電壓 (breakdown voltage)提高。相反的，在部份氧化膜31 下的p井區域11的膜厚度和SOI層4的膜厚度成正比例的情 形’設定為同樣的主體電阻的活’藉由採用Η閘極構造， 即可減薄SOI層4的膜厚度。 將SOI層4的厚度減薄，即可降源極、汲極的線成分（在
520568 五、發明說明（14) ;向二成分）的接合容量減少，而可達成高速化。此 等:極構造’可以減少邊緣漏電（邊緣寄生M0S) 寻W成分離的起因。而且，分籬邊绪 的#紹Μ Λ 〃 刀離遺緣所引起的閘極氧化膜 1賴性惡化等也可得以抑制。肖帶提及，關於分離起因 邊緣漏電以及閉極氧化膜信賴性的惡化，將詳述於後。 具有上述特徵的貫施形態丨，尤其在用 方、主細·電位固定的需求特別強烈的電路、I / 〇電路、類 =式電路（PLL、感應放大電路）、時脈電路、動態電路 寻之際，特別有效。 ❿ (依照源極、汲極區域分類） (第1樣態：源極區域以及汲極區域兩者皆直接連接於 埋入氧化膜2之構造（如圖3〜圖5所示之構造）） 如4所示，源極區域5丨以及汲極區域6丨因為直接接觸 埋入氧化膜2，所以主體區域1〇上的主體端子25所造成的 主體電位固定效果就因而減弱。 但是’以第1樣態的構造，因為在源極區域5丨以及汲極 區域6 1的底面上，並不形成p n接合，使得p n接合面積變 小’所以可以阻止接合漏電發生，並且，可以減少接合電 容量。 (第2樣態：除了源極區域以及汲極區域之外，包括從 源極區域以及汲極區域延伸出的空乏層也都不接觸於埋入 氧化膜的構造） 圖6為顯示實施形態1的第2樣態的剖面圖。附帶說明， 圖6相當於圖3的A2-A2剖線圖。
90130655.ptd 第18頁 520568 五、發明說明（15) 如忒圖所示，源極區域5 2以及汲極區域6 2形成在s 〇 I層4 ，而不到達埋入氧化膜2，並且，從源極區域52以及汲極 區域62在一般動作時延伸的空乏層91也不到達埋入氧化膜 2 ’此外，其他構造和第1樣態相同。 如此，在第2樣態中，源極區域5 2以及汲極區域62、和 t源極區域52以及汲極區域62延伸的空乏層91都同樣不到 J埋入$化膜2 ’所以從主體端子25到通道區域的主體電 #11卩侍以降低，具有主體端子2 5所獲得的主體電位固定 》二大，的優.點。但是’ A有叩接合電容量加大的缺點。 f樣悲：汲極區域不接觸於埋入氧化膜、或者從汲 極區域延伸的空乏層不接觸埋入氧化膜的構造） 圖7?ί顯示實施形態1的第3樣態的剖面圖。附帶說明， 圖7相s於圖3的Α2-Α2剖線圖。 内=圖戶;示，f極區域53以及沒極區域63形成在S〇I層4 區域fn二一 f入乳化膜2 ’ <旦是，從源極區域53以及汲極 2此夕卜一盆:作時延伸的空乏層92則到達埋入氧化膜 此外，其他構造和第丨樣態相同。 氧：二’在所第3樣態中，因為汲極區域63不直接接觸埋人 乏二以主體電位固定效果比第1樣態更好。而且， ϊί; Γτ:接觸埋入氧化膜2，所以可以減少叩接合 二:低ρη接合電容量的該優點，效果比從汲極 =乏層92以電壓°”妾於埋入氧化膜2的效果 乏層92也接於±在圖7的例子中，來自源極區域53的空 S 埋入氧化膜2，不過即使不接於埋入氧化膜2
520568 五、發明說明（16) 的構造也可同樣奏效。 (第4樣態··汲極區域深度形成得比源極區域更深，從 源極區域或者汲極區域延伸的空乏層接於埋入氧化膜《 對稱構造） 圖8為顯示貫施形態1的第4樣態的剖面圖。附帶說明， 圖8相當於圖3的A2-A2剖線圖。 ’ 如該圖所示，源極區域52以及從源極區域52延伸的空乏 層9 4並不到達埋入氧化膜2，相反的，汲極區域6丨則直接 接於埋入氧化膜2，而呈源極、汲極非對稱構造。 其他構造和第1樣態相同。 此外 附帶說明，源極、汲極非對稱構造，可以阻蝕光罩將 極、汲極的離子植入分開製作。 ’ 如此所構成的第4樣態，因為源極區域52的接合電容旦 幾乎不會對電路的動作速度造成影響，所以從源口極區域里Η 延伸出的空乏層94即使不接觸於埋入氧化膜2也不會有任 何不良影響。來自源極區域52的空乏層94，因為不曰接於埋 入氧化膜2，所以可以使得從通道區域到源極區域“附近 的主體電阻R1S的電阻值減小。而且，空乏層94接於埋入 氧化膜2的構造，雖然也可以形成源極區域，但是為了 〇 接合界面面積縮小的分，空乏層94最好還是 氧化膜2比較適當。 $ j思段八 至於汲極區域61，則因汲極區域61接於埋入氧化膜2， 而可使接合電容量和pn接合介面的面積減少。並且，、汲 區域61因為不接於埋入氧化膜2，在通常動作時若採用來
90130655.ptd 第20頁 520568 五、發明說明（17) 自汲極區域6 1的空乏層接於埋入氧化膜2的構造，即可使 得主體電阻達到電阻值減低的目的。 <實施形態2 > 圖9為顯示本發明實施形態2的半導體裝置之平面構造的 平面圖。附帶說明，圖9的人343剖面和圖4所示形狀相 同，圖9的A1 - A 1剖面，除了只有一邊形成主體區域1 3的特 點之外’其他都和圖5所示的形狀相同。 如圖9所示’實施形態2的PDS0I-M0SFET，係採用以丁閑 極72來代替實施形態1中的Η閘極71的構造。換句話說，在
520568 五、發明說明（18) 從而，實施形態2的pDS〇i_MOSFET，尤其在用於：主體 電位固定的需求特別強烈的電路、I /0電路、類比式電路 (P L L、感應放大電路）、時脈電路、動態電路耸之卩汉， 特別有效。 ' ^ 此外’貫施形態2的構造，也和實施形態1同樣的，可依 照源極、汲極區域的接合位置不同，而同樣分類 樣態到第4樣態的類別。 <實施形態3 >
圖1 〇為顯示本發明實施形態3的半導體裝置之平面構造 的平面圖。圖11為顯示沿著圖丨0中的A4_A4剖面所作的剖 面圖，圖1 2為顯示沿著圖丨丨中的A5 —A5剖面所作的剖面 圖。 如該圖等所示，實施形態3的源極區域，呈在兩個分離 形成的源極區域54之間以p+區域55所成的源極連接 (source tied )構造。 而且’源極區域54、p+區域55以及汲極區域61，分別都 形成從S 0 I層4表面到達裡面的深度。 在源極區域54 (p+區域55)和汲極區域61之間的3〇1層4
上’形成閘極氧化膜5，在閘極氧化膜5上形成閘極7，閘 極7側面則形成側壁6。 、此外被部伤氧化膜3 1以及其下方的p井區域1 1作元件 刀離的主體區域1 0，在s 〇 I層4表面到裡面形成。主體區域 10經由在31下的P井區域11而和作為閘極7下的SOI層4之主 體區域主要部分作電性連接。
520568 五、發明說明（19) 如此而成的實施形態3的PDS0I-M0SFET中，源極連接 (source tied)構造，如圖1〇、圖11以及圖12所示，在 源極接合區域，可以同時固定源極和主體的電位。具體而 言，因為源極區域的一部分成為P+區域5 5，所以可將源極 區域5 4和p+區域5 5設定為同樣電位，藉此即可穩定的進行 主體電位固定。當然，經由主體區域10的主體固定也可進 行。
從而，實施形態3的PDSOI-M0SFET，尤其在用於··主體 電位固定的需求特別強烈的電路、I / 0電路、類比式電路 (PLL、感應放大電路）、時脈電路、動態電路等之際， 特別有效。 此外，實施形態3的構造，可依照源極、汲極區域的接 合的不同位置，而也和實施形態1同樣分類成從第1樣態到 第4樣態的類別。 <實施形態4 > 圖1 3為顯示本發明實施形態4第1樣態的半導體裝置之平 面構造的平面圖。附帶說明，圖1 3中的A6-A6剖面和圖i i 所示形狀同樣，圖13中的A7-A7剖面和圖12所示形狀同 樣，而圖13的B3-B3剖面和圖5所示形狀同樣。
實施形態4的第1樣態的構造，位實施形態1的Η閘極71和 實施形態3的源極連接（s 〇 u r c e t i e d )構造的組合構造， 將實施形態1以及實施形態3個別的主體電位固定（主體區 域10、兩個主體區域13以及ρ+區域55的主體電位固定）合 併，藉以使得主體電位固定更加強化。
520568 五、發明說明（20) 圖1 4為顯示本發明實施形態4之第2樣態的半導體裝置之 平面構造的平面圖。附帶說明，圖14中的A8_A8剖面和圖 1 1所示形狀同樣，圖1 4中的A 9 _ A 9剖面和圖1 2所示形狀同 樣0 實施形態4的第2樣態的構造，為實施形態2的T閘極72和 實施形態3的源極連接（S0Urce tied )構造的組合構造， 將實施形態2以及實施形態3個別的主體電位固定（主體區 域10、其中一個主體區域丨3以及p+區域55的主體電位固定 )合併，藉以使得主體電位固定更加強化。
圖1 5為顯示本發明實施形態4之第3樣態的半導體裝置之 平面構造的平面圖。附帶說明，圖丨5中的A丨〇 -A丨〇剖面和 圖1 1所示形狀同樣，圖1 5中的a 11 - A1 1剖面和圖1 2所示形 狀同樣，而圖1 5的B 4 - B 4剖面和圖5所示形狀同樣。 實施形態4的第3樣態的構造，為將實施形態1的η閘極7 i 改良以後的特殊Η閘極73和實施形態3的源極連接（source 11 ed )構造的組合構造，將實施形態}以及實施形態3個別 的主體電位固定合併，藉以使得主體電位固定更加強化。
而且，在實施形態4之第3樣態中，特殊Η閘極73，係以 刀_ 7 3 a么每隹為源極區域5 4和ρ+區域5 5兩部份。 實施形態3以及實施形態4的第丨以及第2樣態的閘極，因 為不具有相當於分離部73a的部份，在源極區域54 矽化合物區域之際，源極區域54和？+區域55兩 路…匕，無法將源極和汲極的功效反過來利用刀。就被紐 另一方面，實施形態4的第3樣態，因為有分離部73&存
520568 五、發明說明（21) 在’記憶在源極區域5 4上/ 73a而#彳曰馮托广、上形成矽化合物，也因有分離部 使仔源極區域5 4不合牙 和汲極的功效反過來利用“:，域土5短路，故能編 ，使得間極點容量辦加而書t因有分離部733存在 W帶說Μ，使侍動作速度比第1樣態慢。 如同上id 經由氧化膜而形紅區域。 少、直用二.只^形悲4的第卜第3樣態的PDS0I-M0SFET， S :、類I弋ί體電位固定的需求特別強烈的電路、1/0 Π電路（PLL、感應放大電路）、時脈電路、 動悲電路寻之際，特別有效。 此外，實施形態4的構洪，邡状听、β α 入 7稱迈，可依妝源極、汲極區域的接 口的不冋位置，而也和實施形態i & 第4樣態的類別。 J孜刀類成伙弟1樣恶到 <實施形態5 > 而形施形態4 ’皆係分別具有以部份分離區域 而使付兀件刀離的單一PDSOi—M0SFE丁之 卿㈣ 施形態5中則為具有以部份八錐F衿而杜…版衣罝’而貫 種PDS0卜M0SFET之半導卩體\刀置“以下使\元件分離的多 WET : +¥以置以下’列舉各種類的 形式1 :以一般的閘極構造（參照圖1以及 主 體電位固定。 τ 形式2 形式3 形式4 以Η閘極構造進行主體電位固定（實施形態η 。 以τ、閘極構造進行主體電位固定（實施形態2)。 以源極連接構造進行主體電位固定（實施形態3 \m » 第25頁 C:\2D-G0DE\91-03\90130655.ptd 520568
此外’形式4和形式2或者形式3有時候會 實施形態4 ) 。 θ 有重複的情形 (主體浮動形式-body fl〇ating type) 圖16為顯不PDS0I-M0SFET的形式5 (苴丨）的平 平面圖。如該圖所示，並無主體區域丨〇以及主俨，，1之 在而PDSCH-MOSFET的主體區域主要部分成為浮^ ^ ^2。5存 圖17為顯示PDS0I-M0SFET的形式5 (其2)的平面告 爭面圖。如該圖所示，即使設有主體區域丨〇也不以主== 子進行電位固定的構成，也使得抑讥卜M〇SFET == 成為浮動狀態。 王@ £域 如此，使得主體區域成為浮動狀態的形式，就分類為新 種的形式。此形式5可以獲得的效果為：pDs〇丨-M〇SFET將 臨限電壓設定得比進行主體電位固定的形式丨〜形式4更 低0 在如此的主體浮動形式中，使如閘極7之類的一般電極 構造者為形式5、而用和形式2以及形式3的Η閘極構造以及 Τ問極構造來代替閘極7成為浮動構造者則分類為形式6以 及形式7。附帶說明，形式6以及形式7中，當然不以主體 區域13上的主體端子28進行主體電位固定。 以下，列舉PDSOI-M0SFET的浮動形式種類： 形式5 :以一般閘極構造使主體浮動化（通常，為不設如 圖15所示之主體區域1〇的連接型主體—iinked body構造 )° 形式6 ·以Η閘極構造使主體浮動化。
90130655.Ptd 第26頁 五、發明說明（23) 形式7 :以T閘極構造使主體 附帶說明，因為主俨F。 主體區域的容易程度，臨限電壓 ^下，依照載子逃向 <形式6。 頁序為··形式5 <形式7 以上，在所敘述的形式卜形式7 a 式的PDSOI-MOSFET以部份分離區域^_ ’將八兩種以上的形 以上的元件形成區域，即為實矿70牛刀離，形成兩個 I局貝她形怨5的丰導艚梦罟。 、如此構成的實施形態5的半導體裝置，可以設置：以部 $分離區域而成兀件分離的多個元件形成區域，在主體區 ^的構造、閘極的構造、以及是否有主體電位固定的選項 當中，至少一項不同，臨限值電壓等電晶體特性不同的多 種PDSOI_MOSFET 。 其結果’多種PDSOI -MOSFET當中，即可依照不同電晶體 特性使用不同的PDSOI-MOSFET以構成高性能的半導體積體 電路。 此外，在多種PDSOI-MOSFET中，可分別改變通道濃度、 SO I層4膜厚度、閘極氧化膜5的厚度、材質等，可使得多 種PDSOI-MOSFET的臨限值電壓分別設定為不同的數值。 而且，用形式1〜形式4當中任何兩種以上的PDSOI-MOSFET，其個別的基板偏壓（主體電位固定電壓）設定為 不同數值，也可獲得臨限值電壓分別不同的PDSOI-MOSFET。 <實施形態6 >
C:\2D-CODE\91-03\90130655.ptd 第27頁 520568 五、發明說明（24) 貫鉍形態6的半導體裝置，除了以部份分離區域作元件 分離的第1元件形成區域之外，也具有以完全分離區域 (從SOI層4表面到達裡面（埋入氧化膜2)的元件分離用 的絕緣膜）作元件分離的第2元件形成區域，為部份分 _、元全分離併用的半導體裝置。 以下’列舉以完全分離區域作元件分離的pDS〇I_M〇SFET 的種類。 圖1 8為顯示形式a的PDS0卜M〇SFET的剖面構造的剖面 圖如°亥圖所示，在彳之SO I層4表面到達裡面（埋入氧化膜
2 )而設的完全分離區域亦即完全氧化膜“作元件分離的 區域上，形成PDS0I-M0SFET。附帶說明，除了以完全氧化 膜32替換部份氧化膜31之特點、不存在有主體區域ι〇以及 主體端子25之特點以外’其他都和圖4所示的實施形釗的 +面構造相同。 圖1 9為顯示形式A的PDS0卜M0SFET平面構造之平面圖。 圖19的A12-A12剖面相當於圖18。 如該圖所示，除了以完全氧化膜32替換部份氧化膜31之 特點、不存在有主體區域10以及主體端子25之特點以外， 其他都和圖4所示的實施形態丨的平面構造相同。
從而，形式A的PDS0I-M0SFET，藉由設在兩個主體區域 13上的兩個主體端子28來進行主體電位固定，藉以 體電阻的電阻值，而能有效抑制電晶體特性的不平均。 是，並不進行如實施形態1中，以設在主體區域1〇上 一 體端子2 5進行的主體電位固定。
C:\2D-CODE\91-03\90130655.ptd 第28頁 520568 五、發明說明（25) 圖2〇為顯示形式B的PDS0I-M0SFET平面構造之平面圖。 如該圖所示，除了以完全氧化膜32替換部份氧化膜31之特 點、不存在有主體區域1 0之特點以外，其他都和實施形態 2的平面構造相同。而圖20的A13-A13剖面則和圖18所示白^ 剖面構造同樣。 從而，形式B的PDSOI-MOSFET，藉由設在一個主體區域 13上的主體端子28來進行主體電位固定，藉以降低主體電 阻的電阻值，而能有效抑制電晶體特性的不平均。但是， 並不進行如實施形態2中，以設在主體區域1〇上 子25進行的主體電位固定。 版而 匕外如A施开》恶3 一般，在完全分離區域上以源極連 接構造進行主體電位固定的，即為形式C。
圖21為顯示形式D的pDS0I—M〇SFET平面構造之平面圖。 如該圖所#，除了以完全氧化膜32替換部份氧化㈣之特 點以外，其他都和圖16所示得部份分離形式5的pDS〇N jSFET相同。而圖21的人14-人14剖面則和圖18所示的剖面 構造相同。 同樣的了將部份氧化膜31置換為完全氧化膜32的特 =以外’其他都和形式6以及形式7同樣構成的pDS〇I_ MOSFET就成了形式E和形式F的存在。 > 附帶說明’和形式5、形式6、形式7同樣的理由，在复 他條件都相同的情形下，臨限值電壓的關係為：形式^ 形式？<形式丑。 以Ji ’形式A〜形式f係以完全分離區域作元件分離的第2
520568 、發明說明（26) 區域上所形成的PDS0I-M0SFET的類別。上述形 綜合整理如下： #衫態 ,,-# ^ 形式A ··以Η閘極構造進行主體電位固定（ 、 態 形 施 1 ’但是不以主體區域10進行主體電位固定） 形式Β ··以Τ閘極構造進行主體電彳立固定（ 2 ’但是不以主體區域1 〇進行主體電位固定）。 、實施 形式C ··以源極連接構造進行主體電位固定（麴似、 形態3，但是不以ρ+區域55進行主體電位固定）。 形式D :以一般的閘極構造進行浮動化。 $式Ε ·以η閘極構造進行浮動化。 ，^形式Α〜形式F的PDSOI -M0SFET，因為形成γ <有蛛 升乂式F ·以τ閘極構造進行浮動化。 免 刀離區域作元件分離的第2元件形成區域上 阻止閃鎖現象產生（latch up free 如同形式A以及形式B—般採用H閘棰搆以固 ^構仏、或者如形式C 一般採用源極連接構造，町赭 疋主體電位而抑制基板游移效應。 另一方面，關於PDSOI-MOSFET的臨限值電壓，在其他條 ^相同的情形下，可成立以下的關係：「全分離浮動構 造（形或L Γ、 〜F ) <部份分離浮動構造（形式5〜7 ) <主體電 式A、形式B、形式1〜形式4)」。 f ^邻份分離浮動構造，比完全分離浮動構造& !更向，係、因部份分離浮動構造比完全分離' f 的主體區域更大，呈 刀雜〉予動構造 /、有將Xe成基板游移效應的載子 \ 520568 五、發明說明（27) -- - NM0—S為電洞、在PM〇s則為電子）消滅的效果。 貫施形態6為：在部份分離、完全分離併用的構造中， 在以部份分離區域作元件分離的第1元件形成區域上，形 成上述形式卜形式7其中一種以上的形式的叩如工一 Μ 0 S F E T ’同日可’在以完全分離區域作元件分離的第2元件 形成區域上，形成上述形式A〜F其中一種以上的形式的 PDS0NM0SFET的半導體裝置。 如此所構成的實施形態6的半導體裝置，具有多種 PDS0I-M0SFET，藉此即可設使用於各種不同的用途上的 PDS0I-M0SFET 。 並且，多種PDSOI-M0SFET皆可分別改變通道濃度、SOI 層4膜的厚度、閘極氧化膜5的厚度、材質等，藉以分別將 多種PDS0I-M0SFET的臨限值電壓作不同設定。 另外，使用形式卜形式4當中兩種以上的形式的PDS0I-M0SFET ’分別將基板偏壓（主體電位固定電壓）設為不同 的數值，也可藉以獲得分別不同臨限值電壓的PDSO I -M0SFET 。 圖2 2為概念化顯示實施形態6的半導體裝置的平面構造 的說明圖。如該圖所示，以部份氧化膜3 1所成的部份分離丨p 區域131 (131A〜131G)和以完全氧化膜32所成的完全分離 區域1 32，係為混合設置。在圖22的例子，在部份分離區 域131B設形式卜4的主體電位固定形式的PDS0I-M0SFET， 而在完全分離區域1 3 2設形式A、形式B、形式D〜形式F的 PDS0I-M0SFET，在部份分離區域131D設形式5的主體浮動
90130655.ptd 第31頁 520568 五、發明說明（28) 形式的PDS0I-M0SFET，在部份分離區域131£：設形式6以及 形式7的主體浮動形式的pDgQuospg丁。 (應用例1 ) 圖23為顯示實施形態6的半導體裝置的應用例的電路 圖。如該圖所示’以PM0S電晶體Qn〜Q13以及NM〇s電晶體 Q2卜Q23B來構成三輸入的NANE^ (半導體積體電路）。 在節點N1和接地位準之間依Q2hQ23的順序串聯連接 NM0S電晶體Q21〜Q23，在輸出端子33和節點N1之間將pM〇s 電晶體Ql 1〜Q13並聯連接。然後，將輸入信號IN1輸入給 PM0S電晶體QU以及NM0S電晶體Q21的閘極，而將輸入信號 IN2輸入給PM0S電晶體Q12以及NM0S電晶體Q22的閘極，輸 入信號IN3輸入給PM0S電晶體Q13以及NM0S電晶體Q23的閘 極。 如此的構成當中，NM0S電晶體Q21使用完全分離浮動構 造（例如：形式D ) ，NM0S電晶體Q22使用部份分離浮動構 造並且不具有主體區域和主體端子的連接型主體（1丨吐以 body )構造（形式5 ) ，NM0S電晶體Q23使用部份分離主體 電位固定構造（形式1〜形式4其中任何一種）。 一 如此分別將多種的PDS0I—M0SFET使用於NM〇s電晶體 Q21〜Q23，從NM0S電晶體Q21〜Q23配置為使基板偏果更 換句話說’基板偏壓效果的影響依照容易受到影響的順 序排列Q21〜Q23的狀況來排列NM0S電晶體Q21〜的3 / ^ 、 Q2卜Q23的順序將基板偏壓效果的影響用於較強特性<的如8
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圖26為顯示本發明實施形態7的第1樣態的半導體裝置之 電阻元件之剖面圖，圖27為其平面圖。圖27的以―C1剖面 則相當於圖2 6。 ° 如該等圖所示，設置有被部份氧化膜3丨a以及在其下方 的P井區域11分離的f區域21以及22。p+區域21以及p+區域 22，經由在部份氧化膜31a下的p井區域2丨作電性連接，在 P區域2 1上的電阻端子2 3和p+區域2 2上的電阻端子2 4之 間，可以形成電阻元件r 3。
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520568 五、發明說明（32) 電阻得以擴大 (第2樣態） 圖29為顯示本發明實施形態7的第2樣態的半導體裝置之 電阻元件之剖面圖。第2樣態採用部份分離·完全分#離 用構造。 刀汗 如該圖所示，和第1樣態同樣的，在p+區域2丨上的電阻 端子2 3和p+區域2 2上的電阻端子2 4之間，可以部份氧化 3 1下的p井區域11形成電阻元件r 3。 、 因為電阻元件R 3係以完全氧化膜3 2而被和周圍完全分 離，故不必如第1樣態設井區域12以及n+防護f “ 2 0 ° ^ (第3樣態） 圖30為顯示本發明實施形態7的第3樣態的半導體 電阻元件形成區域之剖面圖。 、 如該圖所示，以部份氧化膜31以及其下方的p井區域n 所成的部份分離區域而作元件分離設置 2 ; = 經由在兩個部份氧化膜仏』 氧化膜31 A *「^化膑31的？井區域U以及不形成部份 二ί Γ Λ 3而作電性接觸，在P+區域21上的電 阻‘子23和p+區域22上的雷阻护工9>1七叫 林m4。苴从姐丄 电p立而子2 4之間，可形成電阻元 件R34 ，他構成就和第1樣態相同。 第3樣恶的部份負/卜g替q 1 形成電阻元侧故=部以不形成的p井區域lla而 碟狀扭㈣fM。文在Μ氧化膜31形成時可以抑制凹 第36頁 C:\2D-QODE\91-03\90130655.ptd 520568 五、發明說明（33) 一~—- 以上所不的貫施形態7，決定電阻值的雜質，在源極、 汲極區域形時，因為係通過部份氧化膜3丨而植入，故如 3樣態一般設置不形成部份氧化膜3丨的區域，可藉以抑 電阻值的不平均。 (應用例） 圖31為顯示電晶體CMOS構成的SRAM單元之電路圖。如該 圖所不，將NM0S電晶體Q1以及PM〇s電晶體q5所成的CM〇s反 相器和NM0S電晶體Q2以及PM0S電晶體Q6所成的CMOS反相 裔’在節點N11、N1 2之間交叉連接，藉以構成閂鎖 (1 atch )電路。 此後，在位元線BL1和節點Nl 1之間介插入NM0S電晶體 Q3，位元線BL2和節點N12之間插入NM0S電晶體Q4，NM0S電 晶體Q以及Q4的閘極連接於字線WL。NM0S電晶體Ql、Q2、 PM0S電晶體Q5、Q6稱為驅動電晶體，而NM0S電晶體Q3、Q4 稱為存取電晶體。 圖32為顯示實現圖31中所示的SRAM單元用的佈局構成之 平面圖。如該圖所示，一部份氧化膜3 1作元件分離，選擇 性的形成活性區域66〜69。附帶說明，活性區域66、69為η 型雜質區域，而活性區域67、68為ρ型雜質區域。 而後，在圖32上，橫切過活性區域66上而形成閘極78， 橫切過活性區域66上以及67上形成閘極79，橫切過活性區 域68上以及68上形成閘極80，橫切過活性區域69上形成閘 極8 1 〇 此外，活性區域66〜69，閘極78〜82都分別在所規定的地
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520568 五、發明說明（34) 方設置接點7 6 ’經由該接點76而和並未圖示的位元線儿、 字線WL等配線作電性連接。而且，活性區域6 7經由共同接 點77而和閘極80作電性連接，活性區域68經由共同接點77 而和閘極7 9作電性連接。 依照如此的構成，以活性區域66以及閘極79構成NM〇s電 晶體Q1 ;以活性區域69以及閘極80構成NM0S電晶體Q2 ;以 活性區域66以及閘極78構成NMOS電晶體Q3 ;以活性區域69 以及閘極81構成NMOS電晶體Q4 ;以活性區域67以及閘極79 構成PMOS電晶體Q5 ;以活性區域68以及閘極80構成PM〇s電 晶體Q 6。 圖33為顯示高電阻負載單元構成的別^單元的電路圖。 如該圖所示’將NMOS電晶體Qi以及電阻ri 1所成的㈣⑽反 相器和NMOS電晶體Q2以及電阻以2所成的NMOS反相器，在 節點N11、N1 2之間交叉連接形成閂鎖電路。而其他構成和 圖31所示的SRAM單元相同。 圖34為顯示實現圖33所示的SRAM單元用的佈局構成之平 面圖。如該圖所示，一部份氧化膜3丨作元件分離，選擇性 的形成活性區域6 6、6 9，而且，活性區域6 6、6 9為η型雜 質區域。 並且，選擇性的形成Ρ+區域21 a、21b、22a、以及22b， 在P+區域21a、22a以及21b、22b之間分別設置可形成如實 施形態7的第2樣態所示電阻元件的電阻層形成井區域82a 以及8 2b。此外，電阻層形成井區域82a以及p+區域2ia、 22a、並且還有電阻層形成井區域82b以及p+區域21b、
520568 五、發明說明（35) 22b，皆以形成在周圍的完全氧化膜32而和其他元件完全 分離。 而後，在圖3 4上，橫切過活性區域6 6上而形成閘極7 8， 橫切過活性區域67上形成閘極79，橫切過活性區域69上形 成閘極80，橫切過活性區域69上形成閘極81。
此外’活性區域66、69，閘極78〜82都分別在所規定的 地方設置接點7 6 ’經由該接點7 6而和並未圖示的位元線 BL、字線WL等配線作電性連接。而且，p+區域2丨a經由共 同接點77而和閘極80作電性連接，p+區域2 lb經由共同接 點7 7而和閘極7 9作電性連接。 S 依照如此的構成，以活性區域66以及閘極79構成NM〇s電 晶體Q1 ;以活性區域69以及閘極80構成NMOS電晶體Q2 ;以 活性區域6 6以及閘極7 8構成N Μ 0 S電晶體Q 3 ;以活性區域6 9 以及閘極81構成NMOS電晶體Q4 ;以ρ+區域21a、22a以及電 阻層形成井區域82a構成作為負載電阻（LOAD元件）的電 阻R11 ;以p+區域21b、2 2b以及電阻層形成井區域82b構成 作為負載電阻的電阻R1 2。 將圖32和圖34比較可知，使電阻層形成井區域82a、82b 的形成面積’比活性區域6 7、6 8的形成面積更狹窄，即可 痛 措以知§小S R A Μ早元的面積。 <實施形態8 > 圖3 5為顯示一般性的Η閘極之平面圖。如圖3 5所示，Η閘 極71經由左右的"I”，而和源極區域50以及汲極區域6〇在 閘極見度W方向鄰接形成的主體區域1 6和汲極區域6 〇以及
C:\2D-GODE\91-03\90130655.ptd 第39頁 520568 五、發明說明（36) --- 源極區域50成為電性分離，中央的"—π作為原本的M〇s電晶 體的閘極而發揮功能。 立在如此，構成中，將P+植入主體區域1 6的植入光罩開口 f 1 5，覆盍在Η閘極71的端部上。從而，在η閘極7丨的端 口Ρ ’ Ρ型雜貝也和η型雜質一同植入，對於在Η閘極71下面 的閘極氧化膜的雜質植入時的損傷較大，成為其主要問題 點。_此外，依照其過程溫度，作為ρ型雜質而植入的Β、 BF2等，擴散到形成在活性（active)區域的閘極區域，造 成臨限值電壓不平均的問題。
、，圖36為顯示本發明實施形態8半導體裝置的平面構造之 平面圖。圖37為顯示沿著圖3 6中的D丨—D j剖面所作的剖面 圖0 如該圖等所不，Η閘極7 1在相鄰於左右的”丨”的區域設置 Ρ-主體區域17b，而相鄰於ρ-主體區域17b設置ρ+主體區域 1 7 a，藉以形成主體區域丨7。 如此，在P+主體區域17a和η閘極71之間設置距離rl，即 可確實設置不覆蓋Η閘極71的p+植入光罩開口部16。
攸而，和圖3 5所不的構造相比較，對於在η閘極7丨下面 的間極氧化膜的雜質植入時的損傷可以大幅減輕，故可提 升閘極氧化膜的可信程度、有效抑制臨限值電壓不平均的 此外加上，因為在ρ+主體區域l7a和Η閘極71之間設置距 離rl，在植入B、BF2等作為ρ+主體區域m形成用的？型雜 質時，B、BF2等不會擴散到閘極區域、故不會引起臨限值
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520568 五、發明說明（37) 電壓的不平均。 換句5舌5兒’在圖3 6的構成中，p型雜質植入到η閘極7 1的 端部’最多也僅僅是在口袋區域形成時的程度，故可將在 Η閘極71的端部的ρ型雜質的濃度抑制在5 χ 1 〇18 cm_3以下， 故可抑制臨限值電壓的不平均。 此外’如圖37所示，在Η閘極71下的SOI層4和p+主體區 域1 7 a之間’設置雜質濃度較低的主體區域丨7 ^，可能有 使得主體電阻的電阻值上升之虞。
但是，在rr主體區域丨7b上設置矽化物等方法，即可使 知如此的問題比較容易解決。此外，實施形態8不僅是Η閘 極，當然也可照樣運用在Τ閘極構造上。 此外，關於分離技術，使用完全分離、部份分離、部份 分離·完全分離併用構造所作的Η閘極、Τ閘極構造。該^ 造’也顯然可應用於PM〇S、CMOS。 附帶說明，實施形態卜實施形態8，係針對在單結晶石夕 上的S 0 I電晶體而敘述，但是也可以應用在多晶石夕上所作 的聚矽TFT (Thin Film Transistor)上，自然不在言 T ° …、 ° <部份分離流程>
部份分離、部份分離·完全分離併用流程的一例子說明 如下： 圖3 8〜圖5 2所示為以部份分離區域在完成元件分離後的 第1區域形成元件的部份分離流程之剖面圖。以下，參照 5亥圖等說明部份分離流程。
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百先，如圖38所示，準備作為s〇I基板的初期晶圓。s〇i 基板為半導體基板1、埋入氧化膜2以謂！層4的沉積構造 所形成，一般典型的301層4的膜厚度，大約在3〇〜4〇〇_左 右埋入氧化膜2的膜厚度為1〇〇〜5〇〇nm。在強力裝置用途 中，SCH層4的膜厚度可為數斤數十…強力…途
接著，如圖39所示，在301層4的表面上形成氧化膜35。 可以熱氧化膜、TE0S氧化膜等作為氧化膜35。35的膜厚度 大約為5〜40nm左右。接丁來，在氧化膜35沉積氮化膜36。 氮化膜36的膜厚度為大約5〇〜3〇〇 nm左右。氮化膜36可以 LPCVD (Low Pressure Chemical Vap〇r Dep〇siti〇n)或 者電漿氮化膜CVD沉積。 其次，對氮化膜3 6進行微影術佈局。換句話說，就是用 形成在氮化膜36上的光阻為光罩，以RIE (Reactive I〇n
Etching)或者ECR (Electron Cyclotron Resonance)裝 置將氮化膜3 6施加圖案佈局，接著以灰化處理或者過硫酸 水將光阻除去。 其後，如圖4 1所示，以已經微影術佈局後的氮化膜μ作 為光罩，用RIE裝置或者ECR裝置，對氧化膜35以及SOI層4 進行蝕刻，選擇性的形成溝渠3 7。此時，留下一部分的 SOI層4而形成溝渠37。 接著，如圖41所示，在全面上沉積氧化膜38。氧化膜38 可以電漿TE0S裝置、HDP (High Density Plasma )裝置等 來、/儿積。乳化膜38的厚度’大約100〜5〇〇ηπι左右，接下 來’以CMP (Chemical Mechanical Polishing)裝置研磨
520568 五、發明說明（39) 即可使得氧化膜38成為埋入在溝渠 使表面平坦化。如此 3 7内的狀態。 此後，以1 0 0 0。(：〜1 1 0 (Tc谁> 化膜3 8的膜品質。而且，在…處理，k歼所沉積的氧 的階段，將溝渠37内壁施加9^乳化膜3。8之間如圖40所示 化，使得溝渠上部以及底邻的〜1 0 0 0 °C的高溫進行熱氧 對於缓和壓力非常有效。_。 〇I層4的角部成為圓形角， 膜Ϊ=Γ2:^用川，或者濕式餘刻法將氧化 成部份氧化膜31。藉由該部份氧化= f:6f去’措此- :的SOI層4而分硪的區域即為元件形成區域。此時，也可 將留在SOI層4 (active)上的氧化膜35全部除去，再 積熱氧化膜或者氧化膜。 又 然後，如圖4 3所7F，以在微影術處理t # 光阻39為光罩，將B (石朋）離子4〇植入以形成的 接下來，如圖44所示，以在微影術處理中形 的光阻41為光罩，將p(麟）離子42植入以形成n井區=。口 除此之外，η井區域12除了 p離子以外還可以用As、 雜質來形成，而p井區域丨丨的形成，除了 B之外，也可用、 BF2、In等。p井區域11和η井區域12都同樣，使得 、、曲 度為h 1〇μχ 1〇19cm_2的範圍内。 仔雜貝浪 此後，入圖45所示，將形成在S〇i層4表面上的氧化膜 35 ’以濕式钱刻法除去以後，形成作閘極氧化膜、 膜5 6。氧化膜5 6除了通常使用的熱氧化膜、氮化氧化=之 第43頁 9〇]3〇655.ptd 520568 五、發明說明（40) 外’也可使用Α“〇3等金屬氧化膜、或者τ%〇5、BST等高介 電體氧化膜。 接著，使用LPCVD裝置，沉積大約1〇〇〜4〇〇nm的聚矽層。 也可用摻雜有P、B等雜質的聚矽作為聚矽層。而且此外， 也可以W、Ta、A 1等金屬電極來代替聚矽層作為該閘 材料。 3 其次，在進行微影術處理之後，將該聚矽以R丨£ ECR等各向異性姓刻裝置加工形成閑極7。此時，也二 :夕層r儿積氧化膜或者氮化膜、氧化膜的絕緣膜‘ 以該絕緣膜為光罩，將聚石夕層加工。圖45所= 極7 ’也可以H_71、T閘極72、特殊η閘極73 ，即使每個不同的元件形成區域都改用不 IJ的閘極構造也無妨。 + 光圖46所不’以在微影術處理後形成佈局圖宰的 先阻43以及閘極7為光罩 y π 口木的 1 1 a。袋狀屏θ 1 1 π 乂 、P孓雜貝植入以形成袋狀區域 廡的4旲Υ a可以务揮抑制隨細微化而來的短通道 …的效果。知：通道效應，也會 閑極氧化臈等條件發生μ ^因/、極”及極結合的深度、 ub At , 〜曰 攸而’將該等條件調整Α ·|Ι 乜狀悲，抑制短通道效應， :乃玉為取 驟。 Ρ 了名略该袋狀區域形成的步 〜1 二狀 並且，在形成袋狀區域之；：Fj"形成袋狀區域lla。 為光罩，植入n型雜f，妒&吏，再以阻蝕層43以及閘極7 n圣亦隹貝，形成n延伸區域44 en型雜質，可 520568 五、發明說明（41) 用ί:!1 VQ13]X 1015沉2的漠度植人As、p或者sh 匕後’如圖47所示’以在微影術處理, 。 光阻45以及閘極7為光罩，將 曼形成佈局圖案的 12a。 1雜貝植入以形成袋狀區域 在袋狀區域形成之際所用的n 〜1 X 1 014 cm-2的、、曲硌括Λ η 雜貝可用大約1 X 1 012 1且在：=「:、Ρ或者Sb以形成袋狀區域…。 先罩，植入p型雜質，形成延伸 閑往/為 大約lx 1〇13〜1χ⑽cm-2的濃度植入B、In或者bf。 了用 區域46為便利起見，以「ρ二衣/“域lla以及Ρ延伸 ^ 兄以p」圖不，但實際上P延伸區域 4 6的雜質濃度較高。同檨 u银自〕衣狀區域1 2 β以及n延伸區域4 4 也為方便起見標示為「『」，但實際上是η延伸區域4 濃度比較高。 ，在圖48以後的圖表說明中，NM〇s電晶體以及pM〇s電晶體 §中’以NM0S電晶體為代表來進行說明。附帶說明，pM〇s 電晶體除了導電型和NM0S電晶體相反的關係以外，其他形 成都和NM0S電晶體相同。 接著’如圖4 8所示，在閘極7側面沉積側壁膜。該側壁 膜可使用TE0S膜、電漿氧化膜等。而且，也可以用LPCVI) 或者電漿CVD等所形成的Si3N4、si3N4和Si02的雙層構造的 絕緣膜。>儿積後’進行回餘，形成側壁6 0
接著’進行微影術，在NM0S形成區域植入η型雜質，以 形成源極區域52以及汲極區域62。η型雜質，可用大約1 X
酬
C: \2D-00DE\9 卜 03\90130655 · ptd 第45頁 520568 五、發明說明（42) 10“〜IX 1〇1、-2的漠度將As、P或者Sb植人。在 =、汲極區域62時，也可將PM0S_型主體區域_；併形° 此外，雖然並未圖示，PM0S的源極、沒極區域 1G“〜1X 1G丨6咖2的濃度植人β…或者抑等？ 形成。此時，也可將NM〇U〇p型主體區域一併形成。接、 著，進行源極、汲極區域活性化的退火（8001」15〇 處理。 」 接下來’如圖49所示，將進行矽化的部份（源極區域 52、>，極區域62上以及間極7上等並未圖示的主體區域上 的乳化膜56除去。從而，僅僅留下閘極？以及側壁6a下 的^匕，56 ’閘極7下的氧化膜56成為閉極氧化膜5，側壁 6a=的氧化膜56和側壁6a則成為側壁6。然後，在源極區 ?2、汲極區域62以及閘極7表面上，形成石夕化 47、 48、和49° 此犄，在形式卜形式7得pDS〇I-M〇SFET當中，將兩以 上的PDS0! -M0SFET以部份分離區域作元件分離的兩個以上 白^件形成區域分別形成，即可藉以獲取實施形態 導體裝置。 在圖49中’顯示在源極、汲極以及閑極上也都有進行矽 化的金屬矽化過程。僅僅將間極矽化的多晶矽化過程、依 不同用途（ESD : Electr〇_Static Discharge 等），也有 源極、汲極以及閘極也都形成矽化物保護氧化膜，完全不 進行矽化的情形。所謂的矽化物包括：TiSi2、c〇Si2、
C:\2D-00DE\91-03\90130655.ptd 第46頁 520568 五、發明說明（43)
NiSi22、WSi2、TaSi2、HfSi、PdSi、PtSi、ZrSi2 等。 接著，如圖5 0所示，將氧化膜所成的層間絕緣膜8 5沉積 全面上大約1 // m。接著對層間絕緣膜8 5進行平坦化用的 CMP。其後，進行接點形成用的微影術，經由蝕刻處理而 在石夕化物區域石夕化物區域4 7、4 8上形成接觸孔8 4。 其次，如圖5 1所示，在全面上沉積W (鎢）。也可沉積 A 1、T i N、D-聚矽層來代替鎢。而且，作為成膜方法，關 於W，有覆蓋CVD法和選擇CVD法。至於A1，有高溫賤鑛法 和逆流濺鍵法；而T i N、D -聚矽層有L P C V D法。為提升w和 下層絕緣膜之間的密接程度，可以在沉積W之前，先形成 Al、TiN、D-聚矽層、TiW。於此，在使用覆蓋CVD法的情 形以W作說明。在沉積W之後，可以回蝕將其完全平坦化。 接著，如圖52所示，沉積作為第1層金屬的鋁配線層 88。當然’鋁配線層88的材料，也可用AicuSi、Cu或者D-聚石夕層。在微影術後，將鋁配線層8 8加工。 接下來，在包含鋁配線層88在内的全面上沉積層間絕緣 膜87，為了減少凹凸段差，用CMp等技術進行平坦化。 接著，如圖53所示，將和第2層金屬的金屬配線之間的 接觸孔（via hole介層孔）開孔，和接觸同樣的進行鎢層 89的埋入步驟後，和第i層同樣的形成作為第2層金屬的鋁 配線層97之後，在全面上沉積層間絕緣膜96， 膜87同樣進行平坦化。 $ % 以後，在需要第3層以上的金屬配線的裝置，反覆操作 圖52或者圖53所示的步驟之後，沉積晶片保護膜（研磨膜
C:\2D-OODE\91-O3\90130655.ptd 第47頁 520568 五、發明說明（44) 晶線連接用的窗戶（連接塾）開孔，所有的步驟 該CMOS步驟，係以n+間極、〆閘極的Duai 說明，當然，也可以用Single閉極過程g te =加以 Ta等）過程。 盃屬閘極（W、 <部份分離.完全分離併用流程> 制;54:圖57為部份分離.完全分離併用的半導體裝置的 衣& f法中，頌不完全分離區域形成步驟的剖面圖。 下首Γ;圖L說明部份分離.完全分離併丄二 1*先K丁圖38〜圖40所示的部份分離流程後.，如圖54 所不二以微影術處理圖形佈局後的光謂為光罩， 巨 37進行追加溝渠蝕刻，而完全分離的部|，進行貫通如厂 層4的蝕刻形成到達埋入氧化膜2的溝渠5 7。 」妾著，如圖”所示，將阻，虫層98剝落後，在全面上沉積 氧化膜99，该氧化膜99，可以電漿以⑽、_裝置等、 ^:匕=的膜厚度大約為1〇〇〜5〇〇nm。部份分離用的 溝朱37和元全分離用的溝渠57之間的深度存在有差異u， 9=ί Ϊ ΚΙ，在溝渠37上和溝渠57上之間，氧化膜 9 9的形成问度上發生反映11的段差^ 2。 2，如_斤示，用CMp裝置將表面平坦化，成為在 1匕木，埋入氧化膜9 9，在溝渠5 7埋入氧化膜1 0 0的狀 怨、。但是，在部份分離區域和完全分離區域，氧化膜99上 因為發生了上述的段差12高纟，完全分離部份（氧化膜 1 0 0 )即發生碟狀凹陷。其後，進行丨〇⑽。c〜丨1 〇 t的熱處 第48頁 C:\2D-C0DE\91-03\90130655.ptd 520568 " _ 五、發明說明（45) 理，提昇沉積膜的品質。此外， 渠内壁進行叫猶的高卜溫；= = = f溝 及底部的S 0 I岸4 邱# & η 吏仔溝k上部以 效。丨層4的角部成為圓形角，對於緩和麼力非常有 接著，如圖57所示，用RIE、Frp斗、土、曰i 膜99和10。進行回蝕後，接 R或者濕式蝕刻法將氧化 去。並姓果Λ 接者使用熱鱗酸將氮化膜35除 1 —果’即可分別完成部份氧化賴和完全氧化膜 藉由該部份氧化膜31而和周圍分離的第】元 :和藉由完全氧化膜32而和周圍作；：| )上的氧化膜35全部除去 ” （active 膜。 王丨除去，再度 >儿積熱氧化臈或者氧化 周Γ】=7用聚石夕層7°形成時，顯示其部份分離區域 。邊Q或的』面圖。如該圖所示，將聚矽層7〇 一 情：，反映在部份氧化膜31和氧化 :的飯差’使得部份氧化膜31的邊緣 厚度為til ( >t〇 )。 匕A上的膜 月Γ』=7Λ聚發層70形成時，顯示其完全分離區域 ””的剖面圖。如該圖所示，將、 ，的情形，反映在部份氧化膜32和氧化膜56之：：= =小的段差’使得部份氧化膜32的邊緣附近區域丄』 厚度為tl2 ( >t0 ) 。 A上的膜 如此，在部份分離用的部份氧化膜31和完全分離用的完 第49頁 520568 五、發明說明（46) 全氧化膜32上，分別不同的邊緣形 :，因此使得在部份氧化膜31和氧化膜 不 差：比丨全氧化膜32和氧化膜56之間發生的段 以成立til >tl2的關係。 又左更大，所 從而，為獲取圖45所示的閘極7，在對聚石夕層7〇進 刻之際，為使在聚石夕層7 〇 & $ + ^ ^ 曰 仃餘 丰，$為μ + 的取膜厚度tU部份能確實除 去以决疋蝕刻4間等蝕刻係數而進行。 汽除 、j:n?ti2的部份，以相當於⑴卜⑴）部份的 過度蝕刻，使得蝕刻損冑（電漿損害）變大…：伤的 化膜56的信賴程度二附近…作為間極氧化膜的氧 舌亥問題’在Η閘極中，因兔脾卜 緣部份，用"!"的部份覆【為分離邊 極氧化膜信賴程度降低的問題。 刀_邊緣部伤的閘 換句活說’以Η閘極的形成，< w 影響的分離邊緣部份減纟。成而且了/在有f的將容易受損害 完全分離部份上作成的電晶體 刀離邊緣形狀較低的 ^ ^ n μ ^ hi ^ λλ 因為閘極氧化膜變薄臨限 值電屋降低所引起的局部性的寄生 增加的問題。該問題也可蕤ά_ 了此xe成漏電/瓜 ,, 』错由本發明的H閘極而加以抑 制0 η ^後，(Γ = ^刀分離流程的圖42〜圖54所示的步驟 =域而成元件分離的第1元件形成區 成上，形成例如形式1〜形式7其中之— ， 在以完全分離區域而成元件分離的第2= 離：域上，
ΙΙΒ1Ι
C:\2D-C0DE\91-03\90130655.ptd 第50頁
五、發明說明（47) __ 形成形式A〜形式fj：中 施形態6的半導體裝置。的PDS〇I〜M〇SFET，即可完成實 〔發明的效果〕 ,,同以上所說明，本發明的半導雕 =可電位固定的主體區域電位設ς衣置:因為來自外部 ，所以主體區域電位< ° ，在元件形成區域 穩定良好的固定 设定部的電位亦即主體電位，即可 此外，該半導體裝置 區域源極、汲極相鄰 ° 〇閘極延伸區域，將主體 主體區域源極、汲極及汲極區域作電性切斷，藉此， 的動作造成任何不部的存在，可以不對MOS電晶體 以固定。 知響，而使得主體電位穩定良好而加 此外，該半導體穿 汲極相鄰部分別進^ ，以第1以及第2的主體區域源極、 位穩定良好而加以固定=電位固定，藉此，可使得主體電 此外，該半導體裝^，、 區域源極、汲極相鄰’以閘極的閘極延伸區域，將主體 主體區域源極、汲極^ ^及沒極區域作電性切斷，藉此， 的動作造成任何不良部的存在，可以不對MOS電晶體 以固定。 衫凄，而使得主體電位穩定良好而加 此外，該半導體筆 量抑制在所需的最小’以一閉極延伸區域，將閘極電容 鄰部，可使得主體電、^，而以一主體區域源極、汲極相 此外·，在該半導體=穩定良好而加以固定。 一衣置中，主體區域源極、汲極相鄰 C:\2D-C0DE\91-03\90130655.ptd 第51頁 520568
520568
域，並不到達埋入 域延伸的空乏層具 少接合電容量的@ 位固定。 氧化層，因為在通 有到達埋入氧化層 時，也能從元件形 常動作時，從汲極區 的形成深度，在可減 成區域外進行主體電 成：：更：半！ = 電，體中，罐區域的形 # i vfe Γ· +氧化層的形成深度，所以從元件形成區域 :經=區域下，在進行主體電位固定之同時，也可二 制並減少在沒極區域的接合電容量。 也了抑
立^發半導體裝置，以在部份絕緣膜下的S0 I層的_ 邛刀之指疋導電型的部份絕緣膜下半導體區域，作為電 兀件的！成要件’因此，可以比較狹窄的形成面積獲得 阻值較兩的電阻元件，其結果，可構成集中度更 導體積體電路。 此外ϋ亥半導體裝置，以完全絕緣膜將電阻元件和外立 完全作元件分離。 ° ，外’該半導體裝置，將部份絕緣膜、第1以及第2半導 體區域以外的元件形成區域，作為電阻元件的形成區域的 一部分’藉此即可抑制電阻元件的電阻值的不平均。 % 此外’該半導體裝置，用電阻元件作為SRAM的負载電 阻，藉此刻構成集中度優良的SRAM。 本發明的半導體裝置，在第1以及第2M0S電晶體之間的 主體區域的構造、閘極的構造、以及是否有主體電位固定 等各特性當中，使得至少其中一個不同，即可使得第j以
第53頁
520568 五、發明說明（50) --- 及第2M0S電晶體的電晶體特性不同，藉此可以構成由第） 以及第2MOS電晶體所成的高機能的半 電路。 本發明的半導體裝置，在以部份 且' ^ 1切分離區域作兀件分離的 第1 MOS電晶體、和以完全分離區B仏 Λ H ^域作元件分離的苐2電晶 體之間，使電晶體的特性不同，鞋 错此即可構成由第1以及 第2MOS電晶體所成的高機能的半逡顺^稱风乐丄 y竹上々 、 丁蛉體積體電路0 置 ) 在 第1以及第2 極 的 構 造 以及 是 至 少 其 中 一 個不 同 晶 體 特 性 不 同， 藉 的 高 機 能 的 半導 體 依 昭 $ \\\ 本 發 明的 半 置 5 在 以 部 份分 離 完 全 分 離 區 域作 元 特 性 不 同 j 措此 即 高 機 能 的 半 導體 積 ( 元 件 編 號 之說 明 2 埋 入 氧化 m 4 SOI層 5 閘 極 氧化 膜 6 側 壁 7 閘 極 10 主 體 區域 I方法所製造的半導體裝 _的第1MOS電晶體、和以 晶體之間，使電晶體的 Φ
第54頁 520568 五、發明說明（51) 11 p井區域 11a 袋狀區域 12 η井區域 13 主體區域 15 注入光罩開口部 16 主體區域 17 主體區域 17a Ρ+主體區域 17b ρ主體區域 20 η+防護環區域 21 ρ+區域 22 Ρ+區域 23 電阻端子 24 電阻端子 25 主體端子 26 源極端子 27 汲極端子 28 主體端子 31 部份氧化膜 31a 部份氧化膜 32 完全氧化膜 33 輸出端子 35 氧化膜 36 氮化膜
C:\2D-CODE\91-03\90130655.ptd 第55頁 520568 五、發明說明（52) 37 溝渠 38 氧化膜 39 光阻 43 光阻 44 η延伸區域 46 ρ延伸區域 47 矽化物區域 51 源極區域 52 源極區域 53 源極區域 54 源極區域 55 Ρ+區域 56 氧化膜 57 溝渠 60 >及極區域 61 >及極區域 62 >及極區域 63 >及極區域 66 活性區域 70 聚矽層 71 Η閘極 72 Τ閘極 73 特殊Η閘極 73a 分離部 90130655.ptd 第56頁 __1 520568 五、發明說明（53) 7 6 接點 77 共同接點 78 閘極 7 9 閘極 82 電阻層形成井區域 84 接觸孔 85 層間絕緣膜 87 層間絕緣膜 88 鋁配線層 8 9 嫣層 90 空乏層 91 空乏層 92 空乏層 94 空乏層 96 層間絕緣膜 97 鋁配線層 98 光阻 99 氧化膜 100 氧化膜 131 部份分離區域 132 完全分離區域 R1 主體電阻 R 3 電阻元件 R 3 4 電阻元件
90130655.ptd 第57頁 圖式簡單說明 圖1為聶苜_ 圖2為示習知技術之PDSOI-MOSFET之一例的剖面圖。 1顯示習知技術之PDSOI-MOSFET之一例的平面圖。 圖3為郜一丄 的平面播本發明實施形態1 (第1樣態）的半導體裝置 構造的平面圖。 圖 4 為 _ 一、# 1不〉口耆圖3中的A 2 - A 2剖面所作的剖面圖。 圚b為|苜一、，，从 圖β g不者圖3中的B1 - B1剖面所作的剖面圖。 二7 顯示實施形態1的第2樣態的剖面圖。 m Q 4 ”、、貝不只施形態1的第3樣態的剖面圖。 圖8為Sg -生 囬η ★ 不只施形態1的第4樣態的剖面圖。 圖y為晶首_」 ^不本發明實施形態2的半導體裝置的平面構造的 f面圖。 圖1 0為站_ …㈣示本發明實施形態3的半導體裝置的平面構造 的平面圖。 圖1 1為取一 了、”、、員不沿著圖1 0中的A4-A4剖面所作的剖面圖。 圖1 2為顯示沿著圖1 1中的A 5 - A 5剖面所作的剖面圖。 圖1 3為顯示本發明實施形態4的第1樣態的半導體裝置的 平面構造的平面圖。 圖1 4為顯示本發明實施形態4的第2樣態的半導體裝置的 平面構造的平面圖。 圖1 5為_示本發明實施形態4的第3樣態的半導體裝置的 平面構造的平面圖。 圖16為_ *PDSOI-MOSFET的形式5 (其1 )的平面構造的 平面圖。 圖17為顯示PDSOI-MOSFET的形式5 (其2)的平面構造的
90130655.ptd 第58頁 520568 圖式簡單說明 平面圖。 圖1 8為顯示形式A的PDSOI -M0SFET的剖面構造的剖面 圖。 圖19為顯示形式A的PDSOI-M0SFET的平面構造的平面 圖。 圖20為顯示形式B的PDSOI-M0SFET的平面構造的平面 圖。 圖21為顯示形式D的PDSOI-M0SFET的平面構造的平面 圖。 圖2 2為概念化顯示實施形態6的半導體裝置的平面構造 的說明圖。 圖2 3為顯示實施形態6的半導體裝置的應用例1的電路 圖。 圖24為顯示實施形態6的半導體裝置的應用例2的電路 圖。 圖25為顯示完全分離的FDSOI-M0SFET構造的剖面圖。 圖2 6為顯示本發明實施形態7之第1樣態之半導體裝置的 電阻元件形成區域的剖面圖。 圖2 7為顯示實施形態7的第1樣態的平面圖。 圖2 8為顯示一般性電阻元件形成區域的剖面圖。 圖2 9為顯示實施形態7第2樣態的半導體裝置的電阻元件 形成區域的剖面圖。 圖3 0為顯示實施形態7第3樣態的半導體裝置的電阻元件 形成區域的剖面圖。
90130655.ptd 第59頁 520568 圖式簡單說明 圖31為顯示6電晶體CMOS構成的SRAM單元的電路圖。 圖3 2為顯示實現圖3 1中所示的SR AM單元用的佈局構成的 平面圖。 圖33為顯不南電阻負載型早元構成的SRAM早元的電路 圖。 圖34為顯示實現圖33中所示SRAM單元用的佈局構成的平 面圖。 圖3 5為顯示一般性的Η閘極的平面圖。 圖3 6為顯示本發明實施形態8之半導體裝置之平面構造 的平面圖。 圖3 7為顯示沿著圖3 6中的D1 -D1剖面所作的剖面圖。 圖3 8為顯示部份分離流程的剖面圖。 圖3 9為顯示部份分離流程的剖面圖。 圖4 0為顯示部份分離流程的剖面圖。 圖4 1為顯示部份分離流程的剖面圖。 圖4 2為顯示部份分離流程的剖面圖。 圖4 3為顯示部份分離流程的剖面圖。 圖4 4為顯示部份分離流程的剖面圖。 圖4 5為顯示部份分離流程的剖面圖。 圖4 6為顯示部份分離流程的剖面圖。 圖4 7為顯示部份分離流程的剖面圖。 圖4 8為顯示部份分離流程的剖面圖。 圖4 9為顯示部份分離流程的剖面圖。 圖5 0為顯示部份分離流程的剖面圖。
90130655.ptd 第60頁 520568 圖式簡單說明 圖5 1為顯示部份分離流程的剖面圖。 圖5 2為顯示部份分離流程的剖面圖。 圖5 3為顯示完全分離流程的剖面圖。 圖5 4為顯示完全分離流程的剖面圖。 圖5 5為顯示完全分離流程的剖面圖。 圖5 6為顯示完全分離流程的剖面圖。 圖5 7為顯示完全分離流程的剖面圖。 圖5 8為顯示閘極用聚矽層形成時的部份分離區域周邊區 域的剖面圖。 圖5 9為顯示閘極用聚矽層形成時的完全分離區域周邊區 域的剖面圖。
90130655.ptd 第61頁

Claims (1)

  1. 520568 1 · 一禋牛導體裝置，係為半導體基板、埋入絕綠 SOI層所組成的SOI構造之半導體裝置，其特徵為： 具備M0S電晶體，係設於前述S0I層的元件形成區域上； 及 部份分離區域，係設於前述S0I層，用以元件分離前述 m巧區域，而前述部份分離區域’包括設於前述soi 二；:=絕緣膜’和存在於下層部之為前述SOI層 之一口P刀的邛伤絕緣膜下半導體區域； 前述M0S電晶體，具備 第1導電型的源極和汲極區域，分 性的形成； 甘則述b U I層内适擇 間極，具有在前述源極以及汲 的區域上，介由閘極氧化膜二^之間的前述SOI層 主體區域，包括主_ F ^ 々閘極主要部；以及 區域間之前述SOI層的第2導電 y在珂述源極及汲極 定部，係在前述元件形成區域/ =纟體區域電位設 域主要部，且，可從外部進行電位^連接於前述主體區 2」口：請專利範圍第"貝之 二。 則述主體區域電位設定部，包衣脚置，其中' =二！在前述源極和汲極區域的閘極、汲極鄰 亚且攸前述主體區域主0閘極見度方向上鄰接， :述閑極，又具有從前i間：：：：方向延伸而形成， 長邊方向延伸，形成在前述”的端部向前述閘極 一部分上的閘極延伸 ::或源極、汲極鄰接部的 精由可述閘極延伸區域，將前 90130655.ptd 第62頁 520568 六、申請專利範圍 :主體區域源極、汲極鄰接部和 性隔離。 迩，原極及汲極區域作電 3 ·如申請專利範圍第2項之 前述主髀F杓、店& 丁辛版衣置，其中 托 版£域源極、汲極鄰接部，包括楚,士 極、汲極鄰接部，係從 =括弟1主體區域源 伸而形成；及第2主體區域源極\1主=部向第1方向延 =區域主要部向#前述第!方向相反心=，從前述主 成， 弟2方向延伸而形 :述閘極延伸區域，包括第！閘 述弟i主體區域源極、沒^域’形成在前 :域，形成在前述第2主體區域；：近以間極延伸 上。 /及極鄰接部附近 專利範圍第2項之半導體裂置，其中 月述主體區域源極、汲極鄰接部， 極、汲極鄰接部， I栝一個主體區域源 月:J述閉極延伸區域，包括形成 極、:及：鄰接部附近上的一個閑極延主體區域源 中，.如申請專利範圍第2至4項中任—項之半導體裝置，其 域：極：汲極鄰接部，在從前述閘極延伸區 Λ㈤阳？日疋距離的區域上，且右μ 〜丨Τ匕 雜質濃度更高的高濃度區域:、，、他區域之第2導電型 中6，·如申請專利範圍第2至4項中任—項之半導體裝置，其 1 第63頁 90130655.ptd 520568 六、申請專利範圍 前述閘極延伸區域，含有第2導電型雜質濃度在5 X 1 018 cm—3以下的閘極延伸區域。 7. 如申請專利範圍第1項之半導體裝置，其中 前述主體區域電位設定部，包括和前述源極區域混合存 在而形成的第2導電型主體固定用半導體區域。 8. 如申請專利範圍第1項之半導體裝置，其中 前述部份絕緣膜下半導體區域，具有第2導電型，是和 前述主體區域相接而形成， 又具有第1導電型之元件形成區域外主體區域，係設於 前述S0 I層的元件形成區域外，而可從外部進行電位固 定，該元件形成區域外主體區域，是和前述部份絕緣膜下 半導體區域相接而形成。 9. 如申請專利範圍第1項之半導體裝置，其中 前述源極和汲極區域，具有到達前述埋入絕緣層的形成 深度。 1 ◦.如申請專利範圍第1項之半導體裝置，其中 前述源極和汲極區域，具有在通常動作時，從前述源極 和汲極區域延伸的空乏層不到達前述埋入絕緣層的形成深 度。 11.如申請專利範圍第1項之半導體裝置，其中 前述源極和汲極區域具有不到達前述埋入絕緣層，而在 通常動作時，從前述汲極區域延伸的空乏層到達前述埋入 絕緣層的形成深度。 1 2.如申請專利範圍第1項之半導體裝置，其中
    90130655.ptd 第64頁 520568
    六、申請專利範圍 、 前述汲極區域具有比前述源極^域之形成深度更深的深 度，並且具有在通常動作時，/從，述汲極區域延伸的空乏 層，到達前述埋入絕緣層的形成咏度。 1 3. —種半導體裝置，係為半導體基板、埋入絕緣層以 及SOI層所組成的SOI構造之半導體裝置，其特徵為·· 具備第1以及第2元件形成區域’係設於前述SOI層上； 部份分離區域，係由設於前述如1層上層部的部份絕緣 膜、和前述部份絕緣膜下之為前述S0 1層之一部分的半導 體區域所組成，將前述第1以及第2 70件形成區域之間作元 件分離；及 丨_ 第1和第2M0S電晶體，係分別形成在前述第1和第2元件 形成區域上， 在前述第1和第2M0S電晶體間之主體區域構造、閘極構 造、及是否有主體電位固定等三種選項當中，使得其中至 少一種不相同，而使得前述弟1和苐2 Μ 0 S電晶體的電晶騎 ㈡曰月豆 特性產生差異。 1 4 · 一種半導體裝置，係為半導體基板、埋入絕緣層以 及SOI層所組成的SOI構造之半導體裝置，其特徵為： 具備第1和第2元件形成區域，係設於前述SO I層上； 部份分離區域，係由設於前述训1層上層部的部份絕緣 膜、和前述部份絕緣膜下之為前述so 1層之一部分的半導 體區域所組成，將前述第1元件形成區域和其他區域之門 作元件分離； 兀全分離區域，係由貫穿前述S0 I層而設的完全絕緣膜
    520568 六、申請專利範圍 所形成，將前述第2元件形成區域從其他區域作元件分 離； 第1 M0S電晶體，係形成於前述第1元件形成區域上；以 及 第2M0S電晶體，係形成在前述第2元件形成區域上， 而前述第1以及第2M0S電晶體具有不同的電晶體特性。
    90130655.ptd 第66頁
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