CN110047751A - Trench-fs型IEGT结构及制造方法 - Google Patents
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Abstract
本发明涉及Trench‑fs型IEGT结构及其制造方法，将集电极分两次进行注入，做成结深不一样的分段集电极，背面形成p++区采用的光刻板与正面p dummy区采用同一张版，获得能对开关与短路进行折中的Trench‑fs型IEGT结构。本发明涉及的新型Trench‑fs型IEGT结构，小电压下，集电极空穴注入效率低于常规结构，大电压下，集电极空穴注入效率高于常规结构，在不增加损耗的同时，能够抑制短路期间的栅电压峰值，对IEGT的开关与短路能够进行折中。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种Trench-fs型IEGT结构及制造方法。
背景技术
为了协调IGBT通态特性、开关特性与短路特性之间的矛盾，在IGBT中引入了电子注入增强效应（Injection Enhancement Effect，IE），既可加强IGBT导通时的电导调制效应，又可限制集电极空穴的注入，对IGBT的通态特性与开关特性进行折中。
目前，为了抑制短路期间的Vge峰值，主要是通过增大背面集电极空穴注入剂量，通过增加集电极的注入剂量提高IEGT短路能力，势必会增大IEGT的关断损耗。通常，为了降低IGBT关断损耗，可通过降低集电极注入剂量，采用透明阳极，但阳极注入剂量小，会导致短路时栅极会出现峰值，甚至产生栅极震荡，造成器件失效。
常规结构的Trench-fs 型IEGT集电极注入剂量小，集电极空穴注入效率低，会导致短路期间，栅极电压有尖峰，甚至会发生栅极电压震荡。
发明内容
本发明的目的是提供一种Trench-fs型IEGT结构及制造方法，对IEGT的开关特性与短路特性进行折中，在不增加集电极空穴注入效率的同时可抑制短路期间栅极电压的峰值，提高IEGT的抗短路能力。
本发明所采用的技术方案为：
Trench-fs型IEGT结构的制造方法，其特征在于：
将集电极分两次进行注入，做成结深不一样的分段集电极，背面形成p++区采用的光刻板与正面p dummy区采用同一张版，获得能对开关与短路进行折中的Trench-fs型IEGT结构。
具体由以下步骤制造：
步骤1：首先选取N型电阻率合适的硅片；
步骤2：正面离子注入形成p dummy区；
步骤3：正面刻槽，长栅氧化层，淀积多晶硅栅极；
步骤4：正面离子注入形成p body区；
步骤5：正面离子注入形成n+发射集；
步骤6：正面淀积USG+BPSG；
步骤7：contact刻蚀，淀积正面金属；
步骤8：背面离子注入形成fs层；
步骤9：背面离子注入形成浅结p+区；
步骤10：背面离子注入形成深结p++区，此处形成p++区的光刻板采用正面p dummy区的光刻版。
如所述的制造方法制得的Trench-fs型IEGT结构。
本发明具有以下优点：
本发明涉及的新型Trench-fs型IEGT结构，小电压下，集电极空穴注入效率低于常规结构，大电压下，集电极空穴注入效率高于常规结构，在不增加损耗的同时，能够抑制短路期间的栅电压峰值，对IEGT的开关与短路能够进行折中。
附图说明
图1为步骤1示意图。
图2为步骤2示意图。
图3为步骤3示意图。
图4为步骤4示意图。
图5为步骤5示意图。
图6为步骤6示意图。
图7为步骤7示意图。
图8为步骤8示意图。
图9为步骤9示意图。
图10为步骤10示意图。
图11为本发明原理对比图。（图a）为本发明所说的新结构IEGT，图b）为作为对比的参照结构reference）
图12为两种结构在Vce为30V下，集电极空穴注入效率随电压变化的曲线图。
图13为IEGT和reference短路期间Vge的仿真曲线图。
图14为IEGT和reference的关断曲线图。
具体实施方式
下面结合具体实施方式对本发明进行详细的说明。
本发明涉及一种Trench-fs型IEGT结构的制造方法，主要是通过改变集电极结构的方法，在不增加集电极空穴注入效率的前提下，抑制短路期间栅电压的峰值，对Trench-fs 型IEGT的开关特性与短路特性进行折中。所述的Trench-fs型IEGT结构的制造方法，是将集电极分两次进行注入，做成结深不一样的分段集电极，背面形成p++区采用的光刻板与正面p dummy区采用同一张版，获得能对开关与短路进行折中的Trench-fs型IEGT结构。
具体由以下步骤制造：
步骤1：首先选取N型电阻率合适的硅片；
步骤2：正面离子注入形成p dummy区；
步骤3：正面刻槽，长栅氧化层，淀积多晶硅栅极；
步骤4：正面离子注入形成p body区；
步骤5：正面离子注入形成n+发射集；
步骤6：正面淀积USG+BPSG；
步骤7：contact刻蚀，淀积正面金属；
步骤8：背面离子注入形成fs层；
步骤9：背面离子注入形成浅结p+区；
步骤10：背面离子注入形成深结p++区，此处形成p++区的光刻板采用正面p dummy区的光刻版。
主要原理：
如图11所示，图a）为本发明所说的新结构IEGT，图b）为作为对比的参照结构reference，二者的区别是：IEGT的p+集电极区比reference的p+区注入剂量低，结深一样；IEGT的p++区比reference的p+区注入剂量高，且结深较深。
如图12所示，为两种结构在Vce为30V下，集电极空穴注入效率随电压变化的曲线图，从图中得出，小电压下，IEGT的集电极空穴注入效率低，有利于开关特性；大电压下，IEGT的集电极空穴注入效率高，能够抑制IGBT短路器件的Vge峰值，有利于短路特性。
图13为IEGT和reference短路期间Vge的仿真曲线图，从图中可以明显看出，背面采用集电极新结构的IEGT成功抑制了Vge峰值。
图14为IEGT和reference的关断曲线图，从图中看出，关断期间，两者的电流曲线与电压曲线重合，两者的关断损耗相当。综上所述，背面采取这种结构，能够对IGBT的开关特性与短路特性进行折中。
本发明的内容不限于实施例所列举，本领域普通技术人员通过阅读本发明说明书而对本发明技术方案采取的任何等效的变换，均为本发明的权利要求所涵盖。
Claims (3)
1.Trench-fs型IEGT结构的制造方法，其特征在于：
将集电极分两次进行注入，做成结深不一样的分段集电极，背面形成p++区采用的光刻板与正面p dummy区采用同一张版，获得能对开关与短路进行折中的Trench-fs型IEGT结构。
2.根据权利要求1所述的Trench-fs型IEGT结构的制造方法，其特征在于：
具体由以下步骤制造：
步骤1：首先选取N型电阻率合适的硅片；
步骤2：正面离子注入形成p dummy区；
步骤3：正面刻槽，长栅氧化层，淀积多晶硅栅极；
步骤4：正面离子注入形成p body区；
步骤5：正面离子注入形成n+发射集；
步骤6：正面淀积USG+BPSG；
步骤7：contact刻蚀，淀积正面金属；
步骤8：背面离子注入形成fs层；
步骤9：背面离子注入形成浅结p+区；
步骤10：背面离子注入形成深结p++区，此处形成p++区的光刻板采用正面p dummy区的光刻版。
3.如权利要求1或2所述的制造方法制得的Trench-fs型IEGT结构。
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| CN201910380467.6A CN110047751A (zh) | 2019-05-08 | 2019-05-08 | Trench-fs型IEGT结构及制造方法 |
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| US7005702B1 (en) * | 2000-05-05 | 2006-02-28 | International Rectifier Corporation | IGBT with amorphous silicon transparent collector |
| CN1832172A (zh) * | 2002-10-31 | 2006-09-13 | 株式会社东芝 | 电力半导体器件 |
| CN103066120A (zh) * | 2013-01-14 | 2013-04-24 | 江苏物联网研究发展中心 | 绝缘栅型双极晶体管的集电极背面结构 |
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2019
- 2019-05-08 CN CN201910380467.6A patent/CN110047751A/zh active Pending
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| CN103066120A (zh) * | 2013-01-14 | 2013-04-24 | 江苏物联网研究发展中心 | 绝缘栅型双极晶体管的集电极背面结构 |
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