JP5327226B2 - パワーデバイス - Google Patents

Description

この発明は、短絡時などにラッチアップを抑制し、かつ高耐圧特性を有するトレンチゲート型のパワーデバイスに関するものである。

パワーデバイスは電力制御に幅広く用いられる高耐圧の半導体デバイスである。パワーデバイスの中でも、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）はセル構造の微細化およびデバイスの高耐圧化などができる点において優れる。

ＩＧＢＴは伝導度変調領域であるｎ型の半導体基板の表面にｐ型のベース領域、裏面にｐ型のコレクタ領域を備える。ベース領域の表面にはｎ型のエミッタ領域が形成される。そして前述のエミッタ領域を貫くように複数形成された縦型のトレンチ溝にトレンチゲートが形成される。

特許文献１にはトレンチゲートと他のトレンチゲートの間にコンタクトホールが形成された半導体装置が開示されている。特許文献１の図３（ｆ）に記載の通り前述のコンタクトホール内壁には熱拡散によって低抵抗領域と呼ばれるｐ+層が形成される。そして前述のｐ+層はベース抵抗を低減する効果がある。そのためソース（エミッタ）−ドレイン（コレクタ）間に逆起電力が与えられた場合でも、ソース領域−チャネル領域−エピタキシャル層からなる寄生トランジスタが容易にはオン状態とならない。よって特許文献１の図３（ｆ）の構成によれば耐圧を高めることができる。

日本特開２００４−３０３９６４号公報 日本特開２００４−０９５９６２号公報 日本実開昭６３−１２４７６２号公報 日本特表２００７−５００４５４号公報 日本特開２０００−０５８８２３号公報 日本特開２００２−３５３４５６号公報

ＩＧＢＴの短絡時などにはベース領域における電流密度が非常に高くなる。この時ベース領域であってチャネルを形成している領域近傍のホール電流密度も極めて高くなる。これによりエミッタ領域（ｎ型）−ベース領域（ｐ型）−半導体基板（ｎ型）−コレクタ領域（ｐ型）からなるｎ−ｐ−ｎ−ｐ構造がラッチアップを起こす場合があった。また、半導体貴基板とベース領域との間に印加される逆バイアスにより、両者の界面近傍において空乏層が形成される。そして空乏層が十分伸長されずに湾曲すると、電界集中を起こすことがある。この電界集中はパワーデバイスの耐圧劣化の原因となる。

ここで、特許文献１に記載の構成によれば前述のラッチアップと、空乏層による耐圧劣化を回避し得る。すなわち、特許文献１の図３（ｆ）に記載される低抵抗領域は、ベース領域のホールをエミッタ電極（特許文献１ではソース取り出し電極と称している）へ逃がしベース領域におけるホール密度を低減する。そのため前述のラッチアップが起こりにくい。さらに低抵抗領域はエピタキシャル層（半導体基板）にまで及んでいて前述した空乏層を伸長する。よって、前述の空乏層の湾曲による電界集中を緩和し耐圧を高めることができる。

ところが実際のパワーデバイスの製造においては、飽和電流に応じて複数品種をラインナップし、さらに設計変更を行う場合がある。そのような場合に特許文献１に記載の構成では、品種毎、設計変更毎にトレンチ溝形成用のマスクとコンタクトホール形成用のマスクなどを準備する必要がありコスト高となる問題があった。

本発明は上述の問題を解決するためになされたものであり、複数品種間で多くの工程を共有でき、設計変更にも最低限の工程変更で対応でき、しかもラッチアップ抑制と耐圧向上を実現できるパワーデバイスを提供することを目的とする。

本願の発明にかかるパワーデバイスは、第１導電型の半導体基板と、該半導体基板の表面に形成された第２導電型のベース領域と、該半導体基板の裏面に形成された第２導電型のコレクタ領域と、該ベース領域の表面に形成された第１導電型のエミッタ領域とを備える。さらに、該エミッタ領域を貫通するように該ベース領域に形成された第１トレンチ溝内にゲート絶縁膜を介して形成されたトレンチゲートと、該エミッタ領域と近接して該ベース領域に形成された窪みと、該窪みの内壁に形成され、該ベース領域よりドーパント密度の高い第２導電型のコンタクト層と、該窪みの底部に形成された第２トレンチ溝内にダミートレンチ絶縁膜を介して形成されたダミートレンチと、該エミッタ領域、該コンタクト層及び該ダミートレンチに電気的に接続されたエミッタ電極とを備え、該トレンチゲートと該ダミートレンチは該半導体基板に達していることを特徴とする。

本発明のその他の特徴は以下に明らかにする。

この発明によれば、低コストでにラッチアップ抑制と耐圧向上を実現するパワーデバイスを製造できる。

この発明の実施例１におけるパワーデバイスの断面を含む斜視図である。 図１の２−２矢示図である。 図２と同一の場所及びコレクタ領域を示す図であってエミッタ電極、ゲート電極などが形成された状態のパワーデバイスを説明する図である。 この発明の実施例２におけるパワーデバイスの断面を含む斜視図である。 図４の５−５矢示図である。 この発明の実施例３におけるパワーデバイスの断面を含む斜視図である。 この発明の実施例４におけるパワーデバイスの断面を含む斜視図である。

符号の説明

１０ パワーデバイス、 １２ 半導体基板、 １４ コレクタ領域、
１６ ベース領域、 １９ 第１トレンチ溝、 ２０ エミッタ領域、
２２ エミッタ延在部分、 ３０ 窪み、 ４０ トレンチゲート、
４１ ゲート絶縁膜、 ４２ ダミートレンチ、 ４３ ダミートレンチ絶縁膜、
４９ 第２トレンチ溝

以下、この発明を実施するための最良の形態について添付の図面に従って説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。

図１は本実施例のパワーデバイス１０を説明する断面図を含む斜視図である。なお、図１などに現れる断面はチップ端面を表現したものではない。パワーデバイス１０は半導体基板１２を備える。半導体基板１２はｎ型のドーパントが低濃度に注入されたｎ-層である。半導体基板１２の表面にはｐ型のドーパントが注入されたベース領域１６備える。そして、半導体基板１２の裏面にはｐ型のコレクタ領域１４が形成されている。

ベース領域１６の表面にはｎ型のエミッタ領域２０が形成される。エミッタ領域２０はｎ型のドーパントが高濃度に注入されたｎ+層である。さらにエミッタ領域２０を貫通するようにベース領域１６に第１トレンチ溝１９が形成されている。第１トレンチ溝１９にはゲート絶縁膜４１が形成される。さらにゲート絶縁膜４１を介してエミッタ領域２０、ベース領域１６と接するトレンチゲート４０が形成されている。トレンチゲート４０は例えばドープされたポリシリコンなどで形成される。トレンチゲート４０は後述のゲート電極からゲート駆動信号の供給を受ける。トレンチゲート４０やエミッタ領域２０が形成された領域をゲート領域５０と称する。

ゲート領域５０と近接したベース領域１６には窪み３０が形成される。窪み３０はベース領域１６に形成された凹部である。窪み３０はトレンチゲート４０の深さよりは浅く形成される。さらに、窪み３０の底部には第２トレンチ溝４９を備える。第２トレンチ溝４９はゲート駆動信号が伝送されないトレンチ構造であるダミートレンチを配置するために形成される。そして第２トレンチ溝４９にはダミートレンチ絶縁膜４３が形成される。さらにダミートレンチ絶縁膜４３を介してベース領域１６と接するダミートレンチ４２を備える。ダミートレンチ４２は例えばドープされたポリシリコンなどで形成される。

このように窪み３０が形成され、ゲート領域５０と接し、エミッタ電極が形成されるべき領域をエミッタコンタクト領域２６と称する。エミッタコンタクト領域２６にはエミッタ領域２０の一部であるエミッタ延在部分２２が配置される。また、エミッタコンタクト領域２６および、エミッタ領域２０が形成された部分を除いたゲート領域５０におけるベース領域１６の表面にはコンタクト層１８が形成される。すなわちコンタクト層１８は、ゲート絶縁膜４１、トレンチゲート４０、エミッタ領域２０（エミッタ延在部分２２を含む）を除いたベース領域１６表面に形成される。コンタクト層１８はｐ型のドーパントが注入されて形成された層である。

このｐ型のドーパントの注入は高濃度のｐ+層を形成するように行われる。そして、適宜斜め注入などが行われることにより、コンタクト層１８は窪み３０の内壁にも形成される。すなわち窪み３０が形成された後にコンタクト層１８が形成されるため、コンタクト層１８は窪み３０の内壁に沿うように形成される。ここで、コンタクト層１８のドーパント密度は、エミッタ領域２０もコンタクト層１８も形成されていないベース領域１６のドーパント密度より高い。

そして、エミッタコンタクト領域２６にはエミッタ電極が形成される。エミッタ電極は図３に示される。図３は、図１の２−２矢示図である図２と同一の場所を示す図であってエミッタ電極、ゲート電極などが形成された状態を説明するための図である。図３から把握されるように、エミッタ電極５２はエミッタコンタクト領域２６を覆うように形成される。すなわち、エミッタ電極５２はエミッタ領域２０のうちエミッタ延在部分２２と電気的に接続される。また、エミッタ電極５２はコンタクト層１８およびダミートレンチ４２とも電気的に接続されている。そして、窪み３０におけるエミッタ電極５２は、窪み３０の内壁を覆うように形成される。

本実施例ではゲート駆動信号の供給を受けるトレンチゲート４０と、ゲート駆動信号の供給を受けずエミッタ電極５２と接続されるダミートレンチ４２は共に半導体基板１２にまで達している。また、図３から把握されるようにトレンチゲート４０にはゲート配線５４が接続される。トレンチゲート４０及びゲート配線５４をノイズから保護し絶縁性を高めるためにゲート配線５４を覆うように誘電体５３が配置されている。

本実施例のパワーデバイスの構成は上述の通りである。以後、本実施例のパワーデバイスの動作とその効果について図３を参照して説明する。

前述の通り、短絡時などの電流密度が高い状態では、エミッタ領域２０であって第１トレンチ溝１９の近傍においてホール電流密度が上昇する場合があった。このとき、本実施例のベース領域１６には窪み３０が形成されているため図３にＩｈ１で示すホールのパスに加えてＩｈ２で示すホールのパスが提供される。すなわちベース領域１６におけるホールは、窪み３０に沿って形成されたコンタクト層１８によって速やかに流れ抜ける。従ってベース領域１６にホールが集中することは無い。このように本実施例の構成によれば、窪み３０が設けられているためベース領域１６におけるホール電流密度が極めて高くなることを抑制できる。

このようにベース領域１６のホール電流密度の上昇を抑えることは、エミッタ領域２０、ベース領域１６、半導体基板１２、コレクタ領域１４からなるｎ−ｐ−ｎ−ｐ構造がラッチアップを起こすことを抑制する効果がある。

また、ダミートレンチ４２はエミッタ電極５２と電気的に接続されているため、エミッタ領域２０に印加されるべき電圧がダミートレンチ４２にも印加されることになる。よって、第１トレンチ溝１９近傍におけるベース領域１６と半導体基盤１２との間に生じた空乏層がダミートレンチ４２まで伸びる場合には空乏層が伸張される。よってダミートレンチ４２が原因となるダミートレンチ４２近傍の空乏層の伸張は、特にドーパント密度の低い半導体基板１２の空乏層の伸張に寄与するため電界集中を緩和する効果がある。よってパワーデバイス１０の高耐圧化ができる。

一般に、パワーデバイスは飽和電流に応じて複数品種をラインナップし、さらに個々の品種について諸特性を調整するための設計変更を行う場合がある。そのような場合に、例えば特許文献１に開示される構成ではトレンチ溝形成用のマスクを逐次個別に準備する必要がある。また、特許文献１の構成では飽和電流を増大させるべくトレンチゲートの数を増やそうとすると新規にトレンチ溝を形成しなくてはならないので、セル面積の増大が避けられない。よって特許文献１の構成では飽和電流の変更自由度が低い問題がある。

しかしながら本実施例の構成によれば上述の問題を解決できる。すなわち、本実施例の構成によればダミートレンチ４２をトレンチゲート４０として用いることもできるため、飽和電流の設定の自由度が高い。なおここでは、トレンチゲート４０の数を増やすことによるラッチアップの抑制効果の低下は許容範囲内であることを前提とする。また、本実施例のダミートレンチ４２はトレンチゲート４０と同一工程で形成されているためトレンチ溝形成用のマスク変更なしでトレンチゲート４０の数を増減できる。形成したトレンチ溝をトレンチゲート４０として用いるか、ダミートレンチ４２として用いるかは窪み３０を形成するためのマスクなどにより定められる。このようにダミートレンチ４２をトレンチゲート４０とすること、あるいは反対にトレンチゲート４０をダミートレンチ４２とすることはセル面積の増大なく実施される。よって本実施例の構成は、ラッチアップ抑制と高耐圧化ができることに加えて、飽和電流の変更自由度が高い。

また、本実施例の窪み３０は半導体基板１２にまでは到達しておらず、特許文献１のコンタクトホールより浅い。よってコンタクト層１８の形成が容易であるし、エミッタ電極（ソース取り出し電極）の埋め込みの観点からも特許文献１と比較して有利な工程であるから歩留まり向上もできる。このように、本実施例の構成によれば、低コストで製造の難易度を上げずに多品種展開、設計変更への対応が可能である。

さらに、特許文献１の図３ｆ、ｇに開示される半導体装置（パワーデバイス）では、低抵抗領域を形成するために、拡散源層を設ける工程やその拡散源層を拡散させるための熱拡散工程などを要する。よって工程が複雑である。一方、本実施例の構成によれば、第２トレンチ溝４９は第１トレンチ溝１９と同一工程で形成され、ダミートレンチ絶縁膜４３はゲート絶縁膜４１と同一工程で形成され、ダミートレンチ４２はトレンチゲート４０と同一工程で形成される。よってダミートレンチ４２等の形成のために特に追加プロセスを要しないので工程を簡素化できる。

本実施例では窪み３０底部２箇所にダミートレンチ４２が形成される構成としたが本実施例はこれに限定されない。すなわち、窪み３０は窪み３０に沿って形成されるコンタクト層１８が、第１トレンチ溝１９に近接し効率的にホールをエミッタ電極５２へ逃がすために設けられる。よって窪み３０底部のダミートレンチ４２の数は、半導体基板１２に伸びる空乏層との関係において適宜定めればよい。さらに、ダミートレンチ４２は必ずしも窪み３０底部に形成される必要はなく、窪み３０とは独立して異なる領域に形成されても良い。

同様に、窪み３０の形状についても、第１トレンチ溝１９に近接して大面積でホールをエミッタ電極へ逃がすことが出来る限りにおいて任意に定めることが出来る。

本実施例は特性を改善できるパワーデバイスに関する。図４は本実施例のパワーデバイスの断面を含む斜視図である。また図５は図４における５−５矢示図である。以後実施例１との相違点について説明する。本実施例のエミッタ領域１０８はトレンチゲート４０と垂直方向に帯状に形成される。すなわちエミッタ領域１０８がゲート領域５０、エミッタコンタクト領域２６、隣接ゲート領域５７に渡って形成されている。

このようにエミッタ領域１０８は窪み３０の内壁の一部にまで形成される。ところで、トレンチゲート４０形成用のマスク工程と、エミッタ領域１０８形成用のマスク工程とでマスク合わせズレが生じる場合がある。しかしながら、本実施例の構成によれば、該マスク合わせズレに起因するエミッタ領域とエミッタ電極の接触面積の変動による特性への影響を抑制できる。よってパワーデバイス１０のｇｍ特性（飽和電流特性）がプロセスばらつきの影響を受けづらいパワーデバイスを提供できる。また、ラッチアップ抑制や耐圧特性については実施例１と同等の効果を得ることができる。さらに、前述の通り低コストで多品種展開、設計変更への対応ができる。

本実施例はオン抵抗が低く、飽和電流を大きく取ることができるパワーデバイスに関する。図６は本実施例のパワーデバイスの断面を含む斜視図である。以後実施例１との相違点について説明する。本実施例のエミッタ領域２０２は実施例１のようなブリッジ状ではなく帯状に形成される。すなわち、エミッタ領域２０２のうちエミッタコンタクト領域２６に及ぶ部分であるエミッタ延在部分２００はトレンチゲート４０の長手方向と平行に帯状に伸びる。

このようにエミッタ領域２０２を形成すると、エミッタ領域２０２がより広い面積でエミッタ電極と接する事になるからオン抵抗を低減でき、同時に飽和電流を大きく取ることができる。また、ラッチアップ抑制や耐圧特性については実施例１と同等の効果を得ることができる。さらに、前述の通り低コストで多品種展開、設計変更への対応ができる。

本実施例はベース領域へのホールの進入を抑制し、寄生トランジスタによるラッチアップを効果的に抑制するパワーデバイスに関する。図７は本実施例のパワーデバイスの断面を含む斜視図である。以後実施例１との相違点について説明する。本実施例の半導体基板１２はベース領域１６と接する表面にキャリア蓄積層３００を備える。キャリア蓄積層３００はｎ型のドーパントが注入されたｎ層である。キャリア蓄積層３００のドーパント密度は、半導体基板１２のうちキャリア蓄積層３００が形成されていない部分のドーパント密度より高い。

このようにキャリア蓄積層３００を形成すると、半導体基板１２からベース領域１６へのホールの注入が抑制される。よって短絡時などにおいて、ベース領域１６のうち第１トレンチ溝１９に近接する領域のホール電流密度が著しく高まることは無い。よって、エミッタ領域２０（ｎ型）−ベース領域１６（ｐ型）−半導体基板１２（ｎ型）−コレクタ領域１４（ｐ型）からなるｎ−ｐ−ｎ−ｐ構造のラッチアップを抑制する効果がさらに高まる。また、ダミートレンチ４２があるため耐圧特性については実施例１と同等の効果を得ることができる。さらに、前述の通り低コストで多品種展開および設計変更への対応ができる。

以上のように、この発明にかかるパワーデバイスによれば、ラッチアップを抑制し耐圧の高いパワーデバイスを低コストで提供できる。

Claims (3)

1. 第１導電型の半導体基板と、
   前記半導体基板の表面に形成された第２導電型のベース領域と、
   前記半導体基板の裏面に形成された第２導電型のコレクタ領域と、
   前記ベース領域の表面に形成された第１導電型のエミッタ領域と、
   前記エミッタ領域を貫通するように前記ベース領域に形成された第１トレンチ溝内にゲート絶縁膜を介して形成されたトレンチゲートと、
   前記エミッタ領域と近接して前記ベース領域に形成された窪みと、
   前記窪みの内壁に形成され、前記ベース領域よりドーパント密度の高い第２導電型のコンタクト層と、
   前記窪みの底部に形成された第２トレンチ溝内にダミートレンチ絶縁膜を介して形成されたダミートレンチと、
   前記エミッタ領域、前記コンタクト層及び前記ダミートレンチに電気的に接続されたエミッタ電極とを備え、
   前記トレンチゲートと前記ダミートレンチは前記半導体基板に達していることを特徴とするパワーデバイス。
2. 前記エミッタ領域は前記窪みの内壁の一部にまで形成され、
   前記エミッタ領域が前記トレンチゲートと垂直方向に帯状に形成されることを特徴とする請求項１に記載のパワーデバイス。
3. 前記半導体基板の前記ベース領域と接する領域には第１導電型のキャリア蓄積層が形成され、
   前記キャリア蓄積層のドーパント密度は、前記半導体基板のうち前記キャリア蓄積層が形成されていない部分のドーパント密度より高いことを特徴とする請求項１に記載のパワーデバイス。

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