JP2003224278A - 絶縁ゲート型半導体装置とその製造方法 - Google Patents
絶縁ゲート型半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート容量や短絡電流を制御でき、かつ、ワ
イヤボンド接続時の不良発生率を抑制し、良好なパワー
サイクル寿命を維持できる絶縁ゲート型半導体装置とそ
の製造方法を提供する。 【解決手段】 第１、第２、第３のゲート電極（１０）
をそれぞれ第１、第２、第３のトレンチ溝（７）の内部
に絶縁膜（８）を介して埋設し、エミッタ電極（１１）
をベース領域（４）とエミッタ領域（５）および第２の
ゲート電極（１０ｂ）に共通に接続した絶縁ゲート型半
導体装置であって、第３のゲート電極（１０ｃ）は第１
のゲート電極（１０ａ）とのみ接続し、エミッタ電極
（１１）と第２のゲート電極（１０ｂ）が部分的に接続
するパターン構成の層間絶縁膜（９）をエミッタ電極
（１１）とゲート電極（１０）間に形成する。
イヤボンド接続時の不良発生率を抑制し、良好なパワー
サイクル寿命を維持できる絶縁ゲート型半導体装置とそ
の製造方法を提供する。 【解決手段】 第１、第２、第３のゲート電極（１０）
をそれぞれ第１、第２、第３のトレンチ溝（７）の内部
に絶縁膜（８）を介して埋設し、エミッタ電極（１１）
をベース領域（４）とエミッタ領域（５）および第２の
ゲート電極（１０ｂ）に共通に接続した絶縁ゲート型半
導体装置であって、第３のゲート電極（１０ｃ）は第１
のゲート電極（１０ａ）とのみ接続し、エミッタ電極
（１１）と第２のゲート電極（１０ｂ）が部分的に接続
するパターン構成の層間絶縁膜（９）をエミッタ電極
（１１）とゲート電極（１０）間に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置に関し、特に、絶縁ゲートを有するバイポーラトラ
ンジスタおよびパワーＭＯＳＦＥＴであって、低抵抗で
低ゲート容量、低短絡電流を実現した絶縁ゲート型バイ
ポーラトランジスタとその製造方法に関する。
装置に関し、特に、絶縁ゲートを有するバイポーラトラ
ンジスタおよびパワーＭＯＳＦＥＴであって、低抵抗で
低ゲート容量、低短絡電流を実現した絶縁ゲート型バイ
ポーラトランジスタとその製造方法に関する。
【０００２】
【従来の技術】一般に、モータ等を駆動するパワーエレ
クトロニクスでは、スイッチング素子として、定格電圧
が３００Ｖ以上の領域では、その特性から例えば絶縁ゲ
ートバイポーラトランジスタ（Insulated Gate Bipolar
Transistor：以後「ＩＧＢＴ」と略記する）の電力用半
導体素子が主に用いられている。中でも、トレンチゲー
トを有する絶縁ゲート型半導体装置、即ちゲート電極が
半導体基体の一主面に形成された溝（トレンチ）の中に
埋め込まれた構造を有する絶縁ゲート型半導体装置は、
微細化が容易であり、集積度を高めることができる利点
があるので注目を集めている。
クトロニクスでは、スイッチング素子として、定格電圧
が３００Ｖ以上の領域では、その特性から例えば絶縁ゲ
ートバイポーラトランジスタ（Insulated Gate Bipolar
Transistor：以後「ＩＧＢＴ」と略記する）の電力用半
導体素子が主に用いられている。中でも、トレンチゲー
トを有する絶縁ゲート型半導体装置、即ちゲート電極が
半導体基体の一主面に形成された溝（トレンチ）の中に
埋め込まれた構造を有する絶縁ゲート型半導体装置は、
微細化が容易であり、集積度を高めることができる利点
があるので注目を集めている。
【０００３】図６は従来のトレンチゲート型ＩＧＢＴ
（Trench gate Bipolar Transistor：以後「ＴＩＧＢＴ」
と略記する）の構造の一例を示す断面図であり、このＴ
ＩＧＢＴ構成を模式的示した一例を図７（ａ）の上面図
および図７（ｂ）、（ｃ）の断面図として示している。
これら図６、図７を参照して、以下にＴＩＧＢＴの構造
と動作について簡単に説明する。
（Trench gate Bipolar Transistor：以後「ＴＩＧＢＴ」
と略記する）の構造の一例を示す断面図であり、このＴ
ＩＧＢＴ構成を模式的示した一例を図７（ａ）の上面図
および図７（ｂ）、（ｃ）の断面図として示している。
これら図６、図７を参照して、以下にＴＩＧＢＴの構造
と動作について簡単に説明する。
【０００４】図示の構成において、ｐ＋基板１０１上に
ｎ＋バッファ層１０２が形成され、ｐ＋基板１０１の裏
面にはコレクタ電極１１２が形成されている。ｎ＋バッ
ファ層１０２上にｎ−半導体（ベース）層１０３が形成
され、更に、ＴＩＧＢＴのセル領域では、ｎ−半導体層
１０３の表面上には、ｐ型の不純物を拡散することによ
りｐベース領域１０４が選択的に形成されている。この
ｐベース領域１０４の表面上の一部または全面には、高
濃度のｎ型の不純物を選択的に拡散することによりｎ＋
エミッタ領域１０５が形成されている。
ｎ＋バッファ層１０２が形成され、ｐ＋基板１０１の裏
面にはコレクタ電極１１２が形成されている。ｎ＋バッ
ファ層１０２上にｎ−半導体（ベース）層１０３が形成
され、更に、ＴＩＧＢＴのセル領域では、ｎ−半導体層
１０３の表面上には、ｐ型の不純物を拡散することによ
りｐベース領域１０４が選択的に形成されている。この
ｐベース領域１０４の表面上の一部または全面には、高
濃度のｎ型の不純物を選択的に拡散することによりｎ＋
エミッタ領域１０５が形成されている。
【０００５】図７の構成では、複数のトレンチ溝１０７
がｎ＋エミッタ領域１０５と直交するように延在し、一
定の間隔（ピッチ）Ｗをもって互いに平行に配列してい
る。各トレンチ溝はｎ＋エミッタ領域１０５の高さ位置
からｎ−半導体層１０３内に達する深さにまで形成さ
れ、このトレンチ溝１０７の内部にはＭＯＳトランジス
タのトレンチゲート電極１１０がゲート絶縁膜１０８を
介して埋め込まれている。ゲート電極と対向し、ｎ＋エ
ミッタ領域１０５とｎ−半導体層１０３との間に介在す
るｐベース領域１０４がチャネル領域として機能する。
ゲート電極１１０の上面およびｎ＋エミッタ領域１０５
の表面の一部領域上は層間絶縁膜１０９で被膜され、ｎ
＋エミッタ領域１０５の表面の一部領域上と層間絶縁膜
１０９の表面を覆うようにエミッタ電極１１１が形成さ
れている。また、図６に示すようにゲート配線層ＧＬの
直下の領域部分には耐圧を高く保持するためのｐ型半導
体層１１３が設けされている。
がｎ＋エミッタ領域１０５と直交するように延在し、一
定の間隔（ピッチ）Ｗをもって互いに平行に配列してい
る。各トレンチ溝はｎ＋エミッタ領域１０５の高さ位置
からｎ−半導体層１０３内に達する深さにまで形成さ
れ、このトレンチ溝１０７の内部にはＭＯＳトランジス
タのトレンチゲート電極１１０がゲート絶縁膜１０８を
介して埋め込まれている。ゲート電極と対向し、ｎ＋エ
ミッタ領域１０５とｎ−半導体層１０３との間に介在す
るｐベース領域１０４がチャネル領域として機能する。
ゲート電極１１０の上面およびｎ＋エミッタ領域１０５
の表面の一部領域上は層間絶縁膜１０９で被膜され、ｎ
＋エミッタ領域１０５の表面の一部領域上と層間絶縁膜
１０９の表面を覆うようにエミッタ電極１１１が形成さ
れている。また、図６に示すようにゲート配線層ＧＬの
直下の領域部分には耐圧を高く保持するためのｐ型半導
体層１１３が設けされている。
【０００６】図８は、ＴＩＧＢＴの特性を改善するため
に発案されたキャリア蓄積型ＴＩＧＢＴ（Carrier Stor
ed Trench-gate Bipolar Transistor：以後「ＣＳＴＢ
Ｔ」と略記する）の構造を模式的に示す上面図（ａ）お
よび断面図（ｂ），（ｃ）である。図７のＴＩＧＢＴ構
造と異なるところは、ｐベース領域１０４とｎ−ベース
層１０３との間にキャリア蓄積用のｎ−半導体層（キャ
リアストアド領域）１１３を介在させたことである。
に発案されたキャリア蓄積型ＴＩＧＢＴ（Carrier Stor
ed Trench-gate Bipolar Transistor：以後「ＣＳＴＢ
Ｔ」と略記する）の構造を模式的に示す上面図（ａ）お
よび断面図（ｂ），（ｃ）である。図７のＴＩＧＢＴ構
造と異なるところは、ｐベース領域１０４とｎ−ベース
層１０３との間にキャリア蓄積用のｎ−半導体層（キャ
リアストアド領域）１１３を介在させたことである。
【０００７】次に、図７および図８を参照して従来のＩ
ＧＢＴの動作について説明する。両図に示す構造におい
て、エミッタ電極１１１とコレクタ電極１１２間に所定
の正のコレクタ電圧ＶＣＥを印加した状態で、エミッタ
電極１１１とゲート電極１１０間に所定の正のゲート電
圧ＶＧＥを印加してゲートをオン状態とする。このとき
チャネル領域がｐ型からｎ型に反転してチャネルが形成
され、エミッタ電極１１１から、電子がｎ−半導体層１
０３に注入される。この注入された電子によりｐ＋基板
１０１とｎ−半導体層１０３間が順バイアス状態とさ
れ、ｐ＋基板１０１から正孔（ホール）が注入されるこ
とによりｎ−半導体層１０３の抵抗が大幅に下がり、Ｉ
ＧＢＴの電流容量は増大する。このように、ＩＧＢＴで
はｐ＋基板１０１から正孔（ホール）が注入されること
によりｎ−半導体層１０３の抵抗を下げている。
ＧＢＴの動作について説明する。両図に示す構造におい
て、エミッタ電極１１１とコレクタ電極１１２間に所定
の正のコレクタ電圧ＶＣＥを印加した状態で、エミッタ
電極１１１とゲート電極１１０間に所定の正のゲート電
圧ＶＧＥを印加してゲートをオン状態とする。このとき
チャネル領域がｐ型からｎ型に反転してチャネルが形成
され、エミッタ電極１１１から、電子がｎ−半導体層１
０３に注入される。この注入された電子によりｐ＋基板
１０１とｎ−半導体層１０３間が順バイアス状態とさ
れ、ｐ＋基板１０１から正孔（ホール）が注入されるこ
とによりｎ−半導体層１０３の抵抗が大幅に下がり、Ｉ
ＧＢＴの電流容量は増大する。このように、ＩＧＢＴで
はｐ＋基板１０１から正孔（ホール）が注入されること
によりｎ−半導体層１０３の抵抗を下げている。
【０００８】次に、ＩＧＢＴのオン状態からオフ状態に
ターンオフする場合の動作について説明する。図７およ
び図８の構造において、エミッタ電極１１１とゲート電
極１１０間にオン状態で印加されたゲート電圧ＶＧＥを
ゼロまたは負（逆バイアス）にする。即ち、ゲートをオ
フ状態にすることにより、ｎ型に反転したチャネル領域
がｐ型領域にもどり、エミッタ電極１１１からのｎ−半
導体層１０３に対する電子の注入が止まる。電子の注入
の停止によりｐ＋基板１０１からの正孔（ホール）の注
入も止まることになる。その後、ｎ−半導体層１０３
（およびｎ＋バッファ層１０２）に蓄積されていた電子
と正孔（ホール）はそれぞれコレクタ電極１１２とエミ
ッタ電極１１１へ回収されていくか、または互いに再結
合して消滅する。
ターンオフする場合の動作について説明する。図７およ
び図８の構造において、エミッタ電極１１１とゲート電
極１１０間にオン状態で印加されたゲート電圧ＶＧＥを
ゼロまたは負（逆バイアス）にする。即ち、ゲートをオ
フ状態にすることにより、ｎ型に反転したチャネル領域
がｐ型領域にもどり、エミッタ電極１１１からのｎ−半
導体層１０３に対する電子の注入が止まる。電子の注入
の停止によりｐ＋基板１０１からの正孔（ホール）の注
入も止まることになる。その後、ｎ−半導体層１０３
（およびｎ＋バッファ層１０２）に蓄積されていた電子
と正孔（ホール）はそれぞれコレクタ電極１１２とエミ
ッタ電極１１１へ回収されていくか、または互いに再結
合して消滅する。
【０００９】図７に示すＴＩＧＢＴの場合は、平面ゲー
ト型のＩＧＢＴに比べて表面もＭＯＳトランジスタを約
１／１０程度に微細化できるので特性の向上が図れる。
また、平面型のＩＧＢＴでは表面でｐベース層に挟まれ
た領域に電流経路が形成され、この部分での電圧降下が
大きかったが、上記ＴＩＧＢＴでは、ゲート１１０がｐ
ベース層１０４を突き抜けて形成されるため、電流経路
にはｐベース層に挟まれた領域がなくなり、特性の向上
が図れる。
ト型のＩＧＢＴに比べて表面もＭＯＳトランジスタを約
１／１０程度に微細化できるので特性の向上が図れる。
また、平面型のＩＧＢＴでは表面でｐベース層に挟まれ
た領域に電流経路が形成され、この部分での電圧降下が
大きかったが、上記ＴＩＧＢＴでは、ゲート１１０がｐ
ベース層１０４を突き抜けて形成されるため、電流経路
にはｐベース層に挟まれた領域がなくなり、特性の向上
が図れる。
【００１０】図８に示すＣＳＴＢＴの場合では、ｐベー
ス領域１０４の下面にキャリア蓄積用のｎ−半導体層
（キャリアストアド領域）１１３が形成されている。こ
れにより、ｐ＋基板１０１からの正孔（ホール）がエミ
ッタ電極１１１に通過するのを防止し、ｐベース領域１
０４の下面側に位置するキャリアストアド領域１１３に
正孔（ホール）が蓄積され、ＴＩＧＢＴの場合よりさら
にオン電圧を低下させることができる。
ス領域１０４の下面にキャリア蓄積用のｎ−半導体層
（キャリアストアド領域）１１３が形成されている。こ
れにより、ｐ＋基板１０１からの正孔（ホール）がエミ
ッタ電極１１１に通過するのを防止し、ｐベース領域１
０４の下面側に位置するキャリアストアド領域１１３に
正孔（ホール）が蓄積され、ＴＩＧＢＴの場合よりさら
にオン電圧を低下させることができる。
【００１１】
【発明が解決しようとする課題】しかし、上記従来の図
７に示すＴＩＧＢＴの場合、セルサイズが平面ゲートの
場合に比べて１／１０程度に縮小されているため、オン
電圧が非常に低くできるという利点がある反面、ゲート
容量および短絡電流が増大するという問題がある。この
問題を解決するには、トレンチゲートを形成するピッチ
を大きくしてセルサイズを大きくすることが考えられる
が、セルサイズを大きくすると、ＴＩＧＢＴではオン電
圧の上昇を招くことになる。
７に示すＴＩＧＢＴの場合、セルサイズが平面ゲートの
場合に比べて１／１０程度に縮小されているため、オン
電圧が非常に低くできるという利点がある反面、ゲート
容量および短絡電流が増大するという問題がある。この
問題を解決するには、トレンチゲートを形成するピッチ
を大きくしてセルサイズを大きくすることが考えられる
が、セルサイズを大きくすると、ＴＩＧＢＴではオン電
圧の上昇を招くことになる。
【００１２】一方、図８に示すＣＳＴＢＴの場合は、セ
ルサイズを大きくすると、オン電圧の上昇は抑制できる
が、耐圧の低下を招くといった問題が生じる。特に、耐
圧の低下はスイッチング素子として致命的となるので、
単にセルサイズを大きくすることだけでは上記問題は解
決しない。
ルサイズを大きくすると、オン電圧の上昇は抑制できる
が、耐圧の低下を招くといった問題が生じる。特に、耐
圧の低下はスイッチング素子として致命的となるので、
単にセルサイズを大きくすることだけでは上記問題は解
決しない。
【００１３】図９および図１０には、ＴＩＧＢＴとＣＳ
ＴＢＴにおけるＰベース間隔（トレンチ間隔Ｗ）を広げ
た場合の耐圧変化（図９）とオン電圧変化（図１０）の
依存性をデバイスシミュレーションを用いて計算した結
果を示す。ここでは、従来のＴＩＧＢＴ、ＣＳＴＢＴは
ｐベース間隔を３μｍとして設計し、このデバイスシミ
ュレーションではトレンチ間隔（ｐベース間隔）を１１
μｍまで変化させたときの結果を示している。トレンチ
間隔が１１μｍの場合は、セルサイズは従来の３倍にな
り、ゲート容量は１／３になる。
ＴＢＴにおけるＰベース間隔（トレンチ間隔Ｗ）を広げ
た場合の耐圧変化（図９）とオン電圧変化（図１０）の
依存性をデバイスシミュレーションを用いて計算した結
果を示す。ここでは、従来のＴＩＧＢＴ、ＣＳＴＢＴは
ｐベース間隔を３μｍとして設計し、このデバイスシミ
ュレーションではトレンチ間隔（ｐベース間隔）を１１
μｍまで変化させたときの結果を示している。トレンチ
間隔が１１μｍの場合は、セルサイズは従来の３倍にな
り、ゲート容量は１／３になる。
【００１４】図示のシミュレーション計算結果から、Ｔ
ＩＧＢＴ（●印で示す）では、トレンチ間隔を広げても
耐圧はあまり変化しないが（図９）、オン電圧は急激に
増大する（図１０）。一方、ＣＳＴＢＴ（△印で示す）
では、トレンチ間隔を広げてもオン電圧はあまり変化し
ないが（図１０）、耐圧は急激に低下し（図９）、トレ
ンチ間隔が５μｍの場合は耐圧は２００Ｖ未満、６μｍ
では１００Ｖ以下となり、それ以上に広げると耐圧はほ
とんど０Ｖに近い値となった。このように、ゲート容量
および短絡電流を低下させるためにトレンチ間隔を広げ
る（即ち、セルサイズを拡大する）と、オン電圧の上昇
（ＴＩＧＢＴの場合）または耐圧の低下（ＣＳＴＢＴの
場合）を招くことになることを示している。
ＩＧＢＴ（●印で示す）では、トレンチ間隔を広げても
耐圧はあまり変化しないが（図９）、オン電圧は急激に
増大する（図１０）。一方、ＣＳＴＢＴ（△印で示す）
では、トレンチ間隔を広げてもオン電圧はあまり変化し
ないが（図１０）、耐圧は急激に低下し（図９）、トレ
ンチ間隔が５μｍの場合は耐圧は２００Ｖ未満、６μｍ
では１００Ｖ以下となり、それ以上に広げると耐圧はほ
とんど０Ｖに近い値となった。このように、ゲート容量
および短絡電流を低下させるためにトレンチ間隔を広げ
る（即ち、セルサイズを拡大する）と、オン電圧の上昇
（ＴＩＧＢＴの場合）または耐圧の低下（ＣＳＴＢＴの
場合）を招くことになることを示している。
【００１５】そこで、従来の改良型として、図１１（Ｔ
ＩＧＢＴ）および図１２（ＣＳＴＢＴ）に示すように、
例えばトレンチゲートを形成するピッチは変えずに、ト
レンチ溝内に形成されたゲート電極１１０とエミッタ電
極１１１とを接続する構成部分の改良型が高橋、楠らに
よって考案されている（公報または文献名？？）。即
ち、図１１および図１２の構成ではエミッタ電極と第２
のゲート電極部１１０ｂ上面が接続されている。
ＩＧＢＴ）および図１２（ＣＳＴＢＴ）に示すように、
例えばトレンチゲートを形成するピッチは変えずに、ト
レンチ溝内に形成されたゲート電極１１０とエミッタ電
極１１１とを接続する構成部分の改良型が高橋、楠らに
よって考案されている（公報または文献名？？）。即
ち、図１１および図１２の構成ではエミッタ電極と第２
のゲート電極部１１０ｂ上面が接続されている。
【００１６】上記構成において、エミッタ電極と接続さ
れた第２のゲート電極部１１０ｂのセルは、ゲート電圧
ＶＧＥが０Ｖであり、ゲートとして機能しないダミーゲ
ート領域であることを意味し、図７および図８に示す従
来のＴＩＧＢＴおよびＣＳＴＢＴと同一のセルサイズで
も耐圧の低下を招かないという利点がある。
れた第２のゲート電極部１１０ｂのセルは、ゲート電圧
ＶＧＥが０Ｖであり、ゲートとして機能しないダミーゲ
ート領域であることを意味し、図７および図８に示す従
来のＴＩＧＢＴおよびＣＳＴＢＴと同一のセルサイズで
も耐圧の低下を招かないという利点がある。
【００１７】一方、ＩＧＢＴやダイオード等の電力半導
体素子は一つのパッケージ内に搭載され、パワーモジュ
ールとして電力変換装置に使用される場合が多い。この
ときパワーモジュールの電極と電力半導体素子との接続
は、例えばアルミワイヤ等を用いて超音波接続すること
が一般的である。ところが、電力半導体素子は、取扱う
電力が非常に大きく、アルミワイヤとエミッタ電極との
接合部が温度サイクルによって最終的に剥離する限界
（パワーサイクル寿命）が存在し、パワーモジュールの
寿命を決定づける一要因となっている。
体素子は一つのパッケージ内に搭載され、パワーモジュ
ールとして電力変換装置に使用される場合が多い。この
ときパワーモジュールの電極と電力半導体素子との接続
は、例えばアルミワイヤ等を用いて超音波接続すること
が一般的である。ところが、電力半導体素子は、取扱う
電力が非常に大きく、アルミワイヤとエミッタ電極との
接合部が温度サイクルによって最終的に剥離する限界
（パワーサイクル寿命）が存在し、パワーモジュールの
寿命を決定づける一要因となっている。
【００１８】このパワーサイクル寿命の向上のために
は、アルミワイヤとエミッタ電極との接合強度および接
合面積を増大させることが効果的であるが、図１１およ
び図１２に示すＴＩＧＢＴやＣＳＴＢＴを使用する構成
では、エミッタ電極１１１と第２のゲート電極１１０ｂ
との接続領域を起点としてクラックが発生し、ゲートシ
ョートや耐圧ショートが発生する確率が高くなるといっ
た問題があった。これはエミッタ電極と接触する第２の
ゲート電極との接合強度が比較的高いため、超音波接続
による応力がゲート電極を構成するシリコン内部に伝わ
り易いことが要因として考えられる。
は、アルミワイヤとエミッタ電極との接合強度および接
合面積を増大させることが効果的であるが、図１１およ
び図１２に示すＴＩＧＢＴやＣＳＴＢＴを使用する構成
では、エミッタ電極１１１と第２のゲート電極１１０ｂ
との接続領域を起点としてクラックが発生し、ゲートシ
ョートや耐圧ショートが発生する確率が高くなるといっ
た問題があった。これはエミッタ電極と接触する第２の
ゲート電極との接合強度が比較的高いため、超音波接続
による応力がゲート電極を構成するシリコン内部に伝わ
り易いことが要因として考えられる。
【００１９】本発明は、上記課題を解決するためになさ
れたもので、ゲート容量や短絡電流を制御でき、かつ、
ワイヤボンド接続時の不良発生率を抑制し、良好なパワ
ーサイクル寿命を維持できる絶縁ゲート型半導体装置と
その製造方法を提供することを目的とする。
れたもので、ゲート容量や短絡電流を制御でき、かつ、
ワイヤボンド接続時の不良発生率を抑制し、良好なパワ
ーサイクル寿命を維持できる絶縁ゲート型半導体装置と
その製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様による半導体装置は、第１導電
型の半導体基体と、前記第１導電型の半導体基体の下主
面に形成された第２導電型のコレクタ領域と、前記コレ
クタ領域と接続されたコレクタ電極と、前記第１導電型
の半導体基体の上主面に選択的に形成された第２導電型
のベース領域と、前記ベース領域内に選択的に形成され
た第１導電型のエミッタ領域と、前記ベース領域内に選
択的に形成され、かつ前記第１導電型の半導体基体まで
到達する深さを有する第１、第２、第３の複数のトレン
チ溝と、前記第１、第２、第３の複数のトレンチ溝の内
部にそれぞれ絶縁膜を介して埋設された第１、第２、第
３の複数のゲート電極と、前記ベース領域と前記エミッ
タ領域および前記第２のゲート電極が共通に接続された
エミッタ電極と、を備えた絶縁ゲート型半導体装置であ
って、前記第３のゲート電極は前記第１のゲート電極と
のみ接続され、前記エミッタ電極と前記第２のゲート電
極が部分的に接続されたことを特徴とする。
に、本発明の第１の態様による半導体装置は、第１導電
型の半導体基体と、前記第１導電型の半導体基体の下主
面に形成された第２導電型のコレクタ領域と、前記コレ
クタ領域と接続されたコレクタ電極と、前記第１導電型
の半導体基体の上主面に選択的に形成された第２導電型
のベース領域と、前記ベース領域内に選択的に形成され
た第１導電型のエミッタ領域と、前記ベース領域内に選
択的に形成され、かつ前記第１導電型の半導体基体まで
到達する深さを有する第１、第２、第３の複数のトレン
チ溝と、前記第１、第２、第３の複数のトレンチ溝の内
部にそれぞれ絶縁膜を介して埋設された第１、第２、第
３の複数のゲート電極と、前記ベース領域と前記エミッ
タ領域および前記第２のゲート電極が共通に接続された
エミッタ電極と、を備えた絶縁ゲート型半導体装置であ
って、前記第３のゲート電極は前記第１のゲート電極と
のみ接続され、前記エミッタ電極と前記第２のゲート電
極が部分的に接続されたことを特徴とする。
【００２１】上記構成において、前記ベース領域と前記
半導体基体の間に形成され、前記半導体基体より不純物
濃度の高い第１導電型のキャリア蓄積領域を有してもよ
い。
半導体基体の間に形成され、前記半導体基体より不純物
濃度の高い第１導電型のキャリア蓄積領域を有してもよ
い。
【００２２】また、前記複数のトレンチ溝がそれぞれ並
行かつストライプ状に形成される。また、前記第１のト
レンチ溝と前記第２のトレンチ溝のそれぞれの終端に直
行するゲート配線電極を備え、前記ゲート配線電極は前
記第１のゲート電極とのみ接続され、前記第２のゲート
電極は前記ゲート配線近傍領域のみ前記エミッタ電極と
接続してもよい。
行かつストライプ状に形成される。また、前記第１のト
レンチ溝と前記第２のトレンチ溝のそれぞれの終端に直
行するゲート配線電極を備え、前記ゲート配線電極は前
記第１のゲート電極とのみ接続され、前記第２のゲート
電極は前記ゲート配線近傍領域のみ前記エミッタ電極と
接続してもよい。
【００２３】上記構成により、アルミワイヤとエミッタ
電極を超音波接続する際に、ゲート電極のポリシリコン
面へ直接応力がかかる部分を減らすことができる。よっ
て、エミッタ電極と第２のゲート電極との接続領域を起
点としてクラックが発生するといった従来技術の問題を
解消し、ゲートショートや耐圧ショートの発生を効果的
に抑制することが可能となる。
電極を超音波接続する際に、ゲート電極のポリシリコン
面へ直接応力がかかる部分を減らすことができる。よっ
て、エミッタ電極と第２のゲート電極との接続領域を起
点としてクラックが発生するといった従来技術の問題を
解消し、ゲートショートや耐圧ショートの発生を効果的
に抑制することが可能となる。
【００２４】また、前記エミッタ電極と前記第２のゲー
ト電極間を部分的に接続するパターン構成の層間絶縁膜
を前記エミッタ電極と前記ゲート電極間に形成してもよ
い。
ト電極間を部分的に接続するパターン構成の層間絶縁膜
を前記エミッタ電極と前記ゲート電極間に形成してもよ
い。
【００２５】本発明の第２の態様による半導体装置は、
前記層間絶縁膜の前記第２のゲート電極上に配置された
部分が四角状に分離された構成である。
前記層間絶縁膜の前記第２のゲート電極上に配置された
部分が四角状に分離された構成である。
【００２６】これにより、ＣＳＴＢＴのターンオフ時
に、ｎ−半導体層に蓄積されていた正孔（ホール）がｐ
ベース領域を通りエミッタ電極へ抜けていく抜け道（正
孔経路）を確保できる。
に、ｎ−半導体層に蓄積されていた正孔（ホール）がｐ
ベース領域を通りエミッタ電極へ抜けていく抜け道（正
孔経路）を確保できる。
【００２７】本発明の第３の態様による半導体装置は、
前記第２のトレンチ内部に形成される前記第２のゲート
電極の半導体表面に露出する面積Ｓ１と前記エミッタ電
極との接続面積Ｓ２との比が、 Ｓ２／Ｓ１＜７０
％ である。
前記第２のトレンチ内部に形成される前記第２のゲート
電極の半導体表面に露出する面積Ｓ１と前記エミッタ電
極との接続面積Ｓ２との比が、 Ｓ２／Ｓ１＜７０
％ である。
【００２８】上記構成により、エミッタ電極と第２のゲ
ート電極との間に配置した層間絶縁膜が、ゲート電極の
シリコン内部への超音波による応力を緩和し、クラック
によるゲートショートの発生を効果的に防止できる。
ート電極との間に配置した層間絶縁膜が、ゲート電極の
シリコン内部への超音波による応力を緩和し、クラック
によるゲートショートの発生を効果的に防止できる。
【００２９】本発明の第４の態様による半導体装置は、
前記エミッタ電極はアルミワイヤと超音波接続され、該
アルミワイヤとの接続直下の領域以外で前記エミッタ電
極と前記第２のゲート電極とが接続した構成である。
前記エミッタ電極はアルミワイヤと超音波接続され、該
アルミワイヤとの接続直下の領域以外で前記エミッタ電
極と前記第２のゲート電極とが接続した構成である。
【００３０】このような配置構成とすることにより、ア
ルミワイヤと超音波接続されるエミッタ電極部の直下に
位置する第２のゲート電極部は、その上面を層間絶縁膜
９ｂで覆われているので、クラックによるゲートショー
トの発生を最小限に抑えることができる。
ルミワイヤと超音波接続されるエミッタ電極部の直下に
位置する第２のゲート電極部は、その上面を層間絶縁膜
９ｂで覆われているので、クラックによるゲートショー
トの発生を最小限に抑えることができる。
【００３１】
【発明の実施の形態】本発明の絶縁ゲート型半導体装置
は、例えばＣＳＴＢＴにおいて、ベース領域内に選択的
に形成された第１導電型のエミッタ領域と、ベース領域
内に選択的に形成され、かつ前記第１導電型の半導体基
体まで到達する第１のトレンチ溝と、第１のトレンチ溝
の内部に形成された絶縁膜と第１のゲート電極と、ベー
ス領域内に選択的に形成され、かつ前記第１導電型の半
導体基体まで到達する第２のトレンチ溝と、第２のトレ
ンチ溝の内部に形成された絶縁膜と第２のゲート電極
と、ベース領域と前記エミッタ領域および第２のトレン
チ溝内に形成された前記第２のゲート電極が共通に接続
されたエミッタ電極と、第１のトレンチ溝の内部に形成
された第１のゲート電極とのみ接続された第３のゲート
電極と、コレクタ領域と接続されたコレクタ電極を有
し、エミッタ電極と前記第２のゲート電極が部分的に接
続されたことを特徴とする。
は、例えばＣＳＴＢＴにおいて、ベース領域内に選択的
に形成された第１導電型のエミッタ領域と、ベース領域
内に選択的に形成され、かつ前記第１導電型の半導体基
体まで到達する第１のトレンチ溝と、第１のトレンチ溝
の内部に形成された絶縁膜と第１のゲート電極と、ベー
ス領域内に選択的に形成され、かつ前記第１導電型の半
導体基体まで到達する第２のトレンチ溝と、第２のトレ
ンチ溝の内部に形成された絶縁膜と第２のゲート電極
と、ベース領域と前記エミッタ領域および第２のトレン
チ溝内に形成された前記第２のゲート電極が共通に接続
されたエミッタ電極と、第１のトレンチ溝の内部に形成
された第１のゲート電極とのみ接続された第３のゲート
電極と、コレクタ領域と接続されたコレクタ電極を有
し、エミッタ電極と前記第２のゲート電極が部分的に接
続されたことを特徴とする。
【００３２】以下、図１乃至図５を用いて本発明の実施
例について、ＣＳＴＢＴを代表例として説明する。ただ
し、本発明はＣＳＴＢＴに限定されるものではなく、他
のＩＧＢＴおよびＭＯＳトランジスタにも適用可能であ
る。なお、各図において共通する要素には同一の符号を
付し、重複する説明については省略している。
例について、ＣＳＴＢＴを代表例として説明する。ただ
し、本発明はＣＳＴＢＴに限定されるものではなく、他
のＩＧＢＴおよびＭＯＳトランジスタにも適用可能であ
る。なお、各図において共通する要素には同一の符号を
付し、重複する説明については省略している。
【００３３】
【実施例１】図１は本実施例１のＣＳＴＢＴの一例を模
式的示した上面図（ａ）および断面図（ｂ）、（ｃ）で
ある。本実施例に係るＣＳＴＢＴと図１２に示す従来構
成との相違点は、本実施例１ではエミッタ電極と接続さ
れる第２のゲート電極上にも部分的に直交するように横
切る層間絶縁膜連結部を形成したことである。即ち、横
方向に延在する層間絶縁膜連結部９ｂを、ゲート電極上
の長手方向に延在する長手方向層間絶縁膜部９ａと一体
的にブリッジ状に形成し、第２のゲート電極上に層間絶
縁膜部が構成されていない四角形状の窓部１４を複数個
網目状に配置した構成である。図１を参照して、以下に
その構造について説明する。
式的示した上面図（ａ）および断面図（ｂ）、（ｃ）で
ある。本実施例に係るＣＳＴＢＴと図１２に示す従来構
成との相違点は、本実施例１ではエミッタ電極と接続さ
れる第２のゲート電極上にも部分的に直交するように横
切る層間絶縁膜連結部を形成したことである。即ち、横
方向に延在する層間絶縁膜連結部９ｂを、ゲート電極上
の長手方向に延在する長手方向層間絶縁膜部９ａと一体
的にブリッジ状に形成し、第２のゲート電極上に層間絶
縁膜部が構成されていない四角形状の窓部１４を複数個
網目状に配置した構成である。図１を参照して、以下に
その構造について説明する。
【００３４】図示の構成において、ｐ＋基板１の上面に
ｎ＋バッファ層２が形成され、ｐ＋基板１の裏面にはコ
レクタ電極１２が形成され、ｐ＋基板１はコレクタ領域
として機能している。ｎ＋バッファ層２の上面にｎ−半
導体（ベース）層３が形成され、更に、セル領域では、
ｎ−半導体層３の表面上には、ｎ−半導体層３より不純
物濃度の高いキャリア蓄積用のＮ−層（キャリアストア
ド領域）１３が形成され、キャリアストアド領域１３の
上面には、ｐ型の不純物を拡散することによりｐベース
領域４が選択的に形成されている。このｐベース領域４
の表面上の一部には、高濃度のｎ型の不純物を選択的に
拡散することによりｎ＋エミッタ領域５が順次積層され
ている。
ｎ＋バッファ層２が形成され、ｐ＋基板１の裏面にはコ
レクタ電極１２が形成され、ｐ＋基板１はコレクタ領域
として機能している。ｎ＋バッファ層２の上面にｎ−半
導体（ベース）層３が形成され、更に、セル領域では、
ｎ−半導体層３の表面上には、ｎ−半導体層３より不純
物濃度の高いキャリア蓄積用のＮ−層（キャリアストア
ド領域）１３が形成され、キャリアストアド領域１３の
上面には、ｐ型の不純物を拡散することによりｐベース
領域４が選択的に形成されている。このｐベース領域４
の表面上の一部には、高濃度のｎ型の不純物を選択的に
拡散することによりｎ＋エミッタ領域５が順次積層され
ている。
【００３５】上記構成において、ｐベース領域４とｎ−
ベース層３との間にキャリア蓄積用のｎ−層（キャリア
ストアド領域）１３を介在させ、複数のトレンチ溝７
（各参照番号７ａ，７ｂ，７ｃで示す）がＮ＋エミッタ
領域５の長手方向と直交する方向に延在するようにスト
ライプ状に形成され、一定の間隔（ピッチ）Ｗをもって
互いに平行に配列している。各トレンチ溝７はｎ−＋エ
ミッタ領域５の高さ位置からＮ−半導体層３内に達する
深さにまで形成され、このトレンチ溝７の内部にはＭＯ
Ｓトランジスタのトレンチゲート電極１０（各参照番号
１０ａ，１０ｂ，１０ｃで示す）が埋め込まれている。
即ち、トレンチ溝内にはゲート絶縁膜８を介してその内
部にポリシリコン等のゲート電極１０が埋設されてい
る。ゲート絶縁膜８を介してゲート電極と対向し、ｎ＋
エミッタ領域５とキャリアストアド領域１３との間に介
在するｐベース領域４がチャネル領域として機能する。
ベース層３との間にキャリア蓄積用のｎ−層（キャリア
ストアド領域）１３を介在させ、複数のトレンチ溝７
（各参照番号７ａ，７ｂ，７ｃで示す）がＮ＋エミッタ
領域５の長手方向と直交する方向に延在するようにスト
ライプ状に形成され、一定の間隔（ピッチ）Ｗをもって
互いに平行に配列している。各トレンチ溝７はｎ−＋エ
ミッタ領域５の高さ位置からＮ−半導体層３内に達する
深さにまで形成され、このトレンチ溝７の内部にはＭＯ
Ｓトランジスタのトレンチゲート電極１０（各参照番号
１０ａ，１０ｂ，１０ｃで示す）が埋め込まれている。
即ち、トレンチ溝内にはゲート絶縁膜８を介してその内
部にポリシリコン等のゲート電極１０が埋設されてい
る。ゲート絶縁膜８を介してゲート電極と対向し、ｎ＋
エミッタ領域５とキャリアストアド領域１３との間に介
在するｐベース領域４がチャネル領域として機能する。
【００３６】第１および第３のゲート電極１０ａ、１０
ｃの上面全体およびｎ＋エミッタ領域５の表面の一部領
域上には、マスクパターン設定により層間絶縁膜９を適
宜形成して被膜し、ｐベース領域４および第２のゲート
電極１０ｂの一部上面、ｎ＋エミッタ領域５の表面の一
部領域（層間絶縁膜９で被膜されていない領域）上と層
間絶縁膜９の表面領域上にはエミッタ電極１１が形成さ
れる。このようにして、エミッタ電極１１は、ベース領
域４とエミッタ領域５および第２のゲート電極１０ｂと
共通に接続され、エミッタ電極１１とコレクタ電極１２
が一対の主電極として機能する。
ｃの上面全体およびｎ＋エミッタ領域５の表面の一部領
域上には、マスクパターン設定により層間絶縁膜９を適
宜形成して被膜し、ｐベース領域４および第２のゲート
電極１０ｂの一部上面、ｎ＋エミッタ領域５の表面の一
部領域（層間絶縁膜９で被膜されていない領域）上と層
間絶縁膜９の表面領域上にはエミッタ電極１１が形成さ
れる。このようにして、エミッタ電極１１は、ベース領
域４とエミッタ領域５および第２のゲート電極１０ｂと
共通に接続され、エミッタ電極１１とコレクタ電極１２
が一対の主電極として機能する。
【００３７】本実施例１では、上記構成において図１
（ａ）に示すように、エミッタ電極１１と接続される第
２のゲート電極１０ｂ上にも部分的に直交するように横
切る層間絶縁膜連結部９ｂを形成したことを特徴として
いる。即ち、横方向に延在する層間絶縁膜連結部９ｂ
を、ゲート電極上の長手方向に延在する長手方向層間絶
縁膜部９ａと一体的にブリッジ状に構成し、第２のゲー
ト電極上に層間絶縁膜部が構成されていない四角形状の
窓部１４を複数個網目状に配置し、この窓部１４に対応
する第２のゲート電極面がエミッタ電極と接続して、第
２ゲート電極とエミッタ電極との部分接続構成としてい
る。また、ｐベース層４の表面部分には、第１と第３の
トレンチ溝７ａ、７ｃの外側の側壁上部に隣接するよう
にＮ＋エミッタ領域５が選択的に形成されている。
（ａ）に示すように、エミッタ電極１１と接続される第
２のゲート電極１０ｂ上にも部分的に直交するように横
切る層間絶縁膜連結部９ｂを形成したことを特徴として
いる。即ち、横方向に延在する層間絶縁膜連結部９ｂ
を、ゲート電極上の長手方向に延在する長手方向層間絶
縁膜部９ａと一体的にブリッジ状に構成し、第２のゲー
ト電極上に層間絶縁膜部が構成されていない四角形状の
窓部１４を複数個網目状に配置し、この窓部１４に対応
する第２のゲート電極面がエミッタ電極と接続して、第
２ゲート電極とエミッタ電極との部分接続構成としてい
る。また、ｐベース層４の表面部分には、第１と第３の
トレンチ溝７ａ、７ｃの外側の側壁上部に隣接するよう
にＮ＋エミッタ領域５が選択的に形成されている。
【００３８】この第２のゲート電極１０ｂ上に形成され
る層間絶縁膜連結部９ｂの形成は、例えば、第１又は第
３ののゲート電極上の絶縁酸化膜を形成する際に、マス
クパターンを変更して、第２のゲート電極上にも交差状
に絶縁酸化膜が残るようにマスクパターンを設定するこ
とで容易に形成可能である。
る層間絶縁膜連結部９ｂの形成は、例えば、第１又は第
３ののゲート電極上の絶縁酸化膜を形成する際に、マス
クパターンを変更して、第２のゲート電極上にも交差状
に絶縁酸化膜が残るようにマスクパターンを設定するこ
とで容易に形成可能である。
【００３９】図１に示すＩＧＢＴの場合は、平面ゲート
型のＩＧＢＴに比べて表面もＭＯＳを約１／１０程度に
微細化できるので特性の向上が図れる。また、平面型の
ＩＧＢＴでは表面でＰベース層に挟まれた領域に形成さ
れた電流経路を電流が流れ、この部分での電圧降下が大
きかったが、上記ＩＧＢＴでは、ゲート電極１０がＰベ
ース層４およびキャリアストアド領域１３を突き抜けて
形成されるため、電流経路にはＰベース層に挟まれた領
域がなくなり、特性の向上が図れる。
型のＩＧＢＴに比べて表面もＭＯＳを約１／１０程度に
微細化できるので特性の向上が図れる。また、平面型の
ＩＧＢＴでは表面でＰベース層に挟まれた領域に形成さ
れた電流経路を電流が流れ、この部分での電圧降下が大
きかったが、上記ＩＧＢＴでは、ゲート電極１０がＰベ
ース層４およびキャリアストアド領域１３を突き抜けて
形成されるため、電流経路にはＰベース層に挟まれた領
域がなくなり、特性の向上が図れる。
【００４０】また、ｐベース領域４の下面にキャリア蓄
積用のｎ−層（キャリアストアド領域）１３が形成され
ていることにより、ｐ＋基板１からの正孔（ホール）が
エミッタ電極に通過するのを防止し、ｐベース領域４の
下面側に位置するキャリアストアド領域１３に正孔（ホ
ール）が蓄積され、キャリアストアド領域を持たないＴ
ＩＧＢＴの場合よりさらにオン電圧を低下させることが
できる。
積用のｎ−層（キャリアストアド領域）１３が形成され
ていることにより、ｐ＋基板１からの正孔（ホール）が
エミッタ電極に通過するのを防止し、ｐベース領域４の
下面側に位置するキャリアストアド領域１３に正孔（ホ
ール）が蓄積され、キャリアストアド領域を持たないＴ
ＩＧＢＴの場合よりさらにオン電圧を低下させることが
できる。
【００４１】図１のＣＳＴＢＴ構成において、エミッタ
電極と接続された第２のゲート電極部１０ｂのセルは、
ゲート電圧ＶＧＥが０Ｖであり、ゲートとして機能しな
いダミーゲート領域であることを意味し、図７および図
８に示す従来のＴＩＧＢＴおよびＣＳＴＢＴと同一のセ
ルサイズでも耐圧の低下を招かないという利点がある。
例えば、ストライプ状に形成されたトレンチゲート領域
において、３本のトレンチゲートに対し２本をエミッタ
電極１１と接続すると、ゲート容量および短絡電流を１
／３に抑制することができる。つまり、ゲート容量およ
び短絡電流は比較的自由に選択できることを意味してい
る。
電極と接続された第２のゲート電極部１０ｂのセルは、
ゲート電圧ＶＧＥが０Ｖであり、ゲートとして機能しな
いダミーゲート領域であることを意味し、図７および図
８に示す従来のＴＩＧＢＴおよびＣＳＴＢＴと同一のセ
ルサイズでも耐圧の低下を招かないという利点がある。
例えば、ストライプ状に形成されたトレンチゲート領域
において、３本のトレンチゲートに対し２本をエミッタ
電極１１と接続すると、ゲート容量および短絡電流を１
／３に抑制することができる。つまり、ゲート容量およ
び短絡電流は比較的自由に選択できることを意味してい
る。
【００４２】なお、従来技術の説明で用いた図９および
図１０に示すデバイスシミュレーションの結果からも、
ＴＩＧＢＴではオン電圧の上昇をもたらすが、ＣＳＴＢ
Ｔではオン電圧の上昇が小さいため、ＣＳＴＢＴの方が
電力用半導体素子として好ましい。
図１０に示すデバイスシミュレーションの結果からも、
ＴＩＧＢＴではオン電圧の上昇をもたらすが、ＣＳＴＢ
Ｔではオン電圧の上昇が小さいため、ＣＳＴＢＴの方が
電力用半導体素子として好ましい。
【００４３】このように、本実施例１ではエミッタ電極
１１と接続される第２のゲート電極上にも部分的に直交
するように横切る層間絶縁膜連結部９ｂを設け、層間絶
縁膜連結部９ｂを第１および第３のゲート電極上にその
長手方向に延在する層間絶縁膜部９ａと一体的にブリッ
ジ状に構成したことにより、アルミワイヤ（不図示）と
エミッタ電極１１を超音波接続する際に、ゲート電極１
０のポリシリコン面へ直接応力がかかる部分を減らすこ
とができる。よって、エミッタ電極と第２のゲート電極
との接続領域を起点としてクラックが発生するといった
従来技術の問題を解消し、ゲートショートや耐圧ショー
トの発生を効果的に抑制することが可能となる。
１１と接続される第２のゲート電極上にも部分的に直交
するように横切る層間絶縁膜連結部９ｂを設け、層間絶
縁膜連結部９ｂを第１および第３のゲート電極上にその
長手方向に延在する層間絶縁膜部９ａと一体的にブリッ
ジ状に構成したことにより、アルミワイヤ（不図示）と
エミッタ電極１１を超音波接続する際に、ゲート電極１
０のポリシリコン面へ直接応力がかかる部分を減らすこ
とができる。よって、エミッタ電極と第２のゲート電極
との接続領域を起点としてクラックが発生するといった
従来技術の問題を解消し、ゲートショートや耐圧ショー
トの発生を効果的に抑制することが可能となる。
【００４４】
【実施例２】図２は本発明の第２の実施例に係るＣＳＴ
ＢＴの上面図（ａ）及び断面図（ｂ）、（ｃ）である。
本実施例２の基本構成は前述の実施例１と同様であり、
相違点は、本実施例２ではエミッタ電極と第２のゲート
電極間を部分的に接続する構成を実現するための層間絶
縁膜部９ｂを四角状に分離して第２のゲート電極上に配
置したことである。
ＢＴの上面図（ａ）及び断面図（ｂ）、（ｃ）である。
本実施例２の基本構成は前述の実施例１と同様であり、
相違点は、本実施例２ではエミッタ電極と第２のゲート
電極間を部分的に接続する構成を実現するための層間絶
縁膜部９ｂを四角状に分離して第２のゲート電極上に配
置したことである。
【００４５】即ち、実施例１で説明したＣＳＴＢＴの構
成では、第１および第３のゲート電極上の長手方向に延
在する層間絶縁膜部９ａと一体的にブリッジ状に層間絶
縁膜連結部９ｂを連結した構成としているため、図１
（ｃ）に示すように、エミッタ電極１１とｐベース領域
４の一部が層間絶縁膜９の介在のために接続できない部
分が発生する。これは、従来技術の動作で説明したが、
ＣＳＴＢＴのターンオフ時に、Ｎ−半導体層に蓄積され
ていた正孔（ホール）がＰベース領域４を通りエミッタ
電極１１へ抜けていくときに、この抜け道（正孔経路）
が小さくなることを意味する。このように正孔電流経路
が小さくなりすぎると正孔電流の電流集中が発生しやす
くなり、その結果、負荷短絡時等の大電流が流れる状況
になると、ＣＳＴＢＴラッチアップが発生しやすくな
る。したがって、可能な限り正孔電流の抜け道を確保し
ておくことが望ましい。
成では、第１および第３のゲート電極上の長手方向に延
在する層間絶縁膜部９ａと一体的にブリッジ状に層間絶
縁膜連結部９ｂを連結した構成としているため、図１
（ｃ）に示すように、エミッタ電極１１とｐベース領域
４の一部が層間絶縁膜９の介在のために接続できない部
分が発生する。これは、従来技術の動作で説明したが、
ＣＳＴＢＴのターンオフ時に、Ｎ−半導体層に蓄積され
ていた正孔（ホール）がＰベース領域４を通りエミッタ
電極１１へ抜けていくときに、この抜け道（正孔経路）
が小さくなることを意味する。このように正孔電流経路
が小さくなりすぎると正孔電流の電流集中が発生しやす
くなり、その結果、負荷短絡時等の大電流が流れる状況
になると、ＣＳＴＢＴラッチアップが発生しやすくな
る。したがって、可能な限り正孔電流の抜け道を確保し
ておくことが望ましい。
【００４６】このため、本実施例２では図２（ａ）に示
すように、第２のゲート電極１０ｂ上に部分的に接続す
る層間絶縁膜部９ｂを四角状に分離して構成している。
これにより、ＣＳＴＢＴのターンオフ時に、Ｎ−半導体
層３に蓄積されていた正孔（ホール）がＰベース領域４
を通りエミッタ電極１１へ抜けていく抜け道（正孔経
路）を確保できる。上記構成により、エミッタ電極と第
２のゲート電極との接合領域を起点としたクラックの発
生を効果的に抑制することができる。
すように、第２のゲート電極１０ｂ上に部分的に接続す
る層間絶縁膜部９ｂを四角状に分離して構成している。
これにより、ＣＳＴＢＴのターンオフ時に、Ｎ−半導体
層３に蓄積されていた正孔（ホール）がＰベース領域４
を通りエミッタ電極１１へ抜けていく抜け道（正孔経
路）を確保できる。上記構成により、エミッタ電極と第
２のゲート電極との接合領域を起点としたクラックの発
生を効果的に抑制することができる。
【００４７】
【実施例３】本発明の第３の実施例に係るＣＳＴＢＴの
基本構成は、前述の実施例１および実施例２と同様であ
る。相違点は、本実施例３では第２のトレンチ内部に形
成される第２のゲート電極の半導体表面に露出する全面
積Ｓ１に対して、層間絶縁膜９ｂで被膜されていない第
２のゲート電極部のエミッタ電極との接合面積Ｓ２の比
率を、 Ｓ２／Ｓ１＜７０％ としたことである。
基本構成は、前述の実施例１および実施例２と同様であ
る。相違点は、本実施例３では第２のトレンチ内部に形
成される第２のゲート電極の半導体表面に露出する全面
積Ｓ１に対して、層間絶縁膜９ｂで被膜されていない第
２のゲート電極部のエミッタ電極との接合面積Ｓ２の比
率を、 Ｓ２／Ｓ１＜７０％ としたことである。
【００４８】図３は、本実施例３に係るＣＳＴＢＴの特
徴を説明するグラフ図であり、エミッタ電極と接続され
る第２のゲート電極の接合面積の割合によって、アルミ
ワイヤ接合時におけるクラック発生によるゲートショー
トの発生率が変化する状況を調べた結果を示している。
徴を説明するグラフ図であり、エミッタ電極と接続され
る第２のゲート電極の接合面積の割合によって、アルミ
ワイヤ接合時におけるクラック発生によるゲートショー
トの発生率が変化する状況を調べた結果を示している。
【００４９】同図に示す結果から、エミッタ電極の表面
積、即ち、第２のゲート電極の半導体表面に露出する全
面積Ｓ１に対して、第２のゲート電極とエミッタ電極と
の接合面積Ｓ２の比率が７０％を超えるあたりからゲー
トショートの発生率が急激に増加していることが分か
る。これは、エミッタ電極と第２のゲート電極との間に
配置した層間絶縁膜が、ゲート電極のシリコン内部への
超音波による応力を緩和していることを示している。
積、即ち、第２のゲート電極の半導体表面に露出する全
面積Ｓ１に対して、第２のゲート電極とエミッタ電極と
の接合面積Ｓ２の比率が７０％を超えるあたりからゲー
トショートの発生率が急激に増加していることが分か
る。これは、エミッタ電極と第２のゲート電極との間に
配置した層間絶縁膜が、ゲート電極のシリコン内部への
超音波による応力を緩和していることを示している。
【００５０】以上の結果から、エミッタ電極と第２のゲ
ート電極との接合面積は、第２のゲート電極の半導体表
面に露出するエミッタ電極の表面積に対して７０％より
小さく設定することが好ましい。このように構成するこ
とにより、クラックによるゲートショートの発生を効果
的に防止できる。
ート電極との接合面積は、第２のゲート電極の半導体表
面に露出するエミッタ電極の表面積に対して７０％より
小さく設定することが好ましい。このように構成するこ
とにより、クラックによるゲートショートの発生を効果
的に防止できる。
【００５１】
【実施例４】図４は本発明の第４の実施例に係るＣＳＴ
ＢＴの上面図（ａ）及び断面図（ｂ）、（ｃ）である。
本実施例４に係るＣＳＴＢＴの基本構成は、前述の実施
例１〜３と同様である。相違点は、本実施例４では、エ
ミッタ電極はアルミワイヤと超音波接続される場合、ア
ルミワイヤと接続されるエミッタ電極部の直下の領域以
外の部分でエミッタ電極と第２のゲート電極とを接続し
たことである。
ＢＴの上面図（ａ）及び断面図（ｂ）、（ｃ）である。
本実施例４に係るＣＳＴＢＴの基本構成は、前述の実施
例１〜３と同様である。相違点は、本実施例４では、エ
ミッタ電極はアルミワイヤと超音波接続される場合、ア
ルミワイヤと接続されるエミッタ電極部の直下の領域以
外の部分でエミッタ電極と第２のゲート電極とを接続し
たことである。
【００５２】前記実施例３で説明したように、エミッタ
電極と第２のゲート電極との接合面積の割合は、エミッ
タ電極の表面積に対して可能な限り小さくした方が望ま
しい。そのために本実施例４では、図４に示すように、
第１〜第３のゲート電極の終端部の構造を改良して、エ
ミッタ電極と第２のゲート電極との接合面積を最小限に
抑えた構成としている。
電極と第２のゲート電極との接合面積の割合は、エミッ
タ電極の表面積に対して可能な限り小さくした方が望ま
しい。そのために本実施例４では、図４に示すように、
第１〜第３のゲート電極の終端部の構造を改良して、エ
ミッタ電極と第２のゲート電極との接合面積を最小限に
抑えた構成としている。
【００５３】即ち、第１および第３のゲート電極の終端
部はまとめてゲートのアルミ電極（不図示）と接続し、
第１および第３のゲート電極を被覆する層間絶縁膜９
ａ，９ｃは横方向に延在するブリッジ状の終端部連結絶
縁膜部９ｄと一体的に構成されている。一方、第２のゲ
ート電極はその終端部ではエミッタ電極と接続されるよ
うに、層間絶縁膜９ｂを形成しない領域を設定し、それ
以外の部分では、第２のゲート電極はその上面を層間絶
縁膜９ｂで覆われている。
部はまとめてゲートのアルミ電極（不図示）と接続し、
第１および第３のゲート電極を被覆する層間絶縁膜９
ａ，９ｃは横方向に延在するブリッジ状の終端部連結絶
縁膜部９ｄと一体的に構成されている。一方、第２のゲ
ート電極はその終端部ではエミッタ電極と接続されるよ
うに、層間絶縁膜９ｂを形成しない領域を設定し、それ
以外の部分では、第２のゲート電極はその上面を層間絶
縁膜９ｂで覆われている。
【００５４】このような配置構成とすることにより、ア
ルミワイヤと超音波接続されるエミッタ電極部の直下に
位置する第２のゲート電極部は、その上面を層間絶縁膜
９ｂで覆われているので、クラックによるゲートショー
トの発生を最小限に抑えることができる。
ルミワイヤと超音波接続されるエミッタ電極部の直下に
位置する第２のゲート電極部は、その上面を層間絶縁膜
９ｂで覆われているので、クラックによるゲートショー
トの発生を最小限に抑えることができる。
【００５５】また、上記構成において、従来図６に示し
たゲート配線電極ＧＬの配置構成については、図５に示
すような好ましい実施例では、第１（および第３）のト
レンチ溝と第２のトレンチ溝のそれぞれの終端に直行す
るゲート配線電極ＧＬを備え、ゲート配線電極は第１
（および第３）のゲート電極とのみ接続され、第２のゲ
ート電極はゲート配線近傍領域のみエミッタ電極と接続
する構成としてもよい。
たゲート配線電極ＧＬの配置構成については、図５に示
すような好ましい実施例では、第１（および第３）のト
レンチ溝と第２のトレンチ溝のそれぞれの終端に直行す
るゲート配線電極ＧＬを備え、ゲート配線電極は第１
（および第３）のゲート電極とのみ接続され、第２のゲ
ート電極はゲート配線近傍領域のみエミッタ電極と接続
する構成としてもよい。
【００５６】なお、本発明の実施例１〜４ではＣＳＴＢ
Ｔを代表例として説明しているが、本発明はこれに限定
されるものではなく、トレンチゲートを有するＴＩＧＢ
ＴやＭＯＳＦＥＴ等にもマスキングの設計を変更するだ
けで容易に適用できるものである。
Ｔを代表例として説明しているが、本発明はこれに限定
されるものではなく、トレンチゲートを有するＴＩＧＢ
ＴやＭＯＳＦＥＴ等にもマスキングの設計を変更するだ
けで容易に適用できるものである。
【００５７】
【発明の効果】以上のように、本発明によれば、従来は
第１のゲート電極上にのみ形成していた層間絶縁膜を第
２のゲート電極上にも部分的に配置することにより、ア
ルミワイヤボンド時の超音波による応力を緩和すること
ができ、クラックによるゲートショートおよび耐圧ショ
ートの発生を抑制することができる。これにより、製造
時の歩留りの安定した電界効果型半導体装置を供給する
ことができる。
第１のゲート電極上にのみ形成していた層間絶縁膜を第
２のゲート電極上にも部分的に配置することにより、ア
ルミワイヤボンド時の超音波による応力を緩和すること
ができ、クラックによるゲートショートおよび耐圧ショ
ートの発生を抑制することができる。これにより、製造
時の歩留りの安定した電界効果型半導体装置を供給する
ことができる。
【図１】 本発明の第１の実施例に係る半導体装置を模
式的示した（ａ）は上面図および（ｂ）、（ｃ）は断面
図
式的示した（ａ）は上面図および（ｂ）、（ｃ）は断面
図
【図２】 本発明の第２の実施例に係る半導体装置を模
式的示した（ａ）は上面図および（ｂ）、（ｃ）は断面
図
式的示した（ａ）は上面図および（ｂ）、（ｃ）は断面
図
【図３】 本発明の第３の実施例に係るＣＳＴＢＴの第
２ゲート電極の接合面積に関する特徴を説明するグラフ
図
２ゲート電極の接合面積に関する特徴を説明するグラフ
図
【図４】 本発明の第４の実施例に係る半導体装置を模
式的示した（ａ）は上面図および（ｂ）、（ｃ）は断面
図
式的示した（ａ）は上面図および（ｂ）、（ｃ）は断面
図
【図５】 本発明の一実施例におけるゲート配線電極の
配置構成を示す断面図
配置構成を示す断面図
【図６】 従来のＴＩＧＢＴの構造の一例を示す断面図
【図７】 従来のＴＩＧＢＴを模式的示した（ａ）は上
面図および（ｂ）、（ｃ）は断面図
面図および（ｂ）、（ｃ）は断面図
【図８】 従来のＣＳＴＢＴを模式的示した（ａ）は上
面図および（ｂ）、（ｃ）は断面図
面図および（ｂ）、（ｃ）は断面図
【図９】 従来のＴＩＧＢＴとＣＳＴＢＴにおけるトレ
ンチ間隔と耐圧変化との関係を示すグラフ図
ンチ間隔と耐圧変化との関係を示すグラフ図
【図１０】 従来のＴＩＧＢＴとＣＳＴＢＴにおけるト
レンチ間隔とオン電圧値との関係を示すグラフ図
レンチ間隔とオン電圧値との関係を示すグラフ図
【図１１】 従来の改良ＴＩＧＢＴを模式的示した
（ａ）は上面図および（ｂ）、（ｃ）は断面図
（ａ）は上面図および（ｂ）、（ｃ）は断面図
【図１２】 従来の改良ＣＳＴＢＴを模式的示した
（ａ）は上面図および（ｂ）、（ｃ）は断面図。
（ａ）は上面図および（ｂ）、（ｃ）は断面図。
１ ｐ＋基板
２ ｎ＋バッファ層
３ ｎ−半導体層
４ ｐベース領域
５ ｎ＋エミッタ領域
７ トレンチ溝
８ ゲート絶縁膜
９ 層間絶縁膜
１０ ゲート電極
１１ エミッタ電極
１２ コレクタ電極
１３ キャリアストアド領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ａ
29/43 ６５８Ｇ
６５８Ｆ
29/62 Ｇ
Ｆターム(参考） 4M104 BB01 BB40 CC05 GG06 GG09
GG10 GG14 GG15 GG18 HH14
HH20
Claims (16)
- 【請求項１】 第１導電型の半導体基体と、 前記第１導電型の半導体基体の下主面に形成された第２
導電型のコレクタ領域と、 前記コレクタ領域と接続されたコレクタ電極と、 前記第１導電型の半導体基体の上主面に選択的に形成さ
れた第２導電型のベース領域と、 前記ベース領域内に選択的に形成された第１導電型のエ
ミッタ領域と、 前記ベース領域内に選択的に形成され、かつ前記第１導
電型の半導体基体まで到達する深さを有する第１、第
２、第３の複数のトレンチ溝と、 前記第１、第２、第３の複数のトレンチ溝の内部にそれ
ぞれ絶縁膜を介して埋設された第１、第２、第３の複数
のゲート電極と、 前記ベース領域と前記エミッタ領域および前記第２のゲ
ート電極が共通に接続されたエミッタ電極と、を備えた
絶縁ゲート型半導体装置であって、 前記第３のゲート電極は前記第１のゲート電極とのみ接
続され、 前記エミッタ電極と前記第２のゲート電極が部分的に接
続されたことを特徴とする半導体装置。 - 【請求項２】 前記ベース領域と前記半導体基体の間に
形成され、前記半導体基体より不純物濃度の高い第１導
電型のキャリア蓄積領域を有する請求項１に記載の半導
体装置。 - 【請求項３】 前記複数のトレンチ溝がそれぞれ並行か
つストライプ状に形成された請求項１または２に記載の
半導体装置。 - 【請求項４】 前記エミッタ電極と前記第２のゲート電
極間を部分的に接続するパターン構成の層間絶縁膜を前
記エミッタ電極と前記ゲート電極間に形成した請求項１
〜３のいずれか１項に記載の半導体装置。 - 【請求項５】 前記層間絶縁膜の前記第２のゲート電極
上に配置された部分が四角状に分離された構成である請
求項４に記載の半導体装置。 - 【請求項６】 前記第２のトレンチ内部に形成される前
記第２のゲート電極の半導体表面に露出する面積Ｓ１と
前記エミッタ電極との接続面積Ｓ２との比が、 Ｓ
２／Ｓ１＜７０％ である請求項１〜５のいずれか１項に記載の半導体装
置。 - 【請求項７】 前記エミッタ電極はアルミワイヤと超音
波接続され、該アルミワイヤとの接続直下の領域以外で
前記エミッタ電極と前記第２のゲート電極とが接続した
請求項１〜６のいずれか１項に記載の半導体装置。 - 【請求項８】 前記第１のトレンチ溝と前記第２のトレ
ンチ溝のそれぞれの終端に直行するゲート配線電極を備
え、前記ゲート配線電極は前記第１のゲート電極とのみ
接続され、前記第２のゲート電極は前記ゲート配線近傍
領域のみ前記エミッタ電極と接続された請求項３に記載
の半導体装置。 - 【請求項９】 第１導電型の半導体基体の下主面に第２
導電型のコレクタ領域を形成する工程と、 前記コレクタ領域の下主面に接続されたコレクタ電極を
形成する工程と、 前記第１導電型の半導体基体の上主面に選択的に第２導
電型のベース領域を形成する工程と、 前記ベース領域内に第１導電型のエミッタ領域を選択的
に形成する工程と、 前記ベース領域内に、前記第１導電型の半導体基体まで
到達する深さを有する第１、第２、第３の複数のトレン
チ溝を選択的に形成する工程と、 前記第１、第２、第３の複数のトレンチ溝の内部にそれ
ぞれ絶縁膜を介して第１、第２、第３の複数のゲート電
極を埋設する工程と、 前記ベース領域と前記エミッタ領域および前記第２のゲ
ート電極の上面部と共通に接続されたエミッタ電極を形
成する工程と、を備えた絶縁ゲート型半導体装置の製造
方法であって、 前記第３のゲート電極は前記第１のゲート電極とのみ接
続し、 前記エミッタ電極と前記第２のゲート電極とを部分的に
接続することを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記ベース領域と前記半導体基体の間
に前記半導体基体より不純物濃度の高い第１導電型のキ
ャリア蓄積領域を形成する工程を有する請求項９に記載
の半導体装置の製造方法。 - 【請求項１１】 前記複数のトレンチ溝をそれぞれ並行
かつストライプ状に形成した請求項９または１０に記載
の半導体装置の製造方法。 - 【請求項１２】 前記エミッタ電極と前記第２のゲート
電極間を部分的に接続するパターン構成の層間絶縁膜を
前記エミッタ電極と前記ゲート電極間に形成する請求項
９〜１１のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項１３】 前記層間絶縁膜の前記第２のゲート電
極上に配置した部分を四角状に分離した請求項１２に記
載の半導体装置の製造方法。 - 【請求項１４】 前記第２のトレンチ内部に形成した前
記第２のゲート電極の半導体表面に露出する面積Ｓ１と
前記エミッタ電極との接続面積Ｓ２との比が、 Ｓ
２／Ｓ１＜７０％ である請求項９〜１３のいずれか１項に記載の半導体装
置の製造方法。 - 【請求項１５】 前記エミッタ電極はアルミワイヤと超
音波接続し、該アルミワイヤとの接続直下の領域以外で
前記エミッタ電極と前記第２のゲート電極とを接続した
請求項９〜１４のいずれか１項に記載の半導体装置の製
造方法。 - 【請求項１６】 前記第１のトレンチ溝と前記第２のト
レンチ溝のそれぞれの終端に直行するゲート配線電極を
配置し、前記ゲート配線電極は前記第１のゲート電極と
のみ接続し、前記第２のゲート電極は前記ゲート配線近
傍領域のみ前記エミッタ電極と接続する請求項１１に記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002023666A JP4090747B2 (ja) | 2002-01-31 | 2002-01-31 | 絶縁ゲート型半導体装置 |
| US10/207,026 US6781200B2 (en) | 2002-01-31 | 2002-07-30 | Insulated gate semiconductor device for realizing low gate capacity and a low short-circuit current |
| DE10239815A DE10239815B4 (de) | 2002-01-31 | 2002-08-29 | Insulated-Gate-Halbleiterbauelement und Verfahren zur Herstellung von diesem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002023666A JP4090747B2 (ja) | 2002-01-31 | 2002-01-31 | 絶縁ゲート型半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003224278A true JP2003224278A (ja) | 2003-08-08 |
| JP2003224278A5 JP2003224278A5 (ja) | 2005-05-26 |
| JP4090747B2 JP4090747B2 (ja) | 2008-05-28 |
Family
ID=27606409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002023666A Expired - Lifetime JP4090747B2 (ja) | 2002-01-31 | 2002-01-31 | 絶縁ゲート型半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US6781200B2 (ja) |
| JP (1) | JP4090747B2 (ja) |
| DE (1) | DE10239815B4 (ja) |
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| KR100834478B1 (ko) | 2006-05-19 | 2008-06-05 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 및 그 제조 방법 |
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