JP2014067753A - 電力用半導体素子 - Google Patents

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Abstract

【課題】低オン電圧で、スイッチング特性の良好な電力用半導体素子を提供する。
【解決手段】実施形態によれば、第１〜第５電極と、第１〜第４半導体層と、を備えた電力用半導体素子が提供される。第１半導体層は、第１電極の第１の面側に設けられる。第２半導体層は、第１半導体層の上に設けられ、第１半導体層よりも不純物の濃度が高い。第３半導体層は、第２半導体層の上に設けられる。第４半導体層は、第３半導体層の上に設けられる。第２電極は、第４半導体層の上に設けられ、第４半導体層と電気的に接続される。第３電極は、第２半導体層及び第３半導体層に絶縁膜を介して設けられる。第４電極は、第２半導体層及び第３半導体層に絶縁膜を介して設けられる。第５電極は、第３電極と第４電極との間に絶縁膜を介して設けられ、第２電極と電気的に接続される。
【選択図】図１

Description

本発明の実施形態は、電力用半導体素子に関する。
電力用半導体素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などがある。ＩＧＢＴのオン電圧を低減させる方法として、ＩＥ効果（carrier injection enhancement effect）を利用する方法がある。ＩＥ効果を利用すれば、ホールの排出抵抗を高めてエミッタ電極側のキャリア濃度を高めることにより、低オン電圧を実現することができる。ＩＥ効果は、例えば、ｐ形のベース層とｎ形のベース層との間に、ｎ形のベース層よりも不純物の濃度が高いｎ層（ｎバリア層）を設けることによって生じさせることができる。
ｎバリア層の不純物濃度を高めることで、低オン電圧化を促進させることができる。しかしながら、ｎバリア層の不純物濃度を高めると、例えば、ターンオンの際に、ゲート電圧が発振するという問題が生じる。ゲート電圧の発振は、ノイズとなり、周辺の電子機器に悪影響を与える。また、ゲート電圧が発振すると、ターンオン時のコレクタ−エミッタ間電圧の時間変化率（ｄＶ／ｄｔ）の制御が難しくなる。このように、オン電圧の低減とスイッチング特性（ゲートの制御性）の向上とは、トレードオフの関係にある。
特開２００７−１６５３８０号公報
本発明の実施形態は、低オン電圧で、スイッチング特性の良好な電力用半導体素子を提供する。
本発明の実施形態によれば、第１電極と、第１半導体層と、第２半導体層と、第３半導体層と、第４半導体層と、第２電極と、第３電極と、第４電極と、第５電極と、を備えた電力用半導体素子が提供される。前記第１電極は、第１の面と第２の面とを有する。前記第１半導体層は、前記第１電極の前記第１の面側に設けられ、第１導電形である。前記第２半導体層は、前記第１半導体層の上に設けられ、前記第１半導体層よりも不純物の濃度が高い第１導電形である。前記第３半導体層は、前記第２半導体層の上に設けられ、第２導電形である。前記第４半導体層は、前記第３半導体層の上に設けられ、第１導電形である。前記第２電極は、前記第４半導体層と電気的に接続される。前記第３電極は、前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記第１半導体層と前記第２半導体層との積層方向に延伸する。前記第４電極は、前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸し、前記第３電極と並べられる。前記第５電極は、前記第３電極と前記第４電極との間に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記第１半導体層と前記第２半導体層との積層方向に延伸し、前記第２電極と電気的に接続される。
第１の実施形態に係る電力用半導体素子の構成を例示する模式的断面図である。 図２（ａ）及び図２（ｂ）は、第１の実施形態に係る電力用半導体素子の構成を例示する模式図である。 第１の実施形態に係る電力用半導体素子の構成を例示する等価回路図である。 図４（ａ）〜図４（ｆ）は、第１の実施形態に係る電力用半導体素子の製造方法の手順を例示する工程順模式的断面図である。 図５（ａ）〜図５（ｆ）は、第１の実施形態に係る電力用半導体素子の製造方法の手順を例示する工程順模式的断面図である。 第１の実施形態に係る電力用半導体素子の第１の変形例の構成を例示する模式的断面図である。 図７（ａ）及び図７（ｂ）は、第１の実施形態に係る電力用半導体素子の第２の変形例の構成を例示する模式図である。 第２の実施形態に係る電力用半導体素子の構成を例示する模式的断面図である。 図９（ａ）及び図９（ｂ）は、第２の実施形態に係る電力用半導体素子の構成を例示する模式図である。 第２の実施形態に係る電力用半導体素子の変形例の構成を例示する模式的断面図である。 第３の実施形態に係る電力用半導体素子の構成を例示する模式的断面図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る電力用半導体素子の構成を例示する模式的断面図である。
図２（ａ）及び図２（ｂ）は、第１の実施形態に係る電力用半導体素子の構成を例示する模式図である。
図２（ａ）は、模式的平面図であり、図２（ｂ）は、模式的断面図である。図１は、図２（ａ）のＡ１−Ａ２線断面を表す。図２（ｂ）は、図２（ａ）のＢ１−Ｂ２線断面を表す。
図１に表したように、ＩＧＢＴ１１０（電力用半導体素子）は、コレクタ電極１１（第１電極）と、エミッタ電極１２（第２電極）と、電極１３（第３電極）と、電極１４（第４電極）と、電極１５（第５電極）と、ｎ−ベース層２１（第１半導体層）と、ｎバリア層２２（第２半導体層）と、ｐベース層２３（第３半導体層）と、ｎ＋エミッタ層２４（第４半導体層）と、を備える。ＩＧＢＴ１１０は、例えば、トレンチゲート型構造を有している。
コレクタ電極１１は、第１の面１１ａと、第２の面１１ｂと、を有する。
ｎ−ベース層２１は、コレクタ電極１１の第１の面１１ａ側に設けられる。ｎ−ベース層２１は、ｎ形（第１導電形）である。第１導電形は、ｐ形でもよい。この場合は、第２導電形がｎ形となる。
ｎバリア層２２は、ｎ形であり、ｎ−ベース層２１の上に設けられる。ｎバリア層２２は、Ｘ軸方向及びＹ軸方向に延在する。ｎバリア層２２の不純物の濃度は、ｎ−ベース層２１の不純物の濃度よりも高い。
ここで、ｎ−ベース層２１とｎバリア層２２との積層方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向（第１方向）をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。また、本願明細書において、「上」とは、ｎ−ベース層２１からｎバリア層２２に向かう方向であり、「下」とは、ｎバリア層２２からｎ−ベース層２１に向かう方向である。
ｐベース層２３は、ｐ形であり、ｎバリア層２２の上に設けられる。ｐベース層２３は、Ｘ軸方向及びＹ軸方向に延在する。
ｎ＋エミッタ層２４は、ｎ形であり、ｐベース層２３の上に設けられる。ｎ＋エミッタ層２４は、Ｘ軸方向及びＹ軸方向に延在する。ｎ＋エミッタ層２４の不純物の濃度は、ｎ−ベース層２１の不純物の濃度よりも高い。ｎ＋エミッタ層２４は、エミッタ電極１２と電気的に接続されている。ｎ＋エミッタ層２４は、例えば、エミッタ電極１２と接触することによって、エミッタ電極１２と電気的に接続される。本願明細書において、「電気的に接続」とは、直接接触して接続されることの他に、他の導電部材などを介して接続されることを含む。
エミッタ電極１２は、ｎ＋エミッタ層２４の上に設けられる。エミッタ電極１２には、例えば、アルミニウムが用いられる。コレクタ電極１１には、例えば、Ｖ、Ｎｉ、Ａｕ、ＡｇまたはＳｎなどの金属材料が用いられる。ｎ−ベース層２１、ｎバリア層２２、ｐベース層２３、及び、ｎ＋エミッタ層２４には、例えば、シリコンなどの半導体、シリコンカーバイド（ＳｉＣ）もしくは窒化ガリウム（ＧａＮ）などの化合物半導体、または、ダイヤモンドなどのワイドバンドギャップ半導体などが用いられる。
電極１３は、ｎバリア層２２及びｐベース層２３に絶縁膜４１を介して設けられる。電極１３は、Ｚ軸方向及びＹ軸方向に沿って延伸する。電極１３の上端１３ａは、ｐベース層２３に位置する。電極１３の上端１３ａは、ｐベース層２３よりも上に位置してもよい。電極１３の下端１３ｂは、ｎバリア層２２よりも下に位置する。電極１３は、Ｘ軸方向において、ｐベース層２３のＺ軸方向の全体、及び、ｎバリア層２２のＺ軸方向の全体と対向する。
電極１４は、ｎバリア層２２及びｐベース層２３に絶縁膜４１を介して設けられる。電極１４は、Ｚ軸方向及びＹ軸方向に沿って延伸する。電極１４の上端１４ａは、ｐベース層２３に位置する。電極１４の上端１４ａは、ｐベース層２３よりも上に位置してもよい。電極１４の下端１４ｂは、ｎバリア層２２よりも下に位置する。電極１４は、Ｘ軸方向において、ｐベース層２３のＺ軸方向の全体、及び、ｎバリア層２２のＺ軸方向の全体と対向する。
電極１５は、Ｘ軸方向において電極１３と電極１４との間に絶縁膜４１を介して設けられる。電極１５は、Ｚ軸方向及びＹ軸方向に沿って延伸する。電極１５の上端１５ａは、ｐベース層２３に位置する。電極１５の上端１５ａは、上端１３ａ及び上端１４ａよりも上に位置してもよい。電極１５の下端１５ｂは、下端１３ｂ及び下端１４ｂよりも下に位置する。上端１５ａのＺ軸方向の位置及び下端１５ｂのＺ軸方向の位置は、任意の位置でよい。
本実施形態においては、電極１３及び電極１４が、図示を省略したゲート電極と電気的に接続され、電極１５が、エミッタ電極１２と電気的に接続されている。以降、本実施形態においては、電極１３及び電極１４を、それぞれゲート電極１３及びゲート電極１４と称し、電極１５をエミッタ電極１５と称す。ゲート電極１３、ゲート電極１４及びエミッタ電極１５には、例えば、ポリシリコンが用いられる。
絶縁膜４１は、ｎ−ベース層２１とゲート電極１３との間、ｎバリア層２２とゲート電極１３との間、ｐベース層２３とゲート電極１３との間、ｎ＋エミッタ層２４とゲート電極１３との間、ｎ−ベース層２１とゲート電極１４との間、ｎバリア層２２とゲート電極１４との間、ｐベース層２３とゲート電極１４との間、ｎ＋エミッタ層２４とゲート電極１４との間、ｎ−ベース層２１とエミッタ電極１５との間、ゲート電極１３とエミッタ電極１５との間、及び、ゲート電極１４とエミッタ電極１５との間に設けられる。
すなわち、絶縁膜４１は、ｎ−ベース層２１とゲート電極１３とを電気的に絶縁し、ｎバリア層２２とゲート電極１３とを電気的に絶縁し、ｐベース層２３とゲート電極１３とを電気的に絶縁し、ｎ＋エミッタ層２４とゲート電極１３とを電気的に絶縁し、ｎ−ベース層２１とゲート電極１４とを電気的に絶縁し、ｎバリア層２２とゲート電極１４とを電気的に絶縁し、ｐベース層２３とゲート電極１４とを電気的に絶縁し、ｎ＋エミッタ層２４とゲート電極１４とを電気的に絶縁し、ｎ−ベース層２１とエミッタ電極１５とを電気的に絶縁し、ゲート電極１３とエミッタ電極１５とを電気的に絶縁し、ゲート電極１４とエミッタ電極１５とを電気的に絶縁する。
絶縁膜４１には、例えば、シリコン酸化膜、シリコン窒化膜、または、シリコン酸窒化膜などが用いられる。
ゲート電極１３の下端１３ｂとｎ−ベース層２１との間のＺ軸方向に沿う距離Ｌ１は、ゲート電極１３とｐベース層２３との間のＸ軸方向に沿う距離Ｌ２よりも長い。すなわち、ゲート電極１３の下端１３ｂとｎ−ベース層２１との間の絶縁膜４１のＺ軸方向に沿う厚さは、ゲート電極１３とｐベース層２３との間の絶縁膜４１のＸ軸方向に沿う厚さよりも厚い。
また、ゲート電極１４の下端１４ｂとｎ−ベース層２１との間のＺ軸方向に沿う距離Ｌ３は、ゲート電極１４とｐベース層２３との間のＸ軸方向に沿う距離Ｌ４よりも長い。すなわち、ゲート電極１４の下端１４ｂとｎ−ベース層２１との間の絶縁膜４１のＺ軸方向に沿う厚さは、ゲート電極１４とｐベース層２３との間の絶縁膜４１のＸ軸方向に沿う厚さよりも厚い。
本実施形態においては、距離Ｌ１が、距離Ｌ３と実質的に同じである。距離Ｌ２が、距離Ｌ４と実質的に同じである。距離Ｌ１及び距離Ｌ３は、Ｘ軸方向において変化している。距離Ｌ１は、例えば、ゲート電極１３の下端１３ｂとｎ−ベース層２１との間のＺ軸方向に沿う距離の平均値とする。距離Ｌ３は、例えば、ゲート電極１４の下端１４ｂとｎ−ベース層２１との間のＺ軸方向に沿う距離の平均値とする。距離Ｌ１及び距離Ｌ３は、例えば、０．５μｍ以上５μｍ以下である。距離Ｌ２及び距離Ｌ４は、例えば、５０ｎｍ以上３００ｎｍ以下である。
ＩＧＢＴ１１０は、電極１６（第６電極）と、電極１７（第７電極）と、電極１８（第８電極）と、をさらに備える。
電極１６は、ｎバリア層２２及びｐベース層２３に絶縁膜４２を介して設けられる。電極１６は、Ｚ軸方向及びＹ軸方向に沿って延伸する。電極１６の上端１６ａは、ｐベース層２３に位置する。電極１６の上端１６ａは、ｐベース層２３よりも上に位置してもよい。電極１６の下端１６ｂは、ｎバリア層２２よりも下に位置する。電極１６は、Ｘ軸方向において、ｐベース層２３のＺ軸方向の全体、及び、ｎバリア層２２のＺ軸方向の全体と対向する。
電極１７は、ｎバリア層２２及びｐベース層２３に絶縁膜４２を介して設けられる。電極１７は、Ｚ軸方向及びＹ軸方向に沿って延伸する。電極１７の上端１７ａは、ｐベース層２３に位置する。電極１７の上端１７ａは、ｐベース層２３よりも上に位置してもよい。電極１７の下端１７ｂは、ｎバリア層２２よりも下に位置する。電極１７は、Ｘ軸方向において、ｐベース層２３のＺ軸方向の全体、及び、ｎバリア層２２のＺ軸方向の全体と対向する。
電極１８は、電極１６と電極１７との間に絶縁膜４２を介して設けられる。電極１８は、Ｚ軸方向及びＹ軸方向に沿って延伸する。電極１８の上端１８ａは、ｐベース層２３に位置する。電極１８の上端１８ａは、上端１６ａ及び上端１７ａよりも上に位置してもよい。電極１８の下端１８ｂは、下端１６ｂ及び下端１７ｂよりも下に位置する。上端１８ａのＺ軸方向の位置及び下端１８ｂのＺ軸方向の位置は、任意の位置でよい。
本実施形態においては、電極１６及び電極１７が、ゲート電極１３と電気的に接続され、図示を省略したゲート電極と電気的に接続され、電極１８が、エミッタ電極１２と電気的に接続されている。すなわち、ゲート電極１３、ゲート電極１４、電極１６及び電極１７が、実質的に同じ電位に設定され、エミッタ電極１２、エミッタ電極１５及び電極１８が、実質的に同じ電位に設定される。以降、本実施形態においては、電極１６及び電極１７を、それぞれゲート電極１６及びゲート電極１７と称し、電極１８をエミッタ電極１８と称す。ゲート電極１６、ゲート電極１７及びエミッタ電極１８には、例えば、ポリシリコンが用いられる。
絶縁膜４２は、ｎ−ベース層２１とゲート電極１６との間、ｎバリア層２２とゲート電極１６との間、ｐベース層２３とゲート電極１６との間、ｎ＋エミッタ層２４とゲート電極１６との間、ｎ−ベース層２１とゲート電極１７との間、ｎバリア層２２とゲート電極１７との間、ｐベース層２３とゲート電極１７との間、ｎ＋エミッタ層２４とゲート電極１７との間、ｎ−ベース層２１とエミッタ電極１８との間、ゲート電極１６とエミッタ電極１８との間、及び、ゲート電極１７とエミッタ電極１８との間に設けられる。
すなわち、絶縁膜４２は、ｎ−ベース層２１とゲート電極１６とを電気的に絶縁し、ｎバリア層２２とゲート電極１６とを電気的に絶縁し、ｐベース層２３とゲート電極１６とを電気的に絶縁し、ｎ＋エミッタ層２４とゲート電極１６とを電気的に絶縁し、ｎ−ベース層２１とゲート電極１７とを電気的に絶縁し、ｎバリア層２２とゲート電極１７とを電気的に絶縁し、ｐベース層２３とゲート電極１７とを電気的に絶縁し、ｎ＋エミッタ層２４とゲート電極１７とを電気的に絶縁し、ｎ−ベース層２１とエミッタ電極１８とを電気的に絶縁し、ゲート電極１６とエミッタ電極１８とを電気的に絶縁し、ゲート電極１７とエミッタ電極１８とを電気的に絶縁する。
絶縁膜４２には、例えば、シリコン酸化膜、シリコン窒化膜、または、シリコン酸窒化膜などが用いられる。
ゲート電極１６の下端１６ｂとｎ−ベース層２１との間のＺ軸方向に沿う距離Ｌ５は、ゲート電極１６とｐベース層２３との間のＸ軸方向に沿う距離Ｌ６よりも長い。すなわち、ゲート電極１６の下端１６ｂとｎ−ベース層２１との間の絶縁膜４２のＺ軸方向に沿う厚さは、ゲート電極１６とｐベース層２３との間の絶縁膜４２のＸ軸方向に沿う厚さよりも厚い。
また、ゲート電極１７の下端１７ｂとｎ−ベース層２１との間のＺ軸方向に沿う距離Ｌ７は、ゲート電極１７とｐベース層２３との間のＸ軸方向に沿う距離Ｌ８よりも長い。すなわち、ゲート電極１７の下端１７ｂとｎ−ベース層２１との間の絶縁膜４２のＺ軸方向に沿う厚さは、ゲート電極１７とｐベース層２３との間の絶縁膜４２のＸ軸方向に沿う厚さよりも厚い。
本実施形態においては、距離Ｌ５が、距離Ｌ７と実質的に同じである。距離Ｌ６が、距離Ｌ８と実質的に同じである。距離Ｌ１及び距離Ｌ３は、Ｘ軸方向において変化している。距離Ｌ５は、例えば、ゲート電極１６の下端１６ｂとｎ−ベース層２１との間のＺ軸方向に沿う距離の平均値である。距離Ｌ７は、例えば、ゲート電極１７の下端１７ｂとｎ−ベース層２１との間のＺ軸方向に沿う距離の平均値である。距離Ｌ５及び距離Ｌ７は、距離Ｌ１及び距離Ｌ３と実質的に同じである。距離Ｌ６及び距離Ｌ８は、距離Ｌ２及び距離Ｌ４と実質的に同じである。
ＩＧＢＴ１１０は、ｐ＋コレクタ層５０と、ｐ＋コンタクト層５１と、絶縁膜５４と、絶縁膜５５と、トレンチ６１と、トレンチ６２とをさらに備える。
ｐ＋コレクタ層５０は、ｐ形であり、コレクタ電極１１とｎ−ベース層２１との間に設けられる。ｐ＋コレクタ層５０は、コレクタ電極１１及びｎ−ベース層２１と電気的に接続される。
ｐ＋コンタクト層５１は、ｐ形であり、エミッタ電極１２とｐベース層２３との間に設けられる。ｐ＋コンタクト層５１は、例えば、エミッタ電極１２とｐベース層２３との間に複数設けられる。ｐ＋コンタクト層５１は、Ｙ軸方向に沿って延びる。ｐ＋コンタクト層５１の不純物の濃度は、ｐベース層２３の不純物の濃度よりも高い。ｐ＋コンタクト層５１は、エミッタ電極１２及びｐベース層２３と電気的に接続される。これにより、ｐベース層２３が、ｐ＋コンタクト層５１を介してエミッタ電極１２と電気的に接続される。これにより、例えば、ｐベース層２３に蓄積されたホールが、エミッタ電極１２に排出されやすくなる。
絶縁膜５４は、エミッタ電極１２と絶縁膜４１との間に設けられる。絶縁膜５４は、例えば、エミッタ電極１２とゲート電極１３との絶縁性、及び、エミッタ電極１２とゲート電極１４との絶縁性を高める。
絶縁膜５５は、エミッタ電極１２と絶縁膜４２との間に設けられる。絶縁膜５５は、例えば、エミッタ電極１２とゲート電極１６との絶縁性、及び、エミッタ電極１２とゲート電極１７との絶縁性を高める。
絶縁膜５４及び絶縁膜５５には、例えば、シリコン酸化膜、シリコン窒化膜、または、シリコン酸窒化膜などが用いられる。
トレンチ６１は、ｎ−ベース層２１、ｎバリア層２２及びｐベース層２３に設けられる。トレンチ６１は、Ｚ軸方向及びＹ軸方向に沿って延びる。ゲート電極１３、ゲート電極１４、エミッタ電極１５及び絶縁膜４１は、トレンチ６１の内部に設けられる。
トレンチ６２は、ｎ−ベース層２１、ｎバリア層２２及びｐベース層２３に設けられる。トレンチ６２は、Ｚ軸方向及びＹ軸方向に沿って延びる。ゲート電極１６、ゲート電極１７、エミッタ電極１８及び絶縁膜４２は、トレンチ６２の内部に設けられる。
ｎ＋エミッタ層２４は、例えば、ｐベース層２３の上に複数設けられる。複数のｎ＋エミッタ層２４の１つは、Ｘ軸方向において絶縁膜４１とｐ＋コンタクト層５１との間に設けられる。前記１つのｎ＋エミッタ層２４は、絶縁膜４１（トレンチ６１）に近接して配置される。前記１つのｎ＋エミッタ層２４は、例えば、Ｘ軸方向において絶縁膜４１と接触する。
また、複数のｎ＋エミッタ層２４の別の１つは、Ｘ軸方向において絶縁膜４２とｐ＋コンタクト層５１との間に設けられる。前記別の１つのｎ＋エミッタ層２４は、絶縁膜４２（トレンチ６２）に近接して配置される。前記別の１つのｎ＋エミッタ層２４は、例えば、Ｘ軸方向において絶縁膜４２と接触する。
図２（ａ）及び図２（ｂ）に表したように、ＩＧＢＴ１１０は、素子領域７０と、終端領域７２とを有する。
素子領域７０には、ｎ−ベース層２１と、ｎバリア層２２と、ｐベース層２３と、ｎ＋エミッタ層２４と、のそれぞれが設けられる。素子領域７０は、コレクタ電極１１とエミッタ電極１２との間で電流の流れる領域である。
終端領域７２は、Ｚ軸方向を軸とする軸周りに素子領域７０を囲む。なお、図２（ａ）では、エミッタ電極１２、絶縁膜５４、及び、絶縁膜５５などの図示を便宜的に省略している。
終端領域７２には、ｐ形層７３と、エミッタ配線７４と、ゲート配線７５と、終端絶縁膜７６と、終端トレンチ７７と、が設けられる。
ｐ形層７３は、ｐ形であり、コレクタ電極１１とエミッタ電極１２との間に設けられる。ｐ形層７３は、例えば、ｐベース層２３よりも深い拡散層である。
エミッタ配線７４は、エミッタ電極１２とｐ形層７３との間に設けられる。エミッタ配線７４には、例えば、ポリシリコンなどの導電材料が用いられる。エミッタ電極１２とエミッタ配線７４との間には、絶縁膜５４、絶縁膜５５及び終端絶縁膜７６などの絶縁層が設けられる。エミッタ電極１２には、プラグ部１２ａが設けられる。プラグ部１２ａは、Ｚ軸方向及びＸ軸方向に沿って延び、第１エミッタ配線７３に接する。プラグ部１２ａは、例えば、エミッタ電極１２とエミッタ配線７４との間に設けられた絶縁層を貫通する。これにより、エミッタ配線７４は、エミッタ電極１２と電気的に接続される。
エミッタ配線７４には、Ｚ軸方向及びＸ軸方向に沿って延びるプラグ部７４ａが設けられる。エミッタ電極１５は、Ｙ軸方向に沿って延び、プラグ部７４ａに接する。エミッタ電極１８は、Ｙ軸方向に沿って延び、プラグ部７４ａに接する。これにより、エミッタ電極１５及びエミッタ電極１８が、エミッタ配線７４を介してエミッタ電極１２と電気的に接続される。この例においては、エミッタ電極１５及びエミッタ電極１８は、プラグ部７４ａと連続する。
終端絶縁膜７６は、ｐ形層７３とエミッタ配線７４との間に設けられ、ｐ形層７３とエミッタ配線７４とを電気的に絶縁する。終端絶縁膜７６には、例えば、シリコン酸化膜、シリコン窒化膜、または、シリコン酸窒化膜などが用いられる。
終端トレンチ７７は、Ｚ軸方向及びＸ軸方向に沿って延びる。トレンチ６１及びトレンチ６２は、終端トレンチ７７に接する。プラグ部７４ａは、終端トレンチ７７の内部に設けられる。終端絶縁膜７６の一部は、終端トレンチ７７の内部に設けられ、ｐ形層７３とプラグ部７４ａとを電気的に絶縁する。
ゲート配線７５は、エミッタ電極１２とｐ形層７３との間に設けられ、エミッタ配線７４と離間して配置される。エミッタ電極１２とゲート配線７５との間には、絶縁膜５４や絶縁膜５５などの絶縁層が設けられる。これにより、ゲート配線７５は、エミッタ電極１２と電気的に絶縁される。ｐ形層７３とゲート配線７５との間には、終端絶縁膜７６などの絶縁層が設けられる。これにより、ゲート配線７５は、ｐ形層７３と電気的に絶縁される。
また、ゲート配線７５は、ゲート電極１３の一部の上、ゲート電極１４の一部の上、ゲート電極１６の一部の上、及び、ゲート電極１７の一部の上に設けられる。ゲート配線７５とゲート電極１３との間には、終端絶縁膜７６及び絶縁膜４１が設けられる。ゲート配線７５とゲート電極１４との間には、終端絶縁膜７６及び絶縁膜４１が設けられる。ゲート配線７５とゲート電極１６との間には、終端絶縁膜７６及び絶縁膜４２が設けられる。ゲート配線７５とゲート電極１７との間には、終端絶縁膜７６及び絶縁膜４２が設けられる。
ゲート配線７５には、Ｚ軸方向に沿って延び、ゲート電極１３に接するプラグ部７５ａが設けられる。ゲート配線７５には、ゲート電極１４に接するプラグ部と、ゲート電極１６に接するプラグ部と、ゲート電極１７に接するプラグ部（いずれも図示は省略）と、がさらに設けられる。これにより、ゲート電極１３とゲート電極１４とゲート電極１６とゲート電極１７とは、ゲート配線７５を介して互いに電気的に接続される。
ゲート配線７５とエミッタ電極１５との間には、終端絶縁膜７６及び絶縁膜４１が設けられる。ゲート配線７５とエミッタ電極１８との間には、終端絶縁膜７６及び絶縁膜４２が設けられる。これにより、ゲート配線７５は、エミッタ電極１５及びエミッタ電極１８と電気的に絶縁される。
ゲート配線７５には、例えば、ポリシリコンなどの導電材料が用いられる。ゲート配線７５は、終端領域７２において、図示を省略した金属電極（端子電極）に電気的に接続される。
図３は、第１の実施形態に係る電力用半導体素子の構成を例示する等価回路図である。 図３に表したように、ゲート抵抗Ｒｇと、容量Ｃｇｅと、容量Ｃｇｃと、抵抗Ｒ２とが、ＩＧＢＴ１１０に設けられる。
ゲート抵抗Ｒｇは、ゲート電極１３、ゲート電極１４、ゲート電極１６及びゲート電極１７に電気的に接続される抵抗である。容量Ｃｇｅは、ゲート−エミッタ間に生じる寄生容量である。容量Ｃｇｃは、ゲート−コレクタ間に生じる寄生容量である。抵抗Ｒ２は、エミッタ−コレクタ間の出力抵抗である。
容量Ｃｇｅは、エミッタ電極１２とゲート電極１３との間に生じる寄生容量Ｃｇｅ１と、エミッタ電極１２とゲート電極１４との間に生じる寄生容量Ｃｇｅ２と、エミッタ電極１２とゲート電極１６との間に生じる寄生容量Ｃｇｅ３と、エミッタ電極１２とゲート電極１７との間に生じる寄生容量Ｃｇｅ４と、ゲート電極１３とエミッタ電極１５との間に生じる寄生容量Ｃｇｅ５と、ゲート電極１４とエミッタ電極１５との間に生じる寄生容量Ｃｇｅ６と、ゲート電極１６とエミッタ電極１８との間に生じる寄生容量Ｃｇｅ７と、ゲート電極１７とエミッタ電極１８との間に生じる寄生容量Ｃｇｅ８と、を含む。容量Ｃｇｅは、Ｃｇｅ１＋Ｃｇｅ２＋Ｃｇｅ３＋Ｃｇｅ４＋Ｃｇｅ５＋Ｃｇｅ６＋Ｃｇｅ７＋Ｃｇｅ８である。
エミッタ電極１５及びエミッタ電極１８を設けることにより、容量Ｃｇｅを大きくできる。例えば、ゲート電極１３のうちのエミッタ電極１５と対向する部分の面積の調整、ゲート電極１４のうちのエミッタ電極１５と対向する部分の面積の調整、ゲート電極１６のうちのエミッタ電極１８と対向する部分の面積の調整、または、ゲート電極１７のうちのエミッタ電極１８と対向する部分の面積の調整によって、容量Ｃｇｅを調整できる。
次に、ＩＧＢＴ１１０の動作について説明する。
例えば、コレクタ電極１１にプラスの電圧を印加し、エミッタ電極１２を接地する。そして、ゲート電極１３、ゲート電極１４、ゲート電極１６及びゲート電極１７にプラスの電圧を印加する。これにより、コレクタ電極１１とエミッタ電極１２との間に電流が流れる。ゲート電極１３、ゲート電極１４、ゲート電極１６及びゲート電極１７に閾値電圧以上の電圧を印加すると、ｐベース層２３のうちの絶縁膜４１の近傍の領域、及び、ｐベース層２３のうちの絶縁膜４２の近傍の領域に、反転チャネルが形成される。電流は、例えば、コレクタ電極１１から、ｐ＋コレクタ層５０、ｎ−ベース層２１、反転チャネル、ｎ＋エミッタ層２４を経由して、エミッタ電極１２に流れる。
次に、ＩＧＢＴ１１０の効果について説明する。
ｎバリア層２２を設けることにより、エミッタ電極１２に流れるホールの排出抵抗を高くできる。すなわち、ＩＥ効果が得られる。これにより、エミッタ電極１２からの電子の注入効率が高められ、エミッタ電極１２側のキャリア濃度が高められる。これにより、高耐圧と低オン電圧とを実現できる。オン電圧は、ｎバリア層２２のそれぞれの不純物の濃度を高くすることによって、より低減できる。ＩＥ効果を利用したＩＧＢＴ１１０は、ＩＥＧＴ（injection-Enhanced Gate Bipolar Transistor）と呼ばれる場合もある。
ＩＧＢＴにおいて、トレンチ６１内にゲート電極１３のみを設け、距離Ｌ１を距離Ｌ２と実質的に同じとする（絶縁膜４１の膜厚を均一にする）とともに、トレンチ６２内にゲート電極１６のみを設け、距離Ｌ５を距離Ｌ６と実質的に同じとする（絶縁膜４２の膜厚を均一にする）構成がある。この参考例のＩＧＢＴには、ターンオンの際に、ゲート電圧が発振するという問題がある。参考例におけるゲート電圧の発振は、ｎバリア層２２のそれぞれの不純物の濃度を高くすることによってより顕著となる。すなわち、参考例の構成においては、オン電圧の低減とスイッチング特性の向上とが、トレードオフの関係にある。
ｎバリア層２２は、コレクタ電極１１からエミッタ電極１２に向かう正孔（ホール）に対して障壁となる。また、参考例においては、例えば、コレクタ電極１１に６５０Ｖ程度の電圧が印加され、ゲート電極１３及びゲート電極１６に１５Ｖ程度の電圧が印加される。すなわち、コレクタ電圧は、ゲート電圧に対して十分に大きい。このため、正孔は、コレクタ電極１１からエミッタ電極１２に向かう際に、ゲート電圧に引かれ、ｎバリア層のうちのゲート電極の近傍の部分を流れる。このとき、ゲート−コレクタ間の容量Ｃｇｃを介して、ゲート電極に変位電流が流れる。この変位電流が、ゲート電圧を発振させる。ターンオン時、通常ゲート電極に流れ込む電流に対して、ゲート電極から流れ出す電流が負性容量として見なせる。
式（１）の条件を満たすときに、ゲート電圧は発振する。

Figure 2014067753
式（１）に表したように、ゲート電圧の発振は、ＩＧＢＴ１１０の相互コンダクタンスｇｍ、ゲート抵抗Ｒｇ、出力抵抗Ｒ２、容量Ｃｇｅ及び容量Ｃｇｃと相関する。ゲート電圧Ｖｇの発振は、相互コンダクタンスｇｍの大きさに比例する。式（１）の関係が成り立つ状態において、式（１）の左辺と右辺との差が大きくなるほど、より顕著にゲート電圧Ｖｇが発振する。
本願実施形態に係るＩＧＢＴ１１０では、エミッタ電極１５及びエミッタ電極１８により、容量Ｃｇｅを大きくできる。これにより、ＩＧＢＴ１１０では、式（１）の不等式の右辺部分を大きくできる。すなわち、ゲート電極の近傍を流れるホールに起因してゲート電極１３、ゲート電極１４、ゲート電極１６及びゲート電極１７に変位電流が流れた場合にも、ゲート電圧の発振を抑えることができる。これにより、ＩＧＢＴ１１０では、ｎバリア層２２の不純物の濃度を高くすることができる。ＩＧＢＴ１１０では、オン電圧の低減とスイッチング特性の向上とのトレードオフを改善することができる。ＩＧＢＴ１１０では、低オン電圧で、スイッチング特性の良好な電力用半導体素子が得られる。
さらに、ＩＧＢＴ１１０では、距離Ｌ１を距離Ｌ２よりも長くし、距離Ｌ３を距離Ｌ４よりも長くし、距離Ｌ５を距離Ｌ６よりも長くし、距離Ｌ７を距離Ｌ８よりも長くすることにより、容量Ｃｇｃを小さくできる。これにより、ＩＧＢＴ１１０では、容量Ｃｇｃに起因する変位電流の発生を抑え、ゲート電圧の発振をより適切に抑えることができる。また、容量Ｃｇｃを低減させることによって、容量Ｃｇｅとの比Ｃｇｃ／Ｃｇｅをより小さくすることができる。これにより、変位電流が流れた場合のゲート電圧の発振をより適切に抑えることができる。また、ＩＧＢＴ１１０では、距離Ｌ１が、距離Ｌ３と実質的に同じであり、距離Ｌ２が、距離Ｌ４と実質的に同じである。これにより、例えば、ＩＧＢＴ１１０の形成が容易になる。
次に、ＩＧＢＴ１１０の製造方法について説明する。
図４（ａ）〜図４（ｆ）、及び、図５（ａ）〜図５（ｆ）は、第１の実施形態に係る電力用半導体素子の製造方法の手順を例示する工程順模式的断面図である。
図４（ａ）に表したように、イオン注入処理により、ｎ−ベース層２１となるｎ形半導体基板２１ｆの上部の領域に、ｎバリア層２２となるｎバリア膜２２ｆを形成する。例えば、エピタキシャル成長処理により、ｎ形半導体基板２１ｆの上にｎバリア膜２２ｆを形成してもよい。
図４（ｂ）に表したように、イオン注入処理により、ｎバリア膜２２ｆの上部の領域に、ｐベース層２３となるｐベース膜２３ｆを形成する。例えば、エピタキシャル成長処理により、ｎバリア膜２２ｆの上にｐベース膜２３ｆを形成してもよい。
図４（ｃ）に表したように、フォトリソグラフ処理及びイオン注入処理により、ｐベース膜２３ｆの上部の領域に、ｐ＋コンタクト層５１となる複数のｐ形領域５１ｆを形成する。
図４（ｄ）に表したように、フォトリソグラフ処理及びイオン注入処理により、ｐベース膜２３ｆの上部の領域の隣り合う２つのｐ形領域５１ｆのそれぞれの間に、ｎ＋エミッタ層２４となる複数のｎ形領域２４ｆを形成する。これにより、ｐ形領域５１ｆからｐ＋コンタクト層５１が形成される。
図４（ｅ）に表したように、フォトリソグラフ処理及びエッチング処理により、トレンチ６１及びトレンチ６２を形成する。トレンチ６１及びトレンチ６２は、例えば、ｎ形領域２４ｆ、ｐベース膜２３ｆ及びｎバリア膜２２ｆを貫通し、ｎ形半導体基板２１ｆに到達するように形成する。これにより、ｎバリア層２２が、ｎバリア膜２２ｆから形成される。ｐベース層２３が、ｐベース膜２３ｆから形成される。ｎ＋エミッタ層２４が、ｎ形領域２４ｆから形成される。
図４（ｆ）に表したように、ｎ形半導体基板２１ｆの上に、絶縁膜４１の一部及び絶縁膜４２の一部となる絶縁層８０を形成する。絶縁層８０の一部は、トレンチ６１の内壁に沿う。絶縁層８０の別の一部は、トレンチ６２の内壁に沿う。
図５（ａ）に表したように、トレンチ６１内の残余の空間及びトレンチ６２内の残余の空間に導電材料を埋め込むことにより、エミッタ電極１５とエミッタ電極１８とを形成する。エミッタ電極１８は、エミッタ電極１５と別に形成してもよい。
図５（ｂ）に表したように、フォトリソグラフ処理及びエッチング処理により、トレンチ６１内の一部８０ａ及びトレンチ６２内の一部８０ｂを残して、絶縁層８０を除去する。
ｎ形半導体基板２１ｆの上に、絶縁膜４１の一部及び絶縁膜４２の一部となる絶縁層８１を形成する。絶縁層８１の一部は、トレンチ６１の内壁に沿う。絶縁層８１の別の一部は、トレンチ６２の内壁に沿う。絶縁層８１の厚さは、絶縁層８０の厚さよりも薄くする。これにより、距離Ｌ１が距離Ｌ２よりも長くなり、距離Ｌ３が距離Ｌ４よりも長くなり、距離Ｌ５が距離Ｌ６よりも長くなり、距離Ｌ７が距離Ｌ８よりも長くなる。
図５（ｃ）に表したように、トレンチ６１内の残余の空間及びトレンチ６２内の残余の空間に導電材料を埋め込むことにより、ゲート電極１３とゲート電極１４とゲート電極１６とゲート電極１７とを形成する。ゲート電極１３とゲート電極１４とゲート電極１６とゲート電極１７とは、それぞれ個別に形成してもよい。
図５（ｄ）に表したように、絶縁膜５４及び絶縁膜５５を形成する。絶縁膜５４及び絶縁膜５５は、例えば、絶縁層８１よりも厚い絶縁層を絶縁層８１の上に形成し、フォトリソグラフ処理及びエッチング処理によって、その絶縁層と絶縁層８１との一部を除去することによって形成される。また、これにより、一部８０ａと絶縁層８１の一部とによって、絶縁膜４１が形成され、一部８０ｂと絶縁層８１の別の一部とによって、絶縁膜４２が形成される。
図５（ｅ）に表したように、例えばイオン注入処理により、ｎ形半導体基板２１ｆの下側の領域に、ｐ＋コレクタ層５０を形成する。これにより、ｎ形半導体基板２１ｆからｎ−ベース層２１が形成される。例えばエピタキシャル成長処理により、ｎ形半導体基板２１ｆの下に、ｐ＋コレクタ層５０を形成してもよい。
図５（ｆ）に表したように、例えばスパッタリング処理などにより、ｎ＋エミッタ層２４、ｐ＋コンタクト層５１、絶縁膜５４及び絶縁膜５５の上に、エミッタ電極１２を形成する。例えばスパッタリング処理などにより、ｐ＋コレクタ層５０の下に、コレクタ電極１１を形成する。
以上により、ＩＧＢＴ１１０が完成する。
次に、第１の実施形態の第１の変形例について説明する。
図６は、第１の実施形態に係る電力用半導体素子の第１の変形例の構成を例示する模式的断面図である。
図６に表したように、ＩＧＢＴ１１１においては、ゲート電極１３の下端１３ｂが、ｐベース層２３よりも下で、ｎ−ベース層２１よりも上に位置する。ゲート電極１４の下端１４ｂが、ｐベース層２３よりも下で、ｎ−ベース層２１よりも上に位置する。エミッタ電極１５の下端１５ｂが、ｐベース層２３よりも下で、ｎ−ベース層２１よりも上に位置する。ゲート電極１６の下端１６ｂが、ｐベース層２３よりも下で、ｎ−ベース層２１よりも上に位置する。ゲート電極１７の下端１７ｂが、ｐベース層２３よりも下で、ｎ−ベース層２１よりも上に位置する。エミッタ電極１８の下端１８ｂが、ｐベース層２３よりも下で、ｎ−ベース層２１よりも上に位置する。すなわち、下端１３ｂ、下端１４ｂ、下端１５ｂ、下端１６ｂ、下端１７ｂ及び下端１８ｂのそれぞれのＺ軸方向の位置（高さ）は、ｎバリア層２２のＺ軸方向の厚さの範囲の中にある。
ＩＧＢＴ１１１においても、ＩＧＢＴ１１０と同様に、低オン電圧で、スイッチング特性の良好な電力用半導体素子が得られる。ＩＧＢＴ１１１では、ゲート電極１３、ゲート電極１４、エミッタ電極１５、ゲート電極１６、ゲート電極１７及びエミッタ電極１８のＺ軸方向に沿う長さを、ＩＧＢＴ１１０に比べて相対的に短くすることができる。このため、ＩＧＢＴ１１１では、ＩＧＢＴ１１０に比べて構成を簡素にできる。例えば、製造時間を短縮できる。例えば、歩留まりを向上できる。一方、ＩＧＢＴ１１０では、例えば、ＩＧＢＴ１１１よりもアバランシェ耐量を高めることができる。
ＩＧＢＴ１１１において、コレクタ電極１１とエミッタ電極１２との間に電圧を印加する。これにより、ｎバリア層２２とｐベース層２３とのｐｎ接合部分から、コレクタ電極１１側に向かって空乏層ＤＬが延びる。
ｎバリア層２２では、ｎ−ベース層２１に比べて不純物の濃度が高く、ｎ−ベース層２１に比べて空乏層ＤＬが延び難い。また、ＩＧＢＴ１１１では、下端１３ｂ、下端１４ｂ、下端１５ｂ、下端１６ｂ、下端１７ｂ及び下端１８ｂが、ｎ−ベース層２１よりも上に位置している。このため、ＩＧＢＴ１１１では、ｎ−ベース層２１に電界がかかりにくく、ｎ−ベース層２１にも空乏層ＤＬが延び難い。ＩＧＢＴ１１１では、ｎバリア層２２に電界が集中し易く、ｎバリア層２２において、アバランシェ降伏が発生しやすい。
ＩＧＢＴ１１０においては、下端１３ｂ、下端１４ｂ、下端１５ｂ、下端１６ｂ、下端１７ｂ、及び、下端１８ｂが、ｎバリア層２２よりも下に位置する。ＩＧＢＴ１１０では、空乏層ＤＬのうちのゲート電極１３の下端１３ｂの近傍からゲート電極１７に向かう部分と、空乏層ＤＬのうちのゲート電極１７の下端１７ｂの近傍からゲート電極１３に向かう部分とが、互いに徐々に近づく。やがて、２つの部分が、接する。これにより、ＩＧＢＴ１１０では、ＩＧＢＴ１１１に比べ、空乏層ＤＬを厚くできる（図１参照）。これにより、ＩＧＢＴ１１０では、ＩＧＢＴ１１１に比べて耐圧を高めることができる。
また、ＩＧＢＴ１１０では、ゲート電極１３からゲート電極１７に向かう部分と、ゲート電極１７からゲート電極１３に向かう部分と、の接触により、空乏層ＤＬのＺ軸方向の位置の変動が抑えられる。これにより、ＩＧＢＴ１１０では、ＩＧＢＴ１１１に比べ、局所的な電界の集中を抑え、アバランシェ耐量を高めることができる。
次に、第１の実施形態の第２の変形例について説明する。
図７（ａ）及び図７（ｂ）は、第１の実施形態に係る電力用半導体素子の第２の変形例の構成を例示する模式図である。
図７（ａ）は、模式的平面図である。図７（ｂ）は、模式的断面図である。図７（ｂ）は、図７（ａ）のＣ１−Ｃ２線断面を表す。
図７に表したように、ＩＧＢＴ１１２には、ｎ＋エミッタ層２４を含むｎ＋エミッタ部９０と、ｐ＋コンタクト層５１を含むｐ＋コンタクト部９２と、が設けられる。
ｎ＋エミッタ部９０においては、ｎ＋エミッタ層２４が、Ｘ軸方向に延びる。ｐ＋コンタクト部９２においては、ｐ＋コンタクト層５１が、Ｘ軸方向に延びる。すなわち、ＩＧＢＴ１１２では、ｎ＋エミッタ部９０とｐ＋コンタクト部９２とが、トレンチ６１及びトレンチ６２と直交する方向に延びる。
ＩＧＢＴ１１２は、複数のｎ＋エミッタ部９０と、複数のｐ＋コンタクト部９２と、を含む。複数のｎ＋エミッタ部９０と複数のｐ＋コンタクト部９２とは、素子領域７０において、Ｙ軸方向に交互に並べられる。
ＩＧＢＴ１１２では、ＩＧＢＴ１１０に比べて、ｎ＋エミッタ層２４やｐ＋コンタクト層５１を素子領域７０により効率良く配置することができる。これにより、ＩＧＢＴ１１２では、例えば、ＩＧＢＴ１１０に比べて、電界の局所的な集中をより適切に抑え、耐圧をより高めることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図８は、第２の実施形態に係る電力用半導体素子の構成を例示する模式的断面図である。
図８に表したように、ＩＧＢＴ１２０においては、トレンチ６２側のｎ＋エミッタ層２４が省略されている。また、ＩＧＢＴ１２０においては、ｐ＋コンタクト層５１が、Ｘ軸方向において絶縁膜４２と接触する。ＩＧＢＴ１２０においては、電極１６と電極１７と電極１８とのそれぞれが、エミッタ電極１２と電気的に接続されている。このため、ＩＧＢＴ１２０では、トレンチ６２側にｎ＋エミッタ層２４を設ける必要がない。
図９（ａ）及び図９（ｂ）は、第２の実施形態に係る電力用半導体素子の構成を例示する模式図である。
図９（ａ）は、模式的平面図である。図９（ｂ）は、模式的断面図である。図９（ｂ）は、図９（ａ）のＤ１−Ｄ２線断面を表す。
図９（ａ）及び図９（ｂ）に表したように、ＩＧＢＴ１２０は、エミッタ配線７８を備える。
エミッタ配線７８は、エミッタ電極１２とｐ形層７３との間に設けられる。エミッタ配線７８は、エミッタ配線７４及びゲート配線７５と離間して配置される。また、エミッタ配線７８は、電極１６の一部の上、及び、電極１７の一部の上に設けられる。エミッタ配線７８には、例えば、ポリシリコンなどの導電材料が用いられる。
エミッタ電極１２とエミッタ配線７８との間には、絶縁膜５４、絶縁膜５５及び終端絶縁膜７６などの絶縁層が設けられる。エミッタ電極１２には、プラグ部１２ｂが設けられる。プラグ部１２ｂは、Ｚ軸方向に沿って延び、エミッタ配線７８に接する。プラグ部１２ｂは、例えば、エミッタ電極１２とエミッタ配線７８との間に設けられた絶縁層を貫通する。これにより、エミッタ配線７８は、エミッタ電極１２と電気的に接続される。
エミッタ配線７８と電極１６との間には、終端絶縁膜７６及び絶縁膜４２が設けられる。エミッタ配線７８と電極１７との間には、終端絶縁膜７６及び絶縁膜４２が設けられる。エミッタ配線７８には、Ｚ軸方向に沿って延び、電極１６に接するプラグ部７８ａが設けられる。また、エミッタ配線７８には、Ｚ軸方向に沿って延び、電極１７に接するプラグ部（図示は省略）が設けられる。これにより、終端領域７２において、電極１６及び電極１７が、エミッタ配線７８を介してエミッタ電極１２と電気的に接続される。
ＩＧＢＴ１２０でも、ＩＧＢＴ１１０と同様に、低オン電圧で、スイッチング特性の良好な電力用半導体素子を得ることができる。ゲート電極１３及びゲート電極１４には、例えば、１５Ｖの電圧が印加される。一方、エミッタ電極１５、電極１６、電極１７及び電極１８は、例えば、接地される。このため、ＩＧＢＴ１２０では、コレクタ電極１１からエミッタ電極１２に向かう正孔が、電極１６〜電極１８に引かれる。これにより、ＩＧＢＴ１２０では、ゲート電極１３の近傍及びゲート電極１４の近傍を流れる正孔を低減させ、ゲート電圧の発振をより適切に抑えることができる。ｎバリア層２２の不純物の濃度をより高めることもできる。
次に、第２の実施形態の変形例について説明する。
図１０は、第２の実施形態に係る電力用半導体素子の変形例の構成を例示する模式的断面図である。
図１０に表したように、ＩＧＢＴ１２１は、導電部９４を備える。導電部９４は、エミッタ電極１２と電極１６との間、エミッタ電極１２と電極１７との間、及び、エミッタ電極１２と電極１８との間に設けられる。導電部９４は、素子領域７０において、電極１６〜電極１８に沿ってＹ軸方向に延びる。導電部９４には、例えば、アルミニウムなどの導電材料が用いられる。導電部９４は、エミッタ電極１２と電極１６と電極１７と電極１８とのそれぞれを電気的に接続する。
ＩＧＢＴ１２１では、導電部９４により、電極１６と電極１７と電極１８とが、素子領域７０においてエミッタ電極１２と電気的に接続される。すなわち、電極１６と電極１７と電極１８とが、直上でエミッタ電極１２と電気的に接続される。これにより、ＩＧＢＴ１２１では、電極１６や電極１７に流れる変位電流をよりスムーズにエミッタ電極１２に流すことができ、スイッチングの安定性をより高めることができる。なお、導電部９４を介することなく、電極１６と電極１７と電極１８とを、エミッタ電極１２に直接接触させてもよい。
（第３の実施形態）
次に、第３の実施形態について説明する。
図１１は、第３の実施形態に係る電力用半導体素子の構成を例示する模式的断面図である。
図１１に表したように、ＩＧＢＴ１３０においては、電極１６と電極１７とが、エミッタ電極１２と電気的に接続され、電極１８が、ゲート電極１３及びゲート電極１４と電気的に接続される。
ＩＧＢＴ１２０及びＩＧＢＴ１２１では、ＩＧＢＴ１１０に比べて変位電流の発生を抑えられる反面、ＩＧＢＴ１１０に比べて容量Ｃｇｅが小さくなってしまう。これに対し、ＩＧＢＴ１３０では、ＩＧＢＴ１２０やＩＧＢＴ１２１と同様に変位電流の発生を抑えられるとともに、電極１６と電極１８との間に生じる寄生容量、及び、電極１７と電極１８との間に生じる寄生容量により、ＩＧＢＴ１１０と同程度の容量Ｃｇｅを設けることができる。これにより、ＩＧＢＴ１３０では、ゲート電圧の発振をより適切に抑えることができる。
上記各実施形態では、トレンチゲート型構造のＩＧＢＴを電力用半導体素子として示している。電力用半導体素子は、例えば、トレンチゲート型構造のＭＯＳＦＥＴでもよい。ＭＯＳＦＥＴとする場合には、例えば、第１電極をソース電極とし、第２電極をドレイン電極とし、第４半導体層をｎソース層とし、ｐ＋コレクタ層５０をｎ＋ドレイン層とする。
実施形態によれば、低いオン電圧で、スイッチング特性の良好な電力用半導体素子が提供される。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、電力用半導体素子に含まれる、第１〜第８電極、第１〜第４半導体層、素子領域、及び、終端領域などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した電力用半導体素子を基にして、当業者が適宜設計変更して実施し得る全ての電力用半導体素子も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…コレクタ電極（第１電極）、 １１ａ…第１の面、 １１ｂ…第２の面、 １２…エミッタ電極（第２電極）、 １２ａ、１２ｂ…プラグ部、 １３…ゲート電極（第３電極）、 １３ａ、１４ａ、１５ａ、１６ａ、１７ａ、１８ａ…上端、 １３ｂ、１４ｂ、１５ｂ、１６ｂ、１７ｂ、１８ｂ…下端、 １４…ゲート電極（第４電極）、 １５…エミッタ電極（第５電極）、 １６…電極（第６電極）、 １７…電極（第７電極）、 １８…電極（第８電極）、 ２１…ｎ−ベース層（第１半導体層）、 ２１ｆ…ｎ形半導体基板、 ２２…ｎバリア層（第２半導体層）、 ２２ｆ…ｎバリア膜、 ２３…ｐベース層（第３半導体層）、 ２３ｆ…ｐベース膜、 ２４…ｎ＋エミッタ層（第４半導体層）、 ２４ｆ…ｎ形領域、 ４１…絶縁膜、 ４１ａ…下端、 ４２…絶縁膜、 ４２ａ…下端、 ５０…ｐ＋コレクタ層、 ５１…ｐ＋コンタクト層、 ５１ｆ…ｐ形領域、 ５４、５５…絶縁膜、 ６１、６２…トレンチ、 ７０…素子領域、 ７２…終端領域、 ７３…ｐ形層、 ７４…エミッタ配線、 ７４ａ…プラグ部、 ７５…ゲート配線、 ７５ａ…プラグ部、 ７６…終端絶縁膜、 ７７…終端トレンチ、 ７８…エミッタ配線、 ７８ａ…プラグ部、 ８０…絶縁層、 ８０ａ、８０ｂ…一部、 ８１…絶縁層、 ９０…ｎ＋エミッタ部、 ９２…ｐ＋コンタクト部、 ９４…導電部、 １１０、１１１、１１２、１２０、１２１、１３０…ＩＧＢＴ（電力用半導体素子）、 Ｃｇｃ、Ｃｇｅ、Ｃｇｅ１〜Ｃｇｅ６…容量、 ＤＬ…空乏層、 Ｌ１〜Ｌ８…距離、 Ｒ２…出力抵抗、 Ｒｇ…ゲート抵抗

Claims (9)

  1. 第１の面と第２の面とを有する第１電極と、
    前記第１電極の前記第１の面側に設けられた第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられ、前記第１半導体層よりも不純物の濃度が高い第１導電形の第２半導体層と、
    前記第２半導体層の上に設けられた第２導電形の第３半導体層と、
    前記第３半導体層の上に設けられた第１導電形の第４半導体層と、
    前記第４半導体層と電気的に接続された第２電極と、
    前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記第１半導体層と前記第２半導体層との積層方向に延伸する第３電極と、
    前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸し、前記第３電極と並べられる第４電極と、
    前記第３電極と前記第４電極との間に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸し、前記第２電極と電気的に接続された第５電極と、
    前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸し、前記第３電極と電気的に接続された第６電極と、
    前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸し、前記第６電極と並べられ、前記第３電極と電気的に接続された第７電極と、
    前記第６電極と前記第７電極との間に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸し、前記第２電極と電気的に接続された第８電極と、
    を備え、
    前記第３電極の下端と前記第１半導体層との間の距離は、前記第３電極と前記第３半導体層との間の距離よりも長く、
    前記第４電極の下端と前記第１半導体層との間の距離は、前記第４電極と前記第３半導体層との間の距離よりも長い電力用半導体素子。
  2. 第１の面と第２の面とを有する第１電極と、
    前記第１電極の前記第１の面側に設けられた第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられ、前記第１半導体層よりも不純物の濃度が高い第１導電形の第２半導体層と、
    前記第２半導体層の上に設けられた第２導電形の第３半導体層と、
    前記第３半導体層の上に設けられた第１導電形の第４半導体層と、
    前記第４半導体層と電気的に接続された第２電極と、
    前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記第１半導体層と前記第２半導体層との積層方向に延伸する第３電極と、
    前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸し、前記第３電極と並べられる第４電極と、
    前記第３電極と前記第４電極との間に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸し、前記第２電極と電気的に接続された第５電極と、
    を備えた電力用半導体素子。
  3. 前記第３電極の下端と前記第１半導体層との間の距離は、前記第３電極と前記第３半導体層との間の距離よりも長く、
    前記第４電極の下端と前記第１半導体層との間の距離は、前記第４電極と前記第３半導体層との間の距離よりも長い請求項２記載の電力用半導体素子。
  4. 前記第３電極の下端は、前記第２半導体層よりも下に位置し、前記第４電極の下端は、前記第２半導体層よりも下に位置する請求項２または３に記載の電力用半導体素子。
  5. 前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸する第６電極と、
    前記第２半導体層及び前記第３半導体層に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸し、前記第６電極と並べられる第７電極と、
    前記第６電極と前記第７電極との間に絶縁膜を介して設けられ、上端が前記第３半導体層に位置し、前記積層方向に延伸する第８電極と、
    をさらに備えた請求項２〜４のいずれか１つに記載の電力用半導体素子。
  6. 前記第６電極と前記第７電極とは、前記第３電極と電気的に接続され、
    前記第８電極は、前記第２電極と電気的に接続されている請求項５記載の電力用半導体素子。
  7. 前記第６電極と前記第７電極と前記第８電極とは、前記第２電極と電気的に接続されている請求項５記載の電力用半導体素子。
  8. 前記第１半導体層と前記第２半導体層と前記第３半導体層と前記第４半導体層とを含む素子領域と、
    前記第１半導体層から前記第４半導体層に向かう積層方向を軸とする軸周りに前記素子領域を囲む終端領域と、
    をさらに備え、
    前記第６電極と前記第７電極と前記第８電極とは、前記素子領域において前記第２電極と電気的に接続されている請求項７記載の電力用半導体素子。
  9. 前記第６電極と前記第７電極とは、前記第２電極と電気的に接続され、
    前記第８電極は、前記第３電極と電気的に接続されている請求項５記載の電力用半導体素子。
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