WO2016194462A1 - 半導体装置 - Google Patents

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WO2016194462A1
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俊介 福永
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サンケン電気株式会社
俊介 福永
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a structure of a trench gate type semiconductor device that performs a switching operation.
  • a trench gate type power MOSFET As a switching device (power semiconductor device) that performs a switching operation with a large current, a trench gate type power MOSFET is widely used.
  • a trench gate type power MOSFET generally includes a first conductivity type drain region, a first conductivity type drift region formed on the first conductivity type drain region, and a first conductivity type drift region.
  • a second conductive type base region selectively formed on the first conductive type, a first conductive type source region selectively formed on the second conductive type base region, and drift from the source region through the base region A trench reaching the region, a gate electrode formed on the sidewall of the trench facing the base region via an insulating film, a source electrode electrically connected to the source region, and a drain electrode electrically connected to the drain region Is provided.
  • the facing area between the gate electrode and the drift region is wide, the capacitance between the gate and the drain increases.
  • the drift region and the gate are formed by projecting the auxiliary electrode electrically connected to the source electrode between the left and right gate electrodes disposed in the groove below the gate electrode.
  • the area facing the electrode can be reduced, and a depletion layer in the drift region by the auxiliary electrode can be generated in a wide range.
  • the impurity concentration in the drift region can be increased, and the on-resistance of the semiconductor device can be reduced.
  • the auxiliary electrode is lifted from one end side of the semiconductor device outside the active region made of the trench gate type power MOSFET and connected to one upper electrode on the substrate, and the gate electrode is connected to the upper electrode.
  • the distance from one upper electrode to the end of the gate electrode (the other end side end of the semiconductor device)
  • the gate resistance increases. Further, by arranging the structure shown in FIG.
  • the present invention has been made in view of such problems, and an object thereof is to provide an invention that solves the above problems.
  • a semiconductor device of the present invention includes a first conductivity type first semiconductor region, a second conductivity type second semiconductor region disposed on the first semiconductor region, and a first conductivity disposed on the second semiconductor region.
  • a semiconductor substrate including a third semiconductor region of the mold, a groove reaching the first semiconductor region from the third semiconductor region through the second semiconductor region, and a control electrode disposed on the side surface of the groove via an insulating film
  • an active region that includes an auxiliary electrode that is insulated from the control electrode in the groove, and includes a plurality of active regions in a direction in which the groove extends in a plan view, and the groove is also formed between the active regions.
  • the auxiliary electrode is provided between the active regions.
  • the present invention is configured as described above, the balance between the active region and the breakdown voltage between the active regions can be suppressed.
  • FIG. 3 is a cross-sectional view taken along II of the semiconductor device 1 of FIG. 2.
  • 1 is a plan view of a semiconductor device 1.
  • FIG. 3 is a cross-sectional view taken along III-III of the semiconductor device 1 of FIG. 2.
  • FIG. 4 is a cross-sectional view of the semiconductor device 1 of FIG. 2 cut along VV. It is sectional drawing of Example 2 corresponding to FIG. It is sectional drawing of Example 2 corresponding to FIG. It is sectional drawing of Example 2 corresponding to FIG.
  • FIG. 1 is a cross-sectional view taken along II in the plan view of the semiconductor device 1 of FIG.
  • the semiconductor device 1 is a trench gate type semiconductor device formed on a semiconductor substrate 2 made of silicon.
  • an n ⁇ layer 20 serving as a drift region and a p ⁇ layer 30 serving as a base region are sequentially formed on an N + layer 10 serving as a drain region.
  • a groove (trench) 100 penetrating the p ⁇ layer 30 is formed on the surface side of the semiconductor substrate 2.
  • a plurality of grooves 100 are formed in parallel with each other so as to extend in the direction perpendicular to the paper surface in FIG. 1, and only a part of the cross-sectional view of the semiconductor device 1 is shown in FIG. *
  • n + layers 40 serving as source regions are formed on both sides of the trench 100.
  • An insulating film 71 is formed on the inner surface (side surface and bottom surface) of the groove 100.
  • the gate electrode 60 is provided along the left and right side walls of the trench 100 facing the p ⁇ layer 30. However, each of the left and right gate electrodes 60 is connected by a first upper electrode (bus line) 200 described later.
  • the gate electrode 60 is made of, for example, conductive polycrystalline silicon doped at a high concentration.
  • the auxiliary electrode 50 separated (insulated) from the left and right gate electrodes 60 is formed to extend below the bottom surface of the gate electrode 60.
  • An insulating film 71 is formed on the bottom surface of the trench 100, and the auxiliary electrode 50 is insulated from the underlying n ⁇ layer 20.
  • An interlayer insulating film 70 is formed in the trench 100 so as to cover the left and right gate electrodes 60 and to electrically insulate the auxiliary electrode 50 from the gate electrodes 60 on both sides thereof.
  • a source electrode (first main electrode) 90 is formed on the surfaces of the semiconductor substrate 2 and the interlayer insulating film 70. With the above configuration, the source electrode 90 is connected to the p ⁇ layer 30 and the n + layer 40 on the surface of the semiconductor substrate 2. The source electrode 90 and the gate electrode 60 are insulated by the interlayer insulating film 70. On the other hand, a drain electrode (second main electrode) 80 electrically connected to the N + layer (drain region) 10 is formed on the entire back surface of the semiconductor substrate 2. *
  • the gate electrode 60 is not formed on the bottom surface side of the groove 100 but is divided on both sides of the groove 100. Furthermore, since the auxiliary electrode 50 has the same potential (ground potential) as the source electrode 90, the gate-drain capacitance Cgd (feedback capacitance) is reduced. *
  • the auxiliary electrode 50 is disposed so as to extend deeper than the gate electrode 60, the depletion layer on the bottom side of the groove 100 can be well spread and the breakdown voltage can be improved.
  • FIG. 2 is a plan view of the semiconductor device 1. As shown in the plan view of the semiconductor device 1 in FIG. 2, a plurality of grooves 100 extending from one end 2 a side of the semiconductor substrate 2 toward the other end 2 b side are provided. The end portions of the plurality of grooves 100 include connection grooves 101 that connect the end portions of the plurality of adjacent grooves 100. Note that the connection groove 101 is not necessarily provided. *
  • the n + layer 40 is formed on the left and right sides of the groove 100 so as to extend in the extending direction of the groove 100.
  • the n + layer 40 is not provided in the lifting region 500 (region surrounded by the dotted line in FIG. 2) on the center side of the semiconductor substrate 2 sandwiched between the end portions 2 a and 2 b of the semiconductor substrate 2.
  • a gate electrode 60 is provided in the trench 100.
  • the gate electrode 60 is not provided in the groove 100 in the lifting region 500 on the center side of the semiconductor substrate 2 sandwiched between the end portions 2a and 2b of the semiconductor substrate 2, and one end portion of the semiconductor substrate 2 is provided.
  • the gate electrode 60 on the 2a side and the gate electrode 60 on the other end 2b side are divided.
  • the inside of the lifting region 500 is a region that does not operate as a MOSFET, and when viewed in plan as shown in FIG. 2, the one end 2a side of the semiconductor substrate 2 and the semiconductor substrate 2 An active region 400 that functions as a MOSFET is formed on the other end 2b side.
  • the gate electrode 60 extends to the lifting region 500 side from the n + layer 40, and the gate electrode 60 extends to the end portions 2a, 2b side of the semiconductor substrate 2 from the n + layer 40. It is desirable that *
  • the auxiliary electrode 50 is continuously provided in the groove 100 from one end 2 a side of the semiconductor substrate 2 to the other end 2 b side of the semiconductor substrate 2 when viewed in plan. That is, since the auxiliary electrode 50 is arranged not only in the active region 400 but also between the active regions, it is possible to suppress the breakdown of the balance between the breakdown voltage between the active regions and the breakdown voltage of the active region. Concentration of current can be suppressed. In addition, since the gate electrode 60 is not formed in the trench 100 between the active regions, an increase in gate capacitance can be suppressed.
  • the interval between the centers of the adjacent trenches 100 may be the same width and interval in the active region and immediately below the first upper electrode 300.
  • a plurality of grooves 100 crossing the groove 100 and extending from the groove 100 toward the adjacent groove 100 are located at the center between the one end and the other end of the semiconductor substrate 2.
  • a first upper electrode (bus line) 200 extending over the top is disposed.
  • the first upper electrode 200 is electrically connected to the source electrode 90.
  • Each of the first upper electrodes 200 is electrically connected to the aforementioned source electrode 90, but the first upper electrode 200 and the source electrode 90 may be integrated as shown in FIG. *
  • the auxiliary electrode 50 extends in the groove 100 and further extends into the connection groove 101 on one end 2a side and the other end 2b side of the semiconductor substrate 2, and the auxiliary electrode 50 extends between the groove 100 and the connection groove.
  • 101 may be T-shaped at the connecting portion.
  • FIG. 3 a cross section including at least a part of the lifting region and cut along II-II is shown in FIG. 3, and a cross section cut along III-III is shown in FIG.
  • the gate electrode 50 does not exist in the trench 100 as indicated by the dotted line, and the auxiliary electrode 50 is pulled up to the semiconductor substrate 2.
  • the auxiliary electrode 50 in the adjacent groove 100 in the connection groove 101 is electrically connected, the auxiliary electrode 50 in at least one of the plurality of grooves 100 is connected to the semiconductor substrate 2. It may be lifted up and connected to the first upper electrode 200.
  • the auxiliary electrode 50 in at least another groove 100 of the plurality of grooves 100 may not be connected to the first upper electrode 200 by providing a hole in the interlayer insulating film 70. Thereby, when the auxiliary electrode 50 and the first upper electrode 200 are connected, a space for providing a hole in the interlayer insulating film 70 and the strength of the interlayer insulating film 70 can be secured.
  • FIG. 4 shows a cross section cut along the auxiliary electrode 50 of the groove 100.
  • the p-layer 30 and the gate electrode 60 are not visible on the cross-sectional view of FIG. 4, the lower surface of the p-layer 30 (the pn interface with the n-layer 20 in the p-layer 30) is indicated by a wavy line for the sake of explanation.
  • the gate electrode 60 (interface between the gate electrode 60 and the insulating film 71) is indicated by a dashed line. It can be seen that there is an end of the gate electrode 60 (one-dot oblique line) outside the lifting region 500. Further, the depth of the p ⁇ layer 30 is substantially the same in the active region 400 and in the lifting region 500 so as not to disturb the balance between the withstand voltage of the active region and the withstand voltage between the active regions. *
  • the width W of the auxiliary electrode 50 between the active regions 400 is larger than the width W1 of the auxiliary electrode 50 in the active region 400 so that the balance between the breakdown voltage of the active region 400 and the breakdown voltage between the active regions 400 is not lost. Is desirable.
  • the width W of the auxiliary electrode 50 facing the p ⁇ layer 30 between the active regions 400 is preferably larger than the width W1 of the auxiliary electrode 50 facing the p ⁇ layer 30 in the active region 400.
  • the interval W2 between the p-layer 30 and the auxiliary electrode 50 between the active regions 400 (particularly the lifting region 500) is preferably narrower than the interval W3 between the p-layer 30 and the auxiliary electrode 50 in the active region 400.
  • FIG. 6 shows a cross-sectional view of the semiconductor device 1 cut along VV along the extending direction of the groove 100 extending to the line.
  • 5 and 6 are cross-sectional views on the other end 2b side of the semiconductor substrate 2, but the cross-sectional view on the one end 2a side of the semiconductor substrate 2 is bilaterally symmetric with respect to FIGS. There is a similar structure. *
  • the n ⁇ layer 20 is provided on the N + layer 10, and the auxiliary electrode 50 is provided in the trench 100 reaching the n ⁇ layer 20 via an insulating film 71.
  • the gate electrode 60 is lifted on the semiconductor substrate 2, and the lifted electrode is connected to the second upper electrode 300 through a hole provided in the interlayer insulating film 70.
  • the region on the one end 2 a side of the semiconductor substrate 2 and the semiconductor substrate are separated from the first upper electrode 200 and sandwich the first upper electrode 200.
  • the second upper electrode 300 is disposed in each of the regions on the other end 2b side of the second.
  • the second upper electrode 300 is disposed in each of the region on the one end 2 a side of the semiconductor substrate 2 and the region on the other end 2 b side of the semiconductor substrate 2.
  • Each of 300 is connected to the gate electrode 60 in the active region corresponding to one end 2 a side of the semiconductor substrate 2 and the other end 2 b side of the semiconductor substrate 2.
  • FIG. 6 is a cross section taken along the gate electrode 60 in the trench 100, the p-layer 30 is not visible on the cross-sectional view. However, for the sake of explanation, the lower surface of the p-layer 30 (n ⁇ in the p ⁇ layer 30). The pn interface with the layer 20 is indicated by a wavy line. The lower surface of the p ⁇ layer 30 ends on the center side of the semiconductor substrate 2 with respect to the end of the gate electrode 60, and there is no p ⁇ layer 30 below one end (the right end in FIG. 6) of the second upper electrode 300. . Further, by preventing one end of the second upper electrode 300 from extending to the connection groove 101, the gate-drain capacitance Cgd can be reduced.
  • FIG. 7 shows a cross-sectional view of the semiconductor device 1a of the second embodiment.
  • the semiconductor device 1a according to the second embodiment is different from the first embodiment in that the upper width of the auxiliary electrode 50a is smaller than the lower width.
  • the portion of the auxiliary electrode 50a sandwiched between the gate electrodes 60 is narrower than the width of the lower portion of the auxiliary electrode 50a.
  • FIG. 8 shows a cross section taken along II-II
  • FIG. 9 shows a cross section cut along IV-IV, including at least a part of the lifting region 500 of FIG. According to the cross section of the semiconductor device 1a shown in FIG.
  • the gate electrode 60 does not exist in the trench 100 as shown by the dotted line, and the auxiliary electrode 50a is drawn up to the semiconductor substrate 2, and the first upper electrode 200 is shown.
  • the width Wa of the auxiliary electrode 50a between the active regions 400 is preferably larger than the width W1a of the auxiliary electrode 50 in the active region 400.
  • the width Wa of the auxiliary electrode 50 facing the p ⁇ layer 30 between the active regions 400 is preferably larger than the width W1a of the auxiliary electrode 50 facing the p ⁇ layer 30 in the active region 400.
  • the width W1a of the upper portion of the auxiliary electrode 50a gradually increases and increases to the substantially same width Wa as the lower portion of the auxiliary electrode 50a.
  • the interval W2a between the p-layer 30 and the auxiliary electrode 50 between the active regions 400 (particularly the lifting region 500) is preferably narrower than the interval W3a between the p-layer 30 and the auxiliary electrode 50 in the active region 400.
  • the width of the upper portion of the auxiliary electrode 50a is smaller than the width of the lower portion at the connection portion between the gate electrode 60 and the second upper electrode 300.
  • the trench gate type as shown in FIG. 1 has the auxiliary electrode 50 between the left and right gate electrodes 60, and the auxiliary electrode 50 extends below the gate electrode 60.
  • the gate electrode 60 insulated in the groove 100 as in Patent Document 1 and the auxiliary electrode 50 insulated between the gate electrode 60 and the bottom surface of the groove 100 are arranged vertically. It is obvious that the same structure can be used in the trench gate type power MOSFET thus produced, and the effects of the invention are also obtained.
  • the element in the semiconductor device is a trench gate type power MOSFET.
  • a similar structure can be used for a trench gate type element such as an IGBT.
  • a groove is formed on the surface of the semiconductor substrate, a gate electrode and an auxiliary electrode insulated from the gate electrode are provided in the groove, and the first main electrode formed on the surface side of the semiconductor substrate and the back surface side are formed. It is obvious that the same structure can be adopted and the same effect can be obtained as long as the semiconductor device is switching-controlled by the operating current flowing between the second main electrode and the voltage applied to the gate electrode. It is. *
  • the second upper electrode 300 is connected to the gate electrode 60 and the first upper electrode 200 is connected to the auxiliary electrode 50 has been shown.
  • the second upper electrode 300 is connected to the auxiliary electrode 50
  • One upper electrode 200 may be connected to the gate electrode 60.
  • each of the above configurations is an n-channel element, but it is apparent that a p-channel element can be similarly obtained by reversing the conductivity type (p-type and n-type).
  • the acceptor concentration shown in FIG. 1 is the donor concentration in the n ⁇ layer corresponding to the p ⁇ layer 23.
  • the above-described structure and manufacturing method can be realized without depending on the material constituting the semiconductor substrate, the gate electrode, and the like, and the same effect can be obtained.

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Abstract

【課題】ゲート抵抗の増大を抑制し、活性領域と活性領域間の耐圧とのバランスが崩れて活性領域間の耐圧の低下を抑制した半導体装置を提供することを目的とする。【解決手段】 平面視において、溝１００の延伸する方向に複数の活性領域を含み、溝１００は活性領域間にも形成されており、活性領域間において前記補助電極を有する。

Description

半導体装置
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
大電流のスイッチング動作を行うスイッチング装置（パワー半導体装置）として、トレンチゲート型のパワーＭＯＳＦＥＴが広く用いられている。　
トレンチゲート型のパワーＭＯＳＦＥＴは、一般的に第1導電型のドレイン領域と、第1導電型のドレイン領域の上に形成された第1導電型のドリフト領域と、第1導電型のドリフト領域上に選択的に形成された第２導電型のベース領域と、第２導電型のベース領域上に選択的に形成された第１導電型のソース領域と、ソース領域からベース領域を貫通してドリフト領域に達する溝と、ベース領域と対向する溝の側壁に絶縁膜を介して形成されたゲート電極と、ソース領域と電気的に接続したソース電極と、ドレイン領域と電気的に接続したドレイン電極とを備える。しかし、このようなトレンチゲート型のパワーＭＯＳＦＥＴにおいて、ゲート電極とドリフト領域との間の対向する面積が広いため、ゲート－ドレイン間の容量が大きくなる。これにより、トレンチゲート型のパワーＭＯＳＦＥＴのオン／オフ時のミラー充電期間が長くなり、高速なスイッチング特性が得られないという問題がある。そこで、ゲート－ドレイン間容量を低減するため、ドリフト領域とゲート電極とが対向する面積を小さくし、ドリフト領域と対向するゲート電極下の溝内の領域にソース電極と電気的に接続した補助電極を備える例が特許文献１に開示されている。さらに、溝内のゲート電極を左右の溝の側壁に沿って配置して、ソース電極と電気的に接続した補助電極を左右のゲート電極間の下方に突出するように配置した例が特許文献２に開示されている。　
特許文献２に開示された構造によれば、溝内に配置された左右のゲート電極間にソース電極と電気的に接続した補助電極をゲート電極よりも下方に突出させることによって、ドリフト領域とゲート電極とが対向する面積を小さくし、補助電極によるドリフト領域の空乏層が広範囲に生じることが可能となる。更に、ドリフト領域の不純物濃度を高めることが可能となり、半導体装置のオン抵抗を低減することができる。
特開２００２－０８３９６３号公報 特開２００７－１６５３８０号公報
特許文献１の図３のように、補助電極をトレンチゲート型のパワーＭＯＳＦＥＴから成る活性領域の外側の半導体装置の一方の端側から引き揚げて基板上の一方の上部電極と接続し、ゲート電極を活性領域の外側の半導体装置の他方の端側から引き揚げて基板上の他方の上部電極と接続する場合、一方の上部電極からゲート電極の端（半導体装置の他方の端側の端）までの距離が長くなり、ゲート抵抗が増大する問題がある。　また、特許文献１の図３の構造を半導体装置の一方の端側と半導体装置の他方の端側に活性領域を離間させて並べて配置することで、一方の上部電極からゲート電極の端（半導体装置の他方の端側の端）までの距離を短くした場合、活性領域内の耐圧と活性領域間の耐圧とのバランスが崩れてしまい、半導体装置の耐圧が低下してしまう問題もある。　
そこで、本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。　本発明の半導体装置は、第1導電型の第1半導体領域と、第1半導体領域上に配置された第２導電型の第２半導体領域と、第２半導体領域上に配置された第１導電型の第３半導体領域と、を含む半導体基板と、第３半導体領域から第２半導体領域を貫通して第1半導体領域に達する溝と、溝の側面に絶縁膜を介して配置された制御電極と、溝内に制御電極と絶縁されて配置された補助電極とを含む活性領域を備え、平面視において、溝の延伸する方向に複数の活性領域を含み、溝は活性領域間にも形成されており、活性領域間において前記補助電極を有することを特徴とする。
本発明は以上のように構成されているので、活性領域と活性領域間の耐圧とのバランスが崩れることを抑制することができる。
図２の半導体装置１のI―Iで切断した断面図である。 半導体装置１の平面図である。 図２の半導体装置１のII―IIで切断した断面図である。 図２の半導体装置１のIII―IIIで切断した断面図である。 図２の半導体装置１のIV―IVで切断した断面図である。 図２の半導体装置１のV―Vで切断した断面図である。 図１に対応する実施例２の断面図である。 図３に対応する実施例２の断面図である。 図５に対応する実施例２の断面図である。
以下、本発明の実施の形態となる半導体装置について説明する。
半導体装置（ＭＯＳＦＥＴ）１の断面図を図１で示す。図１は図２の半導体装置１の平面図におけるＩ―Ｉで切断した断面図である。半導体装置１は、シリコンで構成された半導体基板２に形成されたトレンチゲート型の半導体装置である。半導体基板２において、ドレイン領域となるN＋層１０の上に、ドリフト領域となるｎ－層２０、ベース領域となるｐ－層３０が順次形成されている。半導体基板２の表面側には、ｐ－層３０を貫通する溝（トレンチ）１００が形成されている。溝１００は図１における紙面と垂直方向に延伸して並行に複数形成されており、図１においてそのうちの一つ溝１００を中心に半導体装置１の断面図の一部のみが示されている。　
半導体基板２の表面側においては、溝１００の両側に、ソース領域となるｎ＋層４０が形成されている。溝１００の内面（側面及び底面）には絶縁膜７１が形成されている。　
まず、ゲート電極６０は、ｐ－層３０と対向する溝１００の左右の側壁部に沿ってそれぞれ設けられている。ただし、左右のゲート電極６０の各々は後述の第1の上部電極（バスライン）２００によって接続されている。ゲート電極６０は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。　
一方、各溝１００内の左右のゲート電極６０の間において、左右のゲート電極６０と分離（絶縁）された補助電極５０がゲート電極６０の底面よりも下方まで延伸するように形成されている。溝１００の底面に絶縁膜７１が形成されており、補助電極５０はその下のｎ－層２０と絶縁されている。左右のゲート電極６０上を覆い、かつ補助電極５０とその両側のゲート電極６０とを電気的に絶縁するように、層間絶縁膜７０が溝１００内に形成されている。　
半導体基板２及び層間絶縁膜７０の表面上に、ソース電極（第１の主電極）９０が形成されている。上記の構成により、ソース電極９０は、半導体基板２の表面においてｐ－層３０、ｎ＋層４０と接続される。層間絶縁膜７０により、ソース電極９０とゲート電極６０とは絶縁される。一方、半導体基板２の裏面全面には、Ｎ＋層（ドレイン領域）１０と電気的に接続されるドレイン電極（第２の主電極）８０が形成されている。　
本実施形態の半導体装置１においては、ゲート電極６０が溝１００の底面側に形成されず、溝１００の両側に分断されている。さらに、補助電極５０がソース電極９０と同電位（接地電位）とされるために、ゲート・ドレイン間の容量Ｃｇｄ（帰還容量）が低減される。　
また、補助電極５０をゲート電極６０よりも深くまで延びるように配置しているので、溝１００の底部側における空乏層が良好に広がり、耐圧を向上させることが可能である。　
図２は半導体装置１の平面図である。図２の半導体装置１の平面図で示すように、半導体基板２の一方の端部２ａ側から他方の端部２ｂ側に向かって延伸する複数の溝１００を備える。複数の溝１００の端部は、隣り合う複数の溝１００の端部同士を接続している接続溝１０１を備える。なお、接続溝１０１は設けなくても良い。　
図２で示すように、ｎ＋層４０は溝１００の左右に溝１００の延伸方向に延伸するように形成されている。しかし、半導体基板２の端部２ａ、２ｂで挟まれた半導体基板２の中央側の引揚げ領域５００（図２の点線で囲まれた領域）において、ｎ＋層４０は設けられていない。また、ゲート電極６０が溝１００内に設けられている。しかし、半導体基板２の端部２ａ、２ｂで挟まれた半導体基板２の中央側の引揚げ領域５００内の溝１００において、ゲート電極６０は設けられておらず、半導体基板２の一方の端部２ａ側のゲート電極６０と他方の端部２ｂ側のゲート電極６０は分断されている。つまり、引揚げ領域５００内はMOSFETとして動作しない領域であり、図２のように平面的に見て、引揚げ領域５００を挟むように半導体基板２の一方の端部２ａ側と半導体基板２の他方の端部２ｂ側にMOSFETとして機能する活性領域４００が形成されている。　なお、図２で示すように、ゲート電極６０はｎ＋層４０よりも引き揚げ領域５００側まで延びており、また、ゲート電極６０はｎ＋層４０よりも半導体基板２の端部２ａ、２ｂ側まで延びていることが望ましい。　
図２で示すように平面的に見て、補助電極５０は半導体基板２の一方の端部２ａ側から半導体基板２の他方の端部２ｂ側まで溝１００内に連続して設けられている。つまり、補助電極５０は活性領域４００内だけではなく、活性領域間にも配置されているので、活性領域間の耐圧と活性領域の耐圧のバランスが崩れることを抑制し、例えば活性領域間でリーク電流が集中することを抑制することができる。  また、活性領域間の溝１００内にゲート電極６０を形成していないので、ゲート容量の増加を抑制することもできる。　活性領域の耐圧と活性領域間の耐圧のバランスを崩さないように、隣り合う溝１００の中心間の間隔は、活性領域内と第1の上部電極３００の直下において同じ幅と間隔としても良い。　図２において、半導体基板２の一方の端部と他方の端部との間に挟まれた中央側には、溝１００と交差し、溝１００から隣り合う溝１００の方向へと複数の溝１００上にわたって延伸する第1の上部電極（バスライン）２００が配置されている。第1の上部電極２００はソース電極９０と電気的に接続している。第１の上部電極２００の各々は前述のソース電極９０と電気的に接続しているが、図２で示すように第１の上部電極２００とソース電極９０とが一体化されても良い。　
一方、補助電極５０は溝１００内を延伸し、さらに半導体基板２の一方の端部２ａ側及び他方の端部２ｂ側の接続溝１０１内にも延伸し、補助電極５０は溝１００と接続溝１０１との接続部においてT字形状となっていても良い。接続溝１０１内にも補助電極５０が設けられることにより、隣り合う溝１００内の補助電極５０が互いに電気的に接続される。この場合、全ての溝１００内の補助電極５０を半導体基板２上まで引き揚げて第1の上部電極２００と接続しなくても良く、複数本の溝１００の内の１本の溝１００内にある補助電極５０を半導体基板２上まで引き揚げればよい。それにより、溝１００よりも幅が広い引き揚げるスペースを容易に確保することができる。　
図２において、引揚げ領域の少なくとも一部を含み、II―IIで切断した断面を図３に、III―IIIで切断した断面を図４に示す。図３で示す半導体装置１の断面によれば、溝１００内にゲート電極５０は点線で示すように存在せず、補助電極５０は半導体基板２上まで引き揚げられており、第1の上部電極２００と接続している。なお、接続溝１０１内で隣り合う溝１００内の補助電極５０が電気的に接続している場合、複数本の溝１００の内の少なくとも１本の溝１００内にある補助電極５０を半導体基板２上まで引き揚げて第1の上部電極２００と接続すれば良い。従って、複数本の溝１００の内の少なくと
も他の溝１００内にある補助電極５０は層間絶縁膜７０に孔を設けて第1の上部電極２００と接続しなくても良い。それにより、補助電極５０と第1の上部電極２００とを接続する際、層間絶縁膜７０内の孔を設けるスペースと層間絶縁膜７０の強度を確保することができる。　
図４において溝１００の補助電極５０に沿って切断した断面を示す。ｐ－層３０及びゲート電極６０は図４の断面図上では見えないが、説明のためにｐ－層３０の下面（ｐ－層３０におけるｎ－層２０とのｐｎ界面）を波線で示し、ゲート電極６０（ゲート電極６０と絶縁膜７１との界面）を一点破線で示している。引揚げ領域５００の外側でゲート電極６０（一点斜線）の端があることがわかる。また、活性領域の耐圧と活性領域間の耐圧のバランスを崩さないように、ｐ－層３０の深さは活性領域４００内と引揚げ領域５００内で実質的に同じとなっている。　
ここで、活性領域４００の耐圧と活性領域４００間の耐圧のバランスを崩さないように、活性領域４００間における補助電極５０の幅Ｗは活性領域４００内における補助電極５０の幅Ｗ１よりも大きいことが望ましい。特に活性領域４００間におけるｐ－層３０と対向する補助電極５０の幅Ｗは活性領域４００内におけるｐ－層３０と対向する補助電極５０の幅Ｗ１よりも大きいことが望ましい。これにより、活性領域４００間の耐圧が高まり、活性領域４００の耐圧と活性領域４００間の耐圧のバランスを崩さないようすることができる。　また、活性領域４００間（特に引き揚げ領域５００）におけるｐ－層３０と補助電極５０との間隔Ｗ２は活性領域４００内のｐ－層３０と補助電極５０との間隔Ｗ３よりも狭い事が望ましい。これにより、活性領域４００間（特に引き揚げ領域５００）と活性領域４００内との間の補助電極５０によるｐ－層３０内の空乏層の広がりのバランスを改善することができる。　
次に、ゲート電極６０と第２の上部電極３００と接続について説明する。第２の上部電極３００下の溝１００内の補助電極５０を含み、溝１００の垂直方向に沿ったIV―IVで切断した半導体装置１の断面図を図５に示し、溝１００から接続溝１０１に至る溝１００の延伸方向に沿ったV―Vで切断した半導体装置１の断面図を図６に示す。なお、図５及び図６は半導体基板２の他方の端部2b側での断面図であるが、半導体基板２の一方の端部2a側の断面図は図５及び図６とは左右対称であって同様の構造である。　
図５及び図６で示すように、N＋層１０上にｎ－層２０を有し、ｎ－層２０に達する溝１００内に補助電極５０が絶縁膜７１を介して設けられている。ゲート電極６０は半導体基板２上に引き揚げられ、引き揚げられた電極は層間絶縁膜７０に設けた孔を介して第２の上部電極３００と接続している。　図２の半導体装置１の平面図で示すように、第1の上部電極２００から離間し、第1の上部電極２００を挟むように、半導体基板２の一方の端部２ａ側の領域と半導体基板２の他方の端部２ｂ側の領域のそれぞれには、第２の上部電極３００が配置されている。半導体装置１によれば、半導体基板２の一方の端部２ａ側の領域と半導体基板２の他方の端部２ｂ側の領域のそれぞれに第２の上部電極３００が配置され、第２の上部電極３００の各々がそれに対応する半導体基板２の一方の端部２ａ側と半導体基板２の他方の端部２ｂ側の活性領域内のゲート電極６０と接続している。これにより、溝１００内に設けられたゲート電極６０の長さが短くなり、ゲート抵抗を低減することができる。その結果、半導体基板の面内で見た場合、活性領域４００内の素子の一部が不均一な動作となることを抑制することができる。　また、図２及び図６の半導体装置１の断面図で示すように、第２の上部電極３００の一端（図６の右側の端）は接続溝１０１上には達していない。図６は溝１００内のゲート電極６０に沿って切断した断面のため、ｐ－層３０は断面図上では見えないが、説明のためにｐ－層３０の下面（ｐ－層３０におけるｎ－層２０とのｐｎ界面）を波線で示している。ｐ－層３０の下面はゲート電極６０の端よりも半導体基板２の中央側で終わっており、第２の上部電極３００の一端（図６の右側の端）の下はｐ－層３０が無い。また、第２の上部電極３００の一端を接続溝１０１まで延伸させないようにすることで、ゲート・ドレイン間容量Ｃｇｄを低減することができる。
また、実施例２の半導体装置1aの断面図を図７で示す。実施例２の半導体装置1aは、補助電極５０aの上部の幅が下部の幅よりも小さくなっている点が実施例１と異なる。特にゲート電極６０で挟まれた補助電極５０aの部分が補助電極５０aの下部の幅よりも狭くなっている。実施例２において、図２の引揚げ領域５００の少なくとも一部を含み、II―IIで切断した断面を図８に、IV―IVで切断した断面を図９に示す。図８で示す半導体装置1aの断面によれば、溝１００内にゲート電極６０は点線で示すように存在せず、補助電極５０aは半導体基板２上まで引き揚げられており、第1の上部電極２００と接続している。活性領域４００間における補助電極５０ａの幅Ｗａは活性領域４００内における補助電極５０の幅Ｗ１ａよりも大きいことが望ましい。特に活性領域４００間におけるｐ－層３０と対向する補助電極５０の幅Ｗａは活性領域４００内におけるｐ－層３０と対向する補助電極５０の幅Ｗ１ａよりも大きいことが望ましい。これにより、活性領域４００間の耐圧が高まり、活性領域４００の耐圧と活性領域４００間の耐圧のバランスを崩さないようすることができる。ここで、ゲート電極６０が設けられていない箇所から引き揚げ部５００との間の領域において、補助電極５０aの上部の幅Ｗ１ａが除々に増加し、補助電極５０aの下部と実質同じ幅Ｗａまで増加している。　また、活性領域４００間（特に引き揚げ領域５００）におけるｐ－層３０と補助電極５０との間隔Ｗ２ａは活性領域４００内のｐ－層３０と補助電極５０との間隔Ｗ３ａよりも狭い事が望ましい。これにより、活性領域４００間（特に引き揚げ領域５００）と活性領域４００内との間の補助電極５０によるｐ－層３０内の空乏層の広がりのバランスを改善することができる。　また、図９で示す半導体装置1aの断面によれば、ゲート電極６０と第2の上部電極３００との接続部において、補助電極５０aの上部の幅が下部の幅よりも小さくなっている。これにより、補助電極５０aに阻害されることなく、溝１００内の左右のゲート電極６０と第2の上部電極３００との接続を良好にする事ができる。
なお、実施例１及び２の半導体装置において、左右のゲート電極６０の間に補助電極５０を有し、補助電極５０がゲート電極６０よりも下まで延伸している図１のようなトレンチゲート型のパワーＭＯＳＦＥＴの例で示したが、特許文献１のような溝１００内に絶縁されたゲート電極６０とゲート電極６０と溝１００の底面との間に絶縁された補助電極５０とを上下に配置されたトレンチゲート型のパワーＭＯＳＦＥＴにおいても同様の構造を用いることができ、同様に発明の効果を奏することは明らかである。　また、上記においては、半導体装置内の素子がトレンチゲート型のパワーＭＯＳＦＥＴであるものとしたが、ＩＧＢＴ等のトレンチゲート型の素子においても同様の構造を用いることができる。すなわち、半導体基板の表面において溝が形成され、その溝内にゲート電極とゲート電極と絶縁した補助電極が設けられ、半導体基板の表面側に形成された第１の主電極と裏面側に形成された第２の主電極との間に流れる動作電流がゲート電極に印加された電圧によってスイッチング制御される半導体装置であれば、同様の構造を採用することができ、同様の効果を奏することは明らかである。　
また、第２の上部電極３００をゲート電極６０と接続し、第１の上部電極２００を補助電極５０と接続する例を示したが、第２の上部電極３００を補助電極５０と接続し、第１の上部電極２００をゲート電極６０と接続するようにしても良い。　
また、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の素子を同様に得ることができることは明らかである。この場合、図１に示されたアクセプタ濃度は、ｐ－層２３に対応するｎ－層におけるドナー濃度となる。また、半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
１　　半導体装置２　　半導体基板１０　N＋層２０　ｎ－層３０　ｐ―層４０　ｎ＋層５０　補助電極６０　ゲート電極７０　層間絶縁膜８０　ソース電極（第１の主電極）９０　ドレイン電極（第２の主電極）１００　溝１０１　接続溝２００　第１の上部電極３００　第２の上部電極４００　活性領域５００　引き揚げ領域

Claims (6)

  1. 第1導電型の第1半導体領域と、前記第1半導体領域上に配置された第２導電型の第２半導体領域と、前記第２半導体領域上に配置された第１導電型の第３半導体領域と、を含む半導体基板と、前記第３半導体領域から前記第２半導体領域を貫通して前記第1半導体領域に達する溝と、前記溝の側面に絶縁膜を介して配置された制御電極と、前記溝内に前記制御電極と絶縁されて配置された補助電極と、を含む活性領域を備え、平面視において、前記溝の延伸する方向に複数の前記活性領域を含み、前記溝は活性領域間にも形成されており、前記活性領域間において前記補助電極を有することを特徴とする半導体装置。
  2. 前記活性領域間における前記補助電極の幅は前記活性領域内における前記補助電極の幅より広いことを特徴とする請求項１の半導体装置。
  3. 前記活性領域間における前記第２半導体領域と補助電極との間隔は前記活性領域内における前記第２半導体領域と前記補助電極の間隔よりも狭いことを特徴とする請求項１～２のいずれか１項に記載の半導体装置。
  4. 前記補助電極の上部の幅が前記補助電極の下部の幅より狭いことを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体基板の中央側の前記半導体基板上に第1の上部電極を備え、　前記第1の上部電極は前記補助電極と接続することを特徴とする請求項４に記載の半導体装置。
  6. 前記第1の上部電極との接続部において、前記制御電極は設けられておらず、　前記活性領域間において、前記補助電極の上部の幅が除々に大きくなっている事を特徴とする請求項５に記載の半導体装置。
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