JP2014060298A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】耐性が高く、製造歩留まりを向上させた半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１導電形の第１半導体層と、第１半導体層の上に設けられた第２導電形の第２半導体層と、第２半導体層の上に設けられた第１導電形の第１半導体領域と、第２半導体層の上に設けられ第１半導体領域に接する第２導電形の第２半導体領域であり、第２半導体層よりも高い不純物元素濃度を有する第２半導体領域と、第１半導体領域、第２半導体層、および第１半導体層に第１絶縁膜を介して接する第１電極と、第２半導体領域に第２絶縁膜を介して接する第２電極と、第１半導体領域および第２半導体領域に接続された第３電極と、第１半導体層に電気的に接続された第４電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
近年の高効率、省エネルギー技術の要求によりパワーＭＯＳＦＥＴに代表される電力用半導体装置にはますます小型化、高耐圧化、低オン抵抗化、および低容量化が求められている。これらの要求を満たすために、いわゆる「シリコン限界」を超える技術の１つとして、電力用半導体装置内にいわゆるフィールドプレート電極を設ける技術が注目されている。
このような半導体装置では、ソース・ドレイン間に電圧を印加した場合、フィールドプレート電極とドリフト層との間に電界が生じて、ドリフト層の空乏化が促進される。これにより高耐圧化が実現する。また、ドリフト層の空乏化の促進にともない、ドリフト層の不純物濃度をより高く設定することができる。これにより、オン抵抗（Ｒｏｎ）が低減する。
しかし、このような半導体装置では、フィールドプレート電極を設けたことにより、ゲート電極とフィールドプレート電極との間の容量（Ｃｇｓ）が増加して高速動作に適さないことが懸念される。これを解決するために、いわゆる間引き型のゲート構造をもたせた高速性に優れた半導体装置が注目されている。そして、このような半導体装置には、より高い耐性、製造歩留まりの向上がさらに求められている。
特開２０１０−２３８７２１号公報
本発明が解決しようとする課題は、耐性が高く、製造歩留まりを向上させた半導体装置を提供することである。
実施形態の半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第２導電形の第２半導体層と、前記第２半導体層の上に設けられた第１導電形の第１半導体領域と、前記第２半導体層の上に設けられ前記第１半導体領域に接し、前記第２半導体層よりも高い不純物元素濃度を有する第２導電形の第２半導体領域と、を備える。実施形態の半導体装置は、さらに、前記第１半導体領域、前記第２半導体層、および前記第１半導体層に第１絶縁膜を介して接する第１電極と、前記第２半導体層、前記第２半導体領域に第２絶縁膜を介して接する前記第２電極と、前記第１半導体領域および前記第２半導体領域に接続された第３電極と、前記第１半導体層に電気的に接続された第４電極と、を備える。
第１実施形態に係る半導体装置の断面模式図である。 第１実施形態に係る半導体装置のベース層付近を拡大した断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明する断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明する断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明する断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明する断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明する断面模式図である。 第１参考例に係る半導体装置の断面模式図である。 第２参考例に係る半導体装置の断面模式図である。 図１０（ａ）は、第１実施形態に係る半導体装置のベース層付近を拡大した断面模式図であり、図１０（ｂ）は、第２参考例に係る半導体装置のベース層付近を拡大した断面模式図である。 広がり抵抗を説明する模式図である。 広がり抵抗を説明する模式図である。 第２実施形態に係る半導体装置の断面模式図である。 第３実施形態に係る半導体装置の断面模式図である。 第４実施形態に係る半導体装置の断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の断面模式図である。
図２は、第１実施形態に係る半導体装置のベース層付近を拡大した断面模式図である。
第１実施形態に係る半導体装置１は、上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。半導体装置１は、ゲート電極２０が上下に延在したトレンチゲート構造を有する。
半導体装置１においては、ｎ＋形のドレイン層１０の上に、ｎ−形のドリフト層１１（第１半導体層）が設けられている。ドリフト層１１の上には、ｐ形のベース層１２（第２半導体層）が設けられている。ベース層１２の上には、ｎ＋形のソース領域１３（第１半導体領域）が設けられている。また、ベース層１２の上には、ソース領域１３に接するようにｐ＋形のコンタクト領域１４（第２半導体領域）が設けられている。コンタクト領域１４は、ベース層１２よりも高い不純物元素濃度を有する。
また、半導体装置１においては、ソース領域１３、ベース層１２、およびドリフト層１１にゲート絶縁膜２１（第１絶縁膜）を介してゲート電極２０（第１電極）が接している。コンタクト領域１４には、第１フィールドプレート絶縁膜３１（第２絶縁膜）を介して第１フィールドプレート電極３０（第２電極）が接している。ベース層１２、ソース領域１３、およびコンタクト領域１４は、ゲート電極２０と第１フィールドプレート電極３０とによって挟まれている。ゲート電極２０のＺ方向の長さと第１フィールドプレート電極３０のＺ方向の長さとは同じである。すなわち、半導体装置１は、第１フィールドプレート電極３０の横に第１フィールドプレート絶縁膜３１が配置され、第１フィールドプレート絶縁膜３１の横にコンタクト領域１４が配置され、コンタクト領域１４の横にソース領域１３が配置され、ソース領域１３の横にゲート絶縁膜２１が配置され、ゲート絶縁膜２１の横にゲート電極２０が配置された構造を有する。
また、半導体装置１においては、ドリフト層１１、ゲート電極、および第１フィールドプレート電極３０が第２フィールドプレート絶縁膜４１（第３絶縁膜）を介して一対の第２フィールドプレート電極４０（第５電極）によって挟まれている。
また、半導体装置１においては、ソース領域１３およびコンタクト領域１４には、ソース電極５０（第３電極）が接続されている。ソース領域１３の一部とソース電極５０との間、ゲート電極２０とソース電極５０との間、第１フィールドプレート電極３０とソース電極５０との間、および第２フィールドプレート電極４０とソース電極５０との間には、層間絶縁膜６０が介設されている。ドレイン層１０には、ドレイン電極５１（第４電極）が接続されている。つまり、ドリフト層１１には、ドレイン電極５１が電気的に接続されている。また、上述した第１フィールドプレート電極３０および第２フィールドプレート電極４０は、ソース電極５０に電気的に接続されている。
また、半導体装置１においては、１対の第２フィールドプレート電極４０のそれぞれが並ぶ方向（図のＹ方向）におけるソース領域１３の幅Ｗ１３（第１の幅）と、Ｙ方向におけるコンタクト領域１４のＷ１４（第２の幅）と、は同じである。
ドレイン層１０、ドリフト層１１、ベース層１２、ソース領域１３、コンタクト領域１４のそれぞれの主成分は、例えば、ケイ素（Ｓｉ）である。ゲート電極２０および第２フィールドプレート電極４０は、例えば、不純物がドープされたポリシリコンを含む。ゲート絶縁膜２１、第１フィールドプレート絶縁膜３１、および第２フィールドプレート絶縁膜４１のそれぞれは、例えば、酸化ケイ素を含む。ソース電極５０およびドレイン電極５１は、金属層である。
第１実施形態では、ｎ＋形、ｎ形、およびｎ−形を総じて第１導電形と称してよい。第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等があげられる。ｐ＋形およびｐ形については、これらを総じて第２導電形と称してよい。第２導電形の不純物元素としては、例えば、ホウ素（Ｂ）等があげられる。なお、図中のＡで囲まれた領域については後述する。
第１実施形態に係る半導体装置１の製造過程を説明する。
図３〜図７は、第１実施形態に係る半導体装置の製造過程を説明する断面模式図である。
まず、図３（ａ）に表されるように、ドレイン層１０の上に設けられたドリフト層１１に、一対のトレンチ１１ｔ（第１トレンチ）を形成する。ドリフト層１１は、ドレイン層１０の上に設けられたエピタキシャル成長層である。ドリフト層１１の層厚は、例えば、１５μｍ（マイクロメートル）である。
ドレイン層１０に含まれる不純物濃度（例えば、ヒ素濃度）は、例えば、２×１０１９（ａｔｏｍｓ／ｃｍ３）である。ドリフト層１１に含まれる不純物濃度（例えば、ヒ素濃度）は、例えば、２×１０１６（ａｔｏｍｓ／ｃｍ３）である。
トレンチ１１ｔは、ドリフト層１１の上面１１ｕからドリフト層１１の下面１１ｄに向かう方向（Ｚ方向）に掘り下げられる。例えば、マスク９０をドリフト層１１の上面にリソグラフィ技術によってパターニングして、マスク９０から表出されたドリフト層１１にＲＩＥ（Reactive Ion Etching）加工を施す。一対のトレンチ１１ｔのそれぞれは、ドリフト層１１の上面１１ｕに対して平行な方向（Ｘ方向）に延在する。トレンチ１１ｔを形成した後には、マスク９０を除去する。
次に、図３（ｂ）に表されるように、一対のトレンチ１１ｔのそれぞれのなかに、第２フィールドプレート絶縁膜４１を介して第２フィールドプレート電極４０を形成する。例えば、トレンチ１１ｔの内壁に第２フィールドプレート絶縁膜４１を形成した後、トレンチ１１ｔのなかに第２フィールドプレート絶縁膜４１を介して第２フィールドプレート電極４０を形成するとともに、ドリフト層１１の上にも第２フィールドプレート絶縁膜４１を介して第２フィールドプレート電極４０を形成する。この後、第２フィールドプレート電極４０をエッチバックすることにより、図３（ｂ）に表される形態が得られる。
上述したように、第２フィールドプレート電極４０は、ポリシリコンを含む。このポリシリコン層は、ＣＶＤ（Chemical Vapor Deposition）によって形成される。また、ポリシリコン層には、塩化ホスホリル（ＰＯＣｌ３）の雰囲気中で加熱処理が施される。第２フィールドプレート電極４０に含まれる不純物濃度（例えば、リン濃度）は、例えば、１×１０２０（ａｔｏｍｓ／ｃｍ３）である。
次に、図４（ａ）に表されるように、第２フィールドプレート絶縁膜４１の上端をエッチバックする。エッチバックは、ＣＤＥ（Chemical Dry Etching）に従う。これにより、第２フィールドプレート電極４０の一部、第２フィールドプレート絶縁膜４１の上端４１ｕ、およびドリフト層１１によって取り囲まれたトレンチ１５（第２トレンチ）が形成される。
次に、図４（ｂ）に表されるように、トレンチ１５のなかに、絶縁膜２６（第４絶縁膜）を介して、導電層２５を形成する。例えば、熱酸化法によってトレンチ１５の内壁に熱酸化膜である絶縁膜２６を形成した後、トレンチ１５のなかに絶縁膜２６を介して導電層２５を形成する。トレンチ１５のなかに形成された絶縁膜２６の厚さは、例えば、５０ｎｍ（ナノメートル）である。導電層２５の形成方法は、第２フィールドプレート電極４０の形成方法と同じである。
この際、第２フィールドプレート電極４０には、ポリシリコンが導電性を示すほどの不純物元素がドープされているので、その酸化が促進される。従って、絶縁膜２６に接する第２フィールドプレート電極４０の幅は狭くなる。
次に、図５（ａ）に表されるように、ドリフト層１１の表層にｐ形の不純物元素（例えば、ホウ素等）を導入する。例えば、ドリフト層１１の表層の全面にホウ素イオンを注入する。イオン注入のドーズ量は、例えば、２×１０１３（ａｔｏｍｓ／ｃｍ２）であり、エネルギーは、１００ｋｅｖである。
この段階では、ドリフト層１１に含まれるｎ形の不純物元素の濃度を上回る程度のｐ形の不純物元素をドリフト層１１の表層に導入するカウンタイオン注入が採用される。これにより、ドリフト層１１に接するｐ形のベース層１２が形成される。ベース層１２には、必要に応じて加熱処理が施される。
次に、図５（ｂ）に表されるように、ベース層１２の表層にｎ形の不純物元素（例えば、リン、ヒ素等）を導入する。例えば、ベース層１２の表層にリンイオンを注入する。イオン注入のドーズ量は、例えば、２×１０１５（ａｔｏｍｓ／ｃｍ２）であり、エネルギーは、６０ｋｅｖである。
この段階では、ベース層１２に含まれるｐ形の不純物元素の濃度を上回る程度にｎ形の不純物元素をベース層１２の表層に導入するカウンタイオン注入が採用される。これにより、ベース層１２に接するｎ形のソース領域１３が形成される。
次に、図６（ａ）に表されるように、ソース領域１３、第２フィールドプレート電極４０、導電層２５、および絶縁膜２６のそれぞれの上に、層間絶縁膜６０を形成する。層間絶縁膜６０の厚さは、例えば、１μｍである。
次に、図６（ｂ）に表されるように、層間絶縁膜６０の上に、マスク９１をパターニングする。続いて、ソース領域１３の一部を層間絶縁膜６０から表出させる開口部６０ｈを形成する。これにより、ソース領域１３の両端１３ｅのいずれかの一端から両端１３ｅの間のいずれかの位置までのソース領域１３が層間絶縁膜６０から表出する。
次に、図７（ａ）に表されるように、開口部６０ｈによって開口されたソース領域１３および開口部６０ｈによって開口されたソース領域１３の下側のベース層１２に、ｐ形の不純物元素（例えば、ホウ素等）を導入する。不純物元素の導入は、例えば、イオン注入によって行われる。イオン注入は、複数回に分けて行ってもよい。これにより、ベース層１２およびソース領域１３に接するｐ＋形のコンタクト領域１４が形成される。また、コンタクト領域１４には、必要に応じて加熱処理を施してもよい。
次に、図７（ｂ）に表されるように、１対のトレンチ１１ｔのそれぞれが並ぶ方向（図のＹ方向）における開口部６０ｈの幅（図のＹ方向の幅）を広げる。例えば、層間絶縁膜６０の開口部６０ｈに、等方性エッチングを施す。この等方性エッチングによって、開口部６０ｈの幅が例えば０．５μｍ広がり、層間絶縁膜６０の膜厚が減少する。これにより、コンタクト領域１４に接するソース領域１３のすくなくとも一部が層間絶縁膜６０から再び表出する。
この後は、図１に表されるように、ソース領域１３およびコンタクト領域１４にソース電極５０を接続する。また、ドレイン層１０にドレイン電極５１を接続することにより、ドリフト層１１にドレイン電極５１を電気的に接続する。
さらに、ソース領域１３、ベース層１２、およびドリフト層１１にゲート絶縁膜２１を介して接する導電層２５をゲート電極２０に振り分け、コンタクト領域１４に第１フィールドプレート絶縁膜３１を介して接する導電層２５を第１フィールドプレート電極３０に振り分ける。ゲート絶縁膜２１および第１フィールドプレート絶縁膜３１のそれぞれは、絶縁膜２６の一部になっている。
例えば、コンタクト領域１４に第１フィールドプレート絶縁膜３１を介して接する導電層２５は、ポリシリコン配線（図示しない）を経由してソース電極５０に電気的に接続される。第２フィールドプレート電極４０は、ポリシリコン配線（図示しない）を経由してソース電極５０に電気的に接続される。また、ベース層１２、およびドリフト層１１にゲート絶縁膜２１を介して接する導電層２５は、ゲート配線（図示しない）に接続される。このような製造過程によって、半導体装置１が形成される。
第１実施形態の効果を説明する前に、参考例に係る半導体装置を説明する。
図８は、第１参考例に係る半導体装置の断面模式図である。
第１参考例に係る半導体装置１００においては、ｐ＋形のコンタクト領域１７の両側にｎ＋形のソース領域１６が配置されている。換言すれば、コンタクト領域１７は、ソース領域１６によって挟まれている。ここで、ソース領域１６は、第１実施形態のソース領域１３に対応している。コンタクト領域１７は、第１実施形態のコンタクト領域１４に対応している。また、第１実施形態の第１フィールドプレート電極３０に代えて、ゲート電極２０が設けられている。これらの以外の半導体装置１００の構成は、半導体装置１と同じである。
図９は、第２参考例に係る半導体装置の断面模式図である。
第２参考例に係る半導体装置２００においては、ｐ＋形のコンタクト領域１７の両側にｎ＋形のソース領域１６ａ、１６ｂが配置されている。ここで、ソース領域１６ａは、第１実施形態のソース領域１３に対応している。コンタクト領域１７は、第１実施形態のコンタクト領域１４に対応している。第１フィールドプレート電極３０の側のソース領域１６ｂは未使用領域になっている。これらの以外の半導体装置２００の構成は、半導体装置１と同じである。
第１参考例に係る半導体装置１００においては、第１フィールドプレート電極３０に代えてゲート電極２０が設けられているため、ゲート・ソース間容量（Ｃｇｓ）がおよそ半導体装置１のＣｇｓの倍になってしまう。
一方、第２参考例に係る半導体装置２００においては、半導体装置１００に設けられた複数のゲート電極２０の半分を第１フィールドプレート電極３０に代えている。この構造は半導体装置１でも採用されている。すなわち、半導体装置２００および半導体装置１では、間引き型のゲート構造が採用されている。従って、半導体装置２００および半導体装置１では、ゲート・ソース間容量（Ｃｇｓ）がともに半導体装置１００のＣｇｓに比べて半減する。
半導体装置２００および半導体装置１では、チャネル密度が半導体装置に比べ半減し、チャネル抵抗は倍増する。しかし、耐圧が１００Ｖを超えるような素子の場合、全抵抗に占める各抵抗の割合は、ドリフト層の抵抗が圧倒的に大きく、チャネル抵抗の寄与は小さい。実際、チャネル抵抗の占める割合は、５〜１０％である。Ｒｏｎの増加は緩やかである一方、Ｃｉｓｓは、約半減するので、ＭＯＳＦＥＴの特性を示す指標として重要なＲｏｎ・Ｃｉｓｓ積は、大幅に低減する。
ここで、Ｒｏｎはオン抵抗であり、Ｃｉｓｓは、Ｃｇｓ（ゲート・ソース間容量）＋Ｃｇｄ（ゲート・ドレイン間容量）である。このため、半導体装置２００および半導体装置１のスイッチング速度は、半導体装置１００のスイッチング速度に比べて速くなる。
しかし、半導体装置２００では、コンタクト領域１７がソース領域１６ａ、１６ｂによって挟まれている。半導体装置１では、コンタクト領域１４がソース領域１３によって挟まれておらず、コンタクト領域１４が第１フィールドプレート電極３０の側に配置され、ソース領域１３がゲート電極２０の側に配置されている。この構造の差異からもたらされる作用効果の違いを説明する。
半導体装置１、２００のベース層付近の拡大図を、図１０に示す。
図１０（ａ）は、第１実施形態に係る半導体装置のベース層付近を拡大した断面模式図であり、図１０（ｂ）は、第２参考例に係る半導体装置のベース層付近を拡大した断面模式図である。
図１０（ａ）では、開口部６０ｈの幅が「Ｌｃｏｎ」で表されている。ソース領域１３の幅は、「Ｘｓ」で表されている。コンタクト領域１４の幅は、「Ｘｂ」で表されている。ゲート絶縁膜２１と第１フィールドプレート絶縁膜３１とによって挟まれた半導体層の幅は、「Ｘｐ」で表されている。ゲート絶縁膜２１の厚さは、「Ｘｏｘ」で表されている。開口部６０ｈの端からゲート絶縁膜２１の表面までの幅は、「Ｘｅ」で表されている。図１０（ａ）では、Ｘｐ＝Ｘｓ＋Ｘｂが成立している。
図１０（ｂ）では、開口部６０ｈの幅が「Ｌｃｏｎ’」で表されている。ソース領域１３の幅は、「Ｘｓ’」で表されている。コンタクト領域１４の幅は、「Ｘｂ」で表されている。半導体装置２００の「Ｘｂ」は、半導体装置１の「Ｘｂ」に等しい。ゲート絶縁膜２１と第１フィールドプレート絶縁膜３１とによって挟まれた半導体層の幅は、「Ｘｐ」で表されている。半導体装置２００の「Ｘｐ」は、半導体装置１の「Ｘｐ」に等しい。ゲート絶縁膜２１の厚さは、「Ｘｏｘ」で表されている。半導体装置２００の「Ｘｏｘ」は、半導体装置１の「Ｘｏｘ」に等しい。開口部６０ｈの端からゲート絶縁膜２１（もしくは、第１フィールドプレート絶縁膜３１）の表面までの幅は、「Ｘｅ’」で表されている。図１０（ｂ）では、Ｘｐ＝２Ｘｓ’＋Ｘｂ’が成立している。
半導体装置１、２００においては、ゲート電極２０に閾値以上の電圧が印加されると、ゲート絶縁膜２１とベース層１２との界面に沿ってチャネルが形成される。これにより、半導体装置はオン状態になり、電流がチャネルを通じてソース・ドレイン間に流れる。また、アバランシェ降伏時にドリフト層１１内で発生した正孔は、コンタクト領域１４、１７を通じてソース電極５０に排出される。
ここで、半導体装置１の「Ｘｓ」は、半導体装置２００の「Ｘｓ’」よりも大きい。従って、半導体装置１のソース領域１３における広がり抵抗は、半導体装置２００のソース領域１６ａにおける広がり抵抗よりも低減する。これにより、半導体装置１のオン抵抗は、半導体装置２００のオン抵抗よりも低減する。
ここで、広がり抵抗の概念について説明する。
図１１および図１２は、広がり抵抗を説明する模式図である。
図１１に表されるように、抵抗率ρで、横の長さが２ａで縦の長さがｈの矩形領域を考える。また、矩形領域の上には、幅２ｂの電極が設けられている。
幅２ｂの電極から幅２ａの矩形領域の底面側へ電流が流れるときの抵抗を求めると、その抵抗Ｒは、解析的に求められて図中の式（１）のようになる。式（１）の第１項（すなわち、式（２））は、矩形の上面から一様に矩形の底面の側に電流が流れる場合の抵抗に相当する。実際には、電流を流入させる電極（流入電極）の幅が狭いために抵抗値は増加する。その増加分が式（１）の第２項（すなわち、式（３））で表されている。この式（３）を拡がり抵抗と呼ぶ。
ｂ＝０．００１、ｈ＝１、ρ＝１とした場合の抵抗値の「ａ」の依存性が図１２に表されている。図１２の横軸は、「ａ」の値であり、縦軸は、抵抗値Ｒである。
流入電極の幅が狭い場合、電流を受ける底面ａが大きくなると拡がり抵抗は減少し、その結果、全抵抗が減少する。第１実施形態に対応させた場合、矩形の上下が逆転しているが、「ｂ」に対応するのは、チャネル領域の反転層程度の拡がりで、数１０ｎｍ程度以下であり、「ａ」に対応するのが「Ｘｓ」である。
第１実施形態の「Ｘｓ」は、参考例の「Ｘｓ’」よりも大きいので、半導体装置１のソース領域１３の広がり抵抗は、半導体装置２００のソース領域１６ａの広がり抵抗よりも低減する。これにより、半導体装置１のオン抵抗は、半導体装置２００のオン抵抗よりも低減する。
また、Ｘｓ＞Ｘｓ’が成立しているため、半導体装置１ではソース領域をソース電極５０に接触させるコンタクトマージンが半導体装置２００に比べて拡大する。例えば、半導体装置１では、Ｘｓ’の幅を超えて、ソース領域１３を層間絶縁膜６０から表出させることができる。これにより、半導体装置１のオン抵抗は、半導体装置２００のオン抵抗に比べさらに低減する。
また、半導体装置２００では、コンタクト領域１７とソース領域１６ａ、１６ｂとのｐｎ接合が２個であるのに対し、半導体装置１では、コンタクト領域１４とソース領域１３とのｐｎ接合が１個である。このｐｎ接合部には空乏層が形成されている。従って、ｐｎ接合部以外の部分に比べてｐｎ接合部の抵抗は高くなっている。
これにより、コンタクト領域１４の抵抗は、コンタクト領域１７の抵抗に比べて低減する。従って、半導体装置１では、コンタクト領域を通じてのソース電極５０への正孔の排出効果が促進する。その結果、半導体装置１のアバランシェ耐量は、半導体装置２００のアバランシェ耐量に比べさらに増加する。
また、半導体装置１では、コンタクト領域１４が第１フィールドプレート絶縁膜３１に接している。半導体装置１においては、ブレークダウン時に図１のＡで囲まれた領域に発生する正孔は、第２フィールドプレート絶縁膜４１とドリフト層１１との界面に沿って、ドレイン層１０からベース層１２の方向に移動する。従って、正孔はその直上に配置されたコンタクト領域１４を通じてソース電極５０に排出され易くなる。
また、一例として、Ｘｐ＝３．０μｍ、Ｘｏｘ＝０．０５μｍ、Ｘｂ＝１．５μｍ、Ｘｓ＝１．５μｍ、Ｘｓ’＝０．７５μｍとする。
この場合、ソース領域とソース電極５０との良好な電気的接触をとるためには、ソース領域とソース電極５０との接触幅は、例えば、０．２５μｍであることが望ましい。ソース領域とソース電極５０との接触幅は、図１０（ａ）の「Ｘｓ−Ｘｅ」、および図１０（ｂ）の「Ｘｓ’−Ｘｅ’」で表される。
また、開口部６０ｈを形成した後には、層間絶縁膜６０の厚さとして、例えば、０．５μｍ確保されていることが望ましい。
半導体装置２００では、例えば、Ｘｅ’＝０．５μｍであり、Ｌｃｏｎ’＝２．０μｍとする。半導体装置２００では、図で表された開口部６０ｈの位置が左右に０．２５μｍずれた場合、「Ｘｅ’」が０．２５μｍ〜０．７５μｍになってしまう。ここで、開口部６０ｈの位置が目的とする位置より右に０．２５μｍずれて、ソース領域１６ａの側のＸｅ’が０．２５μｍになった場合は、ソース電極５０とゲート電極２０との距離が縮まる。そして、等方性エッチングの後、ソース電極５０とゲート電極２０とが短絡する可能性がある。
これに対し、半導体装置１では、ソース領域１３とソース電極５０との接触幅を０．２５μｍ程度とした場合でも、「Ｘｅ」として、１．２５μｍが確保される。この場合、Ｌｃｏｎ＝１．７５μｍである。従って、半導体装置１では、開口部６０ｈの位置が左右に０．２５μｍずれたとしても、「Ｘｅ」が１．５μｍ〜２．０μｍ確保されている。
これにより、ソース電極５０とゲート電極２０との間に耐圧が維持できるほどの距離が確保され、ソース電極５０とゲート電極２０との短絡が起き難くなる。さらに、半導体装置１では、開口部６０ｈが左側にずれて、第１フィールドプレート電極３０とソース電極５０とが短絡しても、第１フィールドプレート電極３０とソース電極５０とは同じ電位である。すなわち、第１フィールドプレート電極３０とソース電極５０とが短絡しても、何ら問題が起きない。このように、第１実施形態では、参考例に比べて、開口部６０ｈの位置精度が緩和される。
以上説明したように、第１実施形態では、参考例に比べてプロセスマージンが拡大する。また、プロセスマージンが拡大することにより、第１実施形態では製造歩留りが向上する。
また、コンタクト領域とチャネル領域との間の距離が短くなるほど、一般的にはチャネル領域の不純物濃度がコンタクト領域に含まれる不純物によって影響を受け易くなる。しかし、半導体装置１ではコンタクト領域１４とチャネル領域との距離が半導体装置２００のコンタクト領域１７とチャネル領域との距離に比べて離れている。このため、半導体装置１では、チャネル領域の不純物濃度が変動し難い。その結果、半導体装置１では閾値電圧（Ｖｔｈ）がより安定する。
さらに、コンタクト領域１４をチャネル領域から離したことにより、コンタクト領域１４の不純物濃度をコンタクト領域１７の不純物濃度よりも高く設定することができる。これにより、正孔に対するコンタクト領域１４の抵抗が低減して、正孔がコンタクト領域１４を通じてソース電極５０に排出される効果が促進する。その結果、半導体装置１のアバランシェ耐量はさらに増加する。そして、半導体装置１は、モータや電磁コイル等の誘導負荷を接続した用途にも優れた性能を示す。
なお、第２フィールドプレート絶縁膜４１は、ドレイン層１０の側からベース層１２の側に向かって、階段的あるいはなだらかに誘電率を高く設定してもよい。この場合、トレンチ底部のシリコン表面の電界が緩和され、高耐圧化に有利になる。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置の断面模式図である。
第２実施形態に係る半導体装置２においては、コンタクト領域１４の下端１４ｄとドリフト層１１の下面１１ｄとの間の長さが第１フィールドプレート電極３０の下端３０ｄとドリフト層１１の下面１１ｄとの間の長さよりも短くなっている。コンタクト領域１４の下端１４ｄは、第１フィールドプレート電極３０の下端３０ｄよりも下側に位置している。また、コンタクト領域１４の下端１４ｄは、ゲート電極２０の下端２０ｄよりも下側に位置している。これ以外の構成は、半導体装置１と同じである。
このような構造であれば、ゲート電極２０の下端２０ｄに集中する電界がコンタクト領域１４の下端１４ｄにも分散される。従って、半導体装置２では、半導体装置１に比べてアバランシェ発生が抑制されて、耐圧がより向上する。
（第３実施形態）
図１４は、第３実施形態に係る半導体装置の断面模式図である。
第３実施形態に係る半導体装置３においては、第１フィールドプレート電極３０および第２フィールドプレート電極４０がソース電極５０に接している。例えば、図６（ｂ）の段階で、層間絶縁膜６０から第１フィールドプレート電極３０となるべく導電層２５および第２フィールドプレート電極４０を表出させる。そして、表出された導電層２５および第２フィールドプレート電極４０にソース電極５０を接続する。
このような構造であれば、第１フィールドプレート電極３０および第２フィールドプレート電極４０とソース電極５０とを接続するポリシリコン配線が不要になる。これにより、第１実施形態の効果に加えて、製造工程の短縮化がなされ、低コスト化が実現する。
（第４実施形態）
図１５は、第４実施形態に係る半導体装置の断面模式図である。
第４実施形態に係る半導体装置４においては、第２フィールドプレート電極４０の両側に、ゲート電極２０と第１フィールドプレート電極３０とが一個ずつ配置されている。さらに、第１フィールドプレート電極３０および第２フィールドプレート電極４０がソース電極５０に接している。
このような構造であれば、第１フィールドプレート電極３０および第２フィールドプレート電極４０とソース電極５０とを接続するポリシリコン配線が不要になる。これにより、第１実施形態の効果に加えて、製造工程の短縮化がなされ、低コスト化が実現する。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。例えば、半導体装置１〜４では、ドレイン層１０とドリフト層１１との間に、ｐ＋形のコレクタ層をもうけてＩＧＢＴとしてもよい。この場合、ソース領域はエミッタ領域、ドレイン層はコレクタ層と呼称される。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、１００、２００ 半導体装置
１０ ドレイン層
１１ ドリフト層（第１半導体層）
１１ｄ 下面
１１ｔ、１５ トレンチ
１１ｕ 上面
１２ ベース層（第２半導体層）
１３ ソース領域（第１半導体領域）
１３ｅ 両端
１４ コンタクト領域（第２半導体領域）
１４ｄ、２０ｄ、３０ｄ 下端
１６、１６ａ、１６ｂ ソース領域
１７ コンタクト領域
２０ ゲート電極（第１電極）
２１ ゲート絶縁膜（第１絶縁膜）
２５ 導電層
２６ 絶縁層
３０ 第１フィールドプレート電極（第２電極）
３１ 第１フィールドプレート絶縁膜（第２絶縁膜）
４０ 第２フィールドプレート電極（第５電極）
４１ 第２フィールドプレート絶縁膜（第３絶縁膜）
４１ｕ 上端
５０ ソース電極（第３電極）
５１ ドレイン電極（第４電極）
６０ 層間絶縁膜
６０ｈ 開口部
９０、９１ マスク

Claims (7)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層の上に設けられた第１導電形の第１半導体領域と、
    前記第２半導体層の上に設けられ前記第１半導体領域に接し、前記第２半導体層よりも高い不純物元素濃度を有する第２導電形の第２半導体領域と、
    前記第１半導体領域、前記第２半導体層、および前記第１半導体層に第１絶縁膜を介して接する第１電極と、
    前記第２半導体領域に第２絶縁膜を介して接する前記第２電極と、
    前記第１半導体領域および前記第２半導体領域に接続された第３電極と、
    前記第１半導体層に電気的に接続された第４電極と、
    前記第１半導体層、前記第１電極、および前記第２電極を第３絶縁膜を介して挟む一対の第５電極と、
    を備え、
    前記１対の第５電極のそれぞれが並ぶ方向における前記第１半導体領域の第１の幅と、前記方向における前記第２半導体領域の第２の幅と、は、同じであり、
    前記第２半導体領域の下端と前記第１半導体層の下面との間の第１の長さは、前記第２電極の下端と前記第１半導体層の下面との間の第２の長さよりも短い半導体装置。
  2. 第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層の上に設けられた第１導電形の第１半導体領域と、
    前記第２半導体層の上に設けられ前記第１半導体領域に接し、前記第２半導体層よりも高い不純物元素濃度を有する第２導電形の第２半導体領域と、
    前記第１半導体領域、前記第２半導体層、および前記第１半導体層に第１絶縁膜を介して接する第１電極と、
    前記第２半導体領域に第２絶縁膜を介して接する前記第２電極と、
    前記第１半導体領域および前記第２半導体領域に接続された第３電極と、
    前記第１半導体層に電気的に接続された第４電極と、
    を備えた半導体装置。
  3. 前記第１半導体層、前記第１電極、および前記第２電極を第３絶縁膜を介して挟む一対の第５電極をさらに備え、
    前記１対の第５電極のそれぞれが並ぶ方向における前記第１半導体領域の第１の幅と、前記方向における前記第２半導体領域の第２の幅と、は、同じである請求項２記載の半導体装置。
  4. 前記第２半導体領域の下端と前記第１半導体層の下面との間の第１の長さは、前記第２電極の下端と前記第１半導体層の下面との間の第２の長さよりも短い請求項２または３に記載の半導体装置。
  5. 前記第２電極および前記一対の第５電極は、前記第３電極に接している請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１導電形の第１半導体層に、前記第１半導体層の上面から前記第１半導体層の下面に向かう第１方向に掘り下げられ、さらに前記第１半導体層の前記上面に対して平行な第２方向に延在する一対の第１トレンチを形成する工程と、
    前記一対の第１トレンチのそれぞれのなかに、第３絶縁膜を介して第５電極を形成する工程と、
    前記第３絶縁膜の上端をエッチバックすることにより、前記第５電極の一部、前記第３絶縁膜の前記上端、および前記第１半導体層によって取り囲まれた第２トレンチを形成する工程と、
    前記第２トレンチのなかに、第４絶縁膜を介して導電層を形成する工程と、
    前記第１半導体層の表層に第２導電形の不純物元素を導入することにより、前記第１半導体層に接する第２導電形の第２半導体層を形成する工程と、
    前記第２半導体層の表層に第１導電形の不純物元素を導入することにより、前記第２半導体層に接する第１導電形の第１半導体領域を形成する工程と、
    前記第１半導体領域、前記第５電極、前記導電層、および前記第４絶縁膜のそれぞれの上に、層間絶縁膜を形成する工程と、
    前記第１半導体領域の両端のいずれかの一端から前記両端の間のいずれかの位置までの前記第１半導体領域を前記層間絶縁膜から表出させる開口部を形成する工程と、
    前記開口部によって開口された前記第１半導体領域および前記開口部によって開口された前記第１半導体領域の下側の前記第２半導体層に、第２導電形の不純物元素を導入することにより、前記第２半導体層および前記第１半導体領域に接する第２導電形の第２半導体領域を形成する工程と、
    前記１対の第１トレンチのそれぞれが並ぶ方向における前記開口部の幅を広げることにより、前記第２半導体領域に接する前記第１半導体領域のすくなくとも一部を前記層間絶縁膜から再び表出する工程と、
    前記第１半導体領域および前記第２半導体領域に第３電極を接続し、前記第１半導体層に第４電極を電気的に接続し、前記第１半導体領域、前記第２半導体層、および前記第１半導体層に前記第４絶縁膜の一部である第１絶縁膜を介して接する前記導電層を第１電極として振り分け、前記第２半導体領域に前記第４絶縁膜の一部である第２絶縁膜を介して接する前記導電層を第２電極として振り分ける工程と、
    を備えた半導体装置の製造方法。
  7. 前記層間絶縁膜から前記第５電極および前記第２電極を表出させ、表出された前記第５電極および前記第２電極に前記第３電極を接続する請求項６記載の半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016167519A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置
JP2016192440A (ja) * 2015-03-30 2016-11-10 サンケン電気株式会社 半導体装置
JP2017045776A (ja) * 2015-08-24 2017-03-02 ローム株式会社 半導体装置およびその製造方法
JP2017162909A (ja) * 2016-03-08 2017-09-14 株式会社東芝 半導体装置
JP2019537842A (ja) * 2017-11-01 2019-12-26 蘇州東微半導体有限公司 トレンチ型パワートランジスタ
CN112382658A (zh) * 2020-08-28 2021-02-19 电子科技大学 具有阶梯分立屏蔽槽的低栅电荷器件及其制造方法
JP2021150322A (ja) * 2020-03-16 2021-09-27 株式会社東芝 半導体装置
JP7414677B2 (ja) 2020-09-15 2024-01-16 株式会社東芝 半導体装置及びその製造方法
JP7481989B2 (ja) 2020-10-08 2024-05-13 株式会社東芝 半導体装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128368B2 (en) * 2016-01-13 2018-11-13 Sinopower Semiconductor, Inc. Double gate trench power transistor and manufacturing method thereof
DE102016112016A1 (de) 2016-06-30 2018-01-04 Infineon Technologies Ag Leistungshalbleiter mit vollständig verarmten Kanalregionen
DE102016112020B4 (de) * 2016-06-30 2021-04-22 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen
DE102016112017B4 (de) 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
JP6649216B2 (ja) 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
CN107527948B (zh) * 2017-07-28 2020-04-10 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet及其制造方法
US10522677B2 (en) 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600911B2 (en) * 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10424646B2 (en) 2017-09-26 2019-09-24 Nxp Usa, Inc. Field-effect transistor and method therefor
DE102017130092A1 (de) 2017-12-15 2019-06-19 Infineon Technologies Dresden Gmbh IGBT mit vollständig verarmbaren n- und p-Kanalgebieten
US10522620B2 (en) * 2018-02-02 2019-12-31 Kabushiki Kaisha Toshiba Semiconductor device having a varying length conductive portion between semiconductor regions
US10600879B2 (en) 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
JP6818712B2 (ja) * 2018-03-22 2021-01-20 株式会社東芝 半導体装置
WO2020063918A1 (zh) * 2018-09-29 2020-04-02 苏州东微半导体有限公司 半导体功率器件
CN110970502A (zh) * 2018-09-29 2020-04-07 苏州东微半导体有限公司 半导体功率器件
CN110970497A (zh) * 2018-09-29 2020-04-07 苏州东微半导体有限公司 Igbt功率器件
US10833174B2 (en) 2018-10-26 2020-11-10 Nxp Usa, Inc. Transistor devices with extended drain regions located in trench sidewalls
US10749023B2 (en) 2018-10-30 2020-08-18 Nxp Usa, Inc. Vertical transistor with extended drain region
US10749028B2 (en) 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
CN110085666B (zh) * 2019-05-09 2020-11-06 中国科学院微电子研究所 一种具有屏蔽层的屏蔽栅mosfet器件及其制备方法
JP7248541B2 (ja) * 2019-08-23 2023-03-29 株式会社東芝 半導体装置
US11387348B2 (en) 2019-11-22 2022-07-12 Nxp Usa, Inc. Transistor formed with spacer
US11329156B2 (en) 2019-12-16 2022-05-10 Nxp Usa, Inc. Transistor with extended drain region
US11075110B1 (en) 2020-03-31 2021-07-27 Nxp Usa, Inc. Transistor trench with field plate structure
US11217675B2 (en) 2020-03-31 2022-01-04 Nxp Usa, Inc. Trench with different transverse cross-sectional widths
CN111883592B (zh) * 2020-08-06 2023-08-22 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件及其制造方法
US11355630B2 (en) * 2020-09-11 2022-06-07 Wolfspeed, Inc. Trench bottom shielding methods and approaches for trenched semiconductor device structures
US20220085206A1 (en) * 2020-09-16 2022-03-17 Kabushiki Kaisha Toshiba Semiconductor device
CN114582978A (zh) * 2020-11-30 2022-06-03 南通尚阳通集成电路有限公司 Sgt mosfet器件及制造方法
JP7013606B1 (ja) * 2021-03-09 2022-01-31 株式会社東芝 半導体装置、及び半導体装置の製造方法
JP2024044260A (ja) * 2022-09-21 2024-04-02 株式会社東芝 半導体装置
CN117747672A (zh) * 2024-02-20 2024-03-22 深圳市威兆半导体股份有限公司 Sgt器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010505270A (ja) * 2006-09-27 2010-02-18 マックスパワー・セミコンダクター・インコーポレイテッド 窪んだフィールドプレートを備えたパワーｍｏｓｆｅｔ
JP2012109580A (ja) * 2003-12-30 2012-06-07 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US6865093B2 (en) * 2003-05-27 2005-03-08 Power Integrations, Inc. Electronic circuit control element with tap element
GB0327791D0 (en) 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench insulated gate field effect transistor
US7482654B2 (en) * 2004-04-20 2009-01-27 International Rectifier Corporation MOSgated power semiconductor device with source field electrode
JP2005327806A (ja) 2004-05-12 2005-11-24 Fuji Electric Device Technology Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP4817827B2 (ja) 2005-12-09 2011-11-16 株式会社東芝 半導体装置
US7381618B2 (en) * 2006-10-03 2008-06-03 Power Integrations, Inc. Gate etch process for a high-voltage FET
US8093621B2 (en) 2008-12-23 2012-01-10 Power Integrations, Inc. VTS insulated gate bipolar transistor
JP2008124346A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 電力用半導体素子
WO2008097642A1 (en) * 2007-02-08 2008-08-14 International Rectifier Corporation Mosfet device having improved avalanche capability
US7964912B2 (en) * 2008-09-18 2011-06-21 Power Integrations, Inc. High-voltage vertical transistor with a varied width silicon pillar
JP5410133B2 (ja) 2009-03-30 2014-02-05 富士電機株式会社 半導体装置およびその制御方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012109580A (ja) * 2003-12-30 2012-06-07 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法
JP2010505270A (ja) * 2006-09-27 2010-02-18 マックスパワー・セミコンダクター・インコーポレイテッド 窪んだフィールドプレートを備えたパワーｍｏｓｆｅｔ

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917183B2 (en) 2015-03-09 2018-03-13 Kabushiki Kaisha Toshiba Semiconductor device
JP2016167519A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置
JP2016192440A (ja) * 2015-03-30 2016-11-10 サンケン電気株式会社 半導体装置
WO2016194462A1 (ja) * 2015-03-30 2016-12-08 サンケン電気株式会社 半導体装置
JP2017045776A (ja) * 2015-08-24 2017-03-02 ローム株式会社 半導体装置およびその製造方法
US10121892B2 (en) 2016-03-08 2018-11-06 Kabushiki Kaisha Toshiba Semiconductor device
JP2017162909A (ja) * 2016-03-08 2017-09-14 株式会社東芝 半導体装置
JP2019537842A (ja) * 2017-11-01 2019-12-26 蘇州東微半導体有限公司 トレンチ型パワートランジスタ
JP2021150322A (ja) * 2020-03-16 2021-09-27 株式会社東芝 半導体装置
JP7256770B2 (ja) 2020-03-16 2023-04-12 株式会社東芝 半導体装置
CN112382658A (zh) * 2020-08-28 2021-02-19 电子科技大学 具有阶梯分立屏蔽槽的低栅电荷器件及其制造方法
CN112382658B (zh) * 2020-08-28 2021-08-24 电子科技大学 具有阶梯分立屏蔽槽的低栅电荷器件及其制造方法
JP7414677B2 (ja) 2020-09-15 2024-01-16 株式会社東芝 半導体装置及びその製造方法
JP7481989B2 (ja) 2020-10-08 2024-05-13 株式会社東芝 半導体装置

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