CN103681853A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种耐性高、使制造成品率提高的半导体装置。实施方式的半导体装置具备：第1导电型的第1半导体层；设置在第1半导体层之上的第2导电型的第2半导体层；设置在第2半导体层之上的第1导电型的第1半导体区域；与设置在第2半导体层之上的第1半导体区域相接的第2导电型的第2半导体区域，第2半导体区域具有比第2半导体层高的杂质元素浓度；隔着第1绝缘膜而与第1半导体区域、第2半导体层、以及第1半导体层相接的第1电极；隔着第2绝缘膜而与第2半导体区域相接的第2电极；与第1半导体区域以及第2半导体区域连接的第3电极；以及与第1半导体层电连接的第4电极。

Description

半导体装置及其制造方法
关联申请
本申请享受以日本专利申请2012－205047号（申请日：2012年9月18日）为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
由于近年的高效率、节能技术的要求，在以功率MOSFET为代表的电力用半导体装置中越发需要小型化、高耐压化、低导通电阻化、以及低容量化。为了满足这些要求，作为所谓的超越“硅极限”的技术之一，正在关注在电力用半导体装置内设置所谓的场板电极的技术。
在这种半导体装置中向源极·漏极间施加电压的情况下，在场板电极和漂移层之间产生电场，促进漂移层的耗尽。由此实现高耐压化。并且，随着漂移层的耗尽的促进，能够将漂移层的杂质浓度设定得更高。由此，降低导通电阻（Ron）。
但是，在这种半导体装置中，担心由于设置了场板电极使得栅极电极和场板电极之间的容量（Cgs）增加而不适用于高速动作。为了解决这一问题，而关注具有所谓的剔除（日文：間引き）型的栅极构造的、高速性良好的半导体装置。另外，在这种半导体装置中还需要更高的耐性及制造成品率的提高。
发明内容
发明要解决的技术问题
本发明要解决的技术问题是，提供一种耐性高、提高了制造成品率的半导体装置。
用于解决技术问题的手段
实施方式的半导体装置具备：第1导电型的第1半导体层；第2导电型的第2半导体层，设置在上述第1半导体层之上；第1导电型的第1半导体区域，设置在上述第2半导体层之上；第2导电型的第2半导体区域，与设置在上述第2半导体层之上的上述第1半导体区域相接，具有比上述第2半导体层高的杂质元素浓度；第1电极，经由第1绝缘膜与上述第1半导体区域、上述第2半导体层以及上述第1半导体层相接；第2电极，经由第2绝缘膜与上述第2半导体区域相接；第3电极，与上述第1半导体区域以及上述第2半导体区域连接；以及第4电极，与上述第1半导体层电连接。
附图说明
图1是第1实施方式涉及的半导体装置的截面示意图。
图2是将第1实施方式涉及的半导体装置的基底层附近放大后的截面示意图。
图3是说明第1实施方式涉及的半导体装置的制造过程的截面示意图。
图4是说明第1实施方式涉及的半导体装置的制造过程的截面示意图。
图5是说明第1实施方式涉及的半导体装置的制造过程的截面示意图。
图6是说明第1实施方式涉及的半导体装置的制造过程的截面示意图。
图7是说明第1实施方式涉及的半导体装置的制造过程的截面示意图。
图8是第1参考例涉及的半导体装置的截面示意图。
图9是第2参考例涉及的半导体装置的截面示意图。
图10（a）是将第1实施方式涉及的半导体装置的基底层附近放大后的截面示意图，图10（b）是将第2参考例涉及的半导体装置的基底层附近放大后的截面示意图。
图11是说明扩展电阻的示意图。
图12是说明扩展电阻的示意图。
图13是第2实施方式涉及的半导体装置的截面示意图。
图14是第3实施方式涉及的半导体装置的截面示意图。
图15是第4实施方式涉及的半导体装置的截面示意图。
符号说明
1，2，3，4，100，200半导体装置
10漏极层
11漂移层（第1半导体层）
11d下表面
11t，15沟槽
11u上表面
12基底层（第2半导体层）
13源极区域（第1半导体区域）
13e两端
14接触区域（第2半导体区域）
14d，20d，30d下端
16，16a，16b源极区域
17接触区域
20栅极电极（第1电极）
21栅极绝缘膜（第1绝缘膜）
25导电层
26绝缘层
30第1场板电极（第2电极）
31第1场板绝缘膜（第2绝缘膜）
40第2场板电极（第5电极）
41第2场板绝缘膜（第3绝缘膜）
41u上端
50源极电极（第3电极）
51漏极电极（第4电极）
60层间绝缘膜
60h开口部
90，91掩模
具体实施方式
以下，参照附图对实施方式进行说明。在以下的说明中，对同一部件赋予同一符号，对于曾说明过的部件适当地省略该说明。
（第1实施方式）
图1是第1实施方式涉及的半导体装置的截面示意图。
图2是将第1实施方式涉及的半导体装置的基底层附近放大后的截面示意图。
第1实施方式涉及的半导体装置1是上下电极构造的MOSFET（Metal Oxide Semiconductor Field Effect Transistor）。半导体装置1具有栅极电极20在上下方向延伸的沟槽栅构造。
半导体装置1中，在n＋型的漏极层10之上设有n-型的漂移层11（第1半导体层）。在漂移层11之上设有p型的基底层12（第2半导体层）。在基底层12之上设有n＋型的源极区域13（第1半导体区域）。并且，在基底层12之上以与源极区域13相接的方式设有p＋型的接触区域14（第2半导体区域）。接触区域14具有比基底层12高的杂质元素浓度。
此外，半导体装置1中，栅极电极20（第1电极）经由栅极绝缘膜21（第1绝缘膜）与源极区域13、基底层12、以及漂移层11相接。第1场板电极30（第2电极）经由第1场板绝缘膜31（第2绝缘膜）与接触区域14相接。基底层12、源极区域13及接触区域14被栅极电极20和第1场板电极30夹持。栅极电极20的Z方向的长度和第1场板电极30的Z方向的长度相同。即，半导体装置1具有如下构造，即：在第1场板电极30的旁边配置第1场板绝缘膜31，在第1场板绝缘膜31的旁边配置接触区域14，在接触区域14的旁边配置源极区域13，在源极区域13的旁边配置栅极绝缘膜21，在栅极绝缘膜21的旁边配置栅极电极20。
此外，半导体装置1中，漂移层11、栅极电极、以及第1场板电极30经由第2场板绝缘膜41（第3绝缘膜）被一对第2场板电极40（第5电极）夹持。
此外，半导体装置1中，在源极区域13以及接触区域14上连接着源极电极50（第3电极）。在源极区域13的一部分和源极电极50之间、栅极电极20和源极电极50之间、第1场板电极30和源极电极50之间、以及第2场板电极40和源极电极50之间，夹设有层间绝缘膜60。在漏极层10上连接着漏极电极51（第4电极）。即，在漂移层11上电连接着漏极电极51。并且，上述的第1场板电极30以及第2场板电极40电连接在源极电极50上。
此外，半导体装置1中，一对第2场板电极40各自排列的方向（图的Y方向）上的源极区域13的宽度W13（第一宽度）和Y方向上的接触区域14的W14（第二宽度）相同。
漏极层10、漂移层11、基底层12、源极区域13、接触区域14各自的主成分为例如硅（Si）。栅极电极20以及第2场板电极40包含例如掺杂了杂质的多晶硅。栅极绝缘膜21、第1场板绝缘膜31、以及第2
场板绝缘膜41各自包含例如氧化硅。源极电极50以及漏极电极51是金属层。
第1实施方式中，可以将n＋型、n型、以及n-型总称为第1导电型。作为第1导电型的杂质元素，可以举出例如磷（P）、砷（As）等。对于p＋型以及p型可以将它们总称为第2导电型。作为第2导电型的杂质元素，可以举出例如硼（B）等。另外，对于由图中的A所包围的区域在后面叙述。
说明第1实施方式涉及的半导体装置1的制造过程。
图3～图7是说明第1实施方式涉及的半导体装置的制造过程的截面示意图。
首先，如图3（a）所表示的那样，在设置在漏极层10之上的漂移层11，形成一对沟槽11t（第1沟槽）。漂移层11是设置在漏极层10之上的外延生长层。漂移层11的层厚为例如15μm（微米）。
漏极层10中包含的杂质浓度（例如砷浓度）是例如2×1019（atoms／cm3）。漂移层11中包含的杂质浓度（例如砷浓度）是例如2×1016（atoms／cm3）。
沟槽11t从漂移层11的上表面11u向朝向漂移层11的下表面11d的方向（Z方向）下挖。例如，通过光刻技术将掩模90构图在漂移层11的上表面，向从掩模90露出的漂移层11施加RIE（Reactive IonEtching，反应离子刻蚀）加工。一对沟槽11t分别在与漂移层11的上表面11u平行的方向（X方向）上延伸。在形成沟槽11t后除去掩模90。
接着，如图3（b）所表示的那样，在一对沟槽11t各自中隔着第2场板绝缘膜41而形成第2场板电极40。例如，在沟槽11t的内壁形成了第2场板绝缘膜41后，在沟槽11t中隔着第2场板绝缘膜41而形成第2场板电极40，并且在漂移层11之上也隔着第2场板绝缘膜41而形成第2场板电极40。之后，通过对第2场板电极40进行回蚀，得到图3（b）所表示的形态。
如上所述，第2场板电极40包含多晶硅。该多晶硅层通过CVD（Chemical Vapor Deposition，化学汽相淀积）形成。并且，在磷酰氯（POCl3）的气氛中对多晶硅层实施加热处理。第2场板电极40中包含的杂质浓度（例如磷浓度）是例如1×1020（atoms／cm3）。
接着，如图4（a）所表示的那样，对第2场板绝缘膜41的上端进行回蚀。回蚀按照CDE（Chemical Dry Etching，化学干法刻蚀）进行。由此，形成被第2场板电极40的一部分、第2场板绝缘膜41的上端41u、以及漂移层11包围的沟槽15（第2沟槽）。
接着，如图4（b）所表示的那样，在沟槽15中隔着绝缘膜26（第4绝缘膜）而形成导电层25。例如，在通过热氧化法在沟槽15的内壁形成了作为热氧化膜的绝缘膜26后，在沟槽15中隔着绝缘膜26而形成导电层25。在沟槽15中形成的绝缘膜26的厚度是例如50nm（纳米）。导电层25的形成方法与第2场板电极40的形成方法相同。
此时，由于向第2场板电极40掺杂了多晶硅显示导电性程度的杂质元素，因此促进其氧化。从而，与绝缘膜26相接的第2场板电极40的宽度变窄。
接着，如图5（a）所表示的那样，向漂移层11的表层导入p型的杂质元素（例如硼等）。例如，向漂移层11的表层的整个面注入硼离子。离子注入的剂量是例如2×1013（atoms／cm2），能量是100kev。
在该阶段，采用将超过漂移层11中包含的n型的杂质元素的浓度的程度的p型的杂质元素导入漂移层11的表层的反离子注入。由此，形成与漂移层11相接的p型的基底层12。根据需要对基底层12实施加热处理。
接着，如图5（b）所表示的那样，向基底层12的表层导入n型的杂质元素（例如磷、砷等）。例如向基底层12的表层注入磷离子。离子注入的剂量是例如2×1015（atoms／cm2），能量是60kev。
在该阶段，采用以超过基底层12中包含的p型的杂质元素的浓度的程度将n型的杂质元素导入到基底层12的表层的反离子注入。由此，形成与基底层12相接的n型的源极区域13。
接着，如图6（a）所表示的那样，在源极区域13、第2场板电极40、导电层25、以及绝缘膜26各自之上，形成层间绝缘膜60。层间绝缘膜60的厚度是例如1μm。
接着，如图6（b）所表示的那样，在层间绝缘膜60之上，对掩模91进行构图。之后，形成使源极区域13的一部分从层间绝缘膜60露出的开口部60h。由此，从源极区域13的两端13e的任一端到两端13e之间的任一位置为止的源极区域13从层间绝缘膜60中露出。
接着，如图7（a）所表示的那样，向通过开口部60h而开口的源极区域13以及通过开口部60h而开口的源极区域13的下侧的基底层12导入p型的杂质元素（例如硼等）。杂质元素的导入通过例如离子注入而进行。离子注入可以分为多次进行。由此，形成与基底层12以及源极区域13相接的p＋型的接触区域14。并且，可以根据需要对接触区域14实施加热处理。
接着，如图7（b）所表示的那样，将一对沟槽11t中的各沟槽的排列方向（图的Y方向）上的开口部60h的宽度（图的Y方向的宽度）扩展。例如，对层间绝缘膜60的开口部60h实施各向同性刻蚀。通过该各向同性刻蚀，开口部60h的宽度扩展例如0．5μm，层间绝缘膜60的膜厚减少。由此，与接触区域14相接的源极区域13的至少一部分从层间绝缘膜60再次露出。
之后，如图1所表示的那样，在源极区域13以及接触区域14连接源极电极50。并且，通过将漏极电极51连接在漏极层10上，将漏极电极51与漂移层11电连接。
进而，将与源极区域13、基底层12、以及漂移层11隔着栅极绝缘膜21相接的导电层25分配给栅极电极20，将与接触区域14隔着第1场板绝缘膜31相接的导电层25分配给第1场板电极30。栅极绝缘膜21以及第1场板绝缘膜31各自成为绝缘膜26的一部分。
例如，与接触区域14隔着第1场板绝缘膜31相接的导电层25经由多晶硅布线（未图示）被电连接到源极电极50。第2场板电极40经由多晶硅布线（未图示）被电连接到源极电极50。并且，与基底层12以及漂移层11隔着栅极绝缘膜21相接的导电层25被连接到栅极布线（未图示）。通过这样的制造过程，形成半导体装置1。
在说明第1实施方式的效果之前，说明参考例涉及的半导体装置。
图8是第1参考例涉及的半导体装置的截面示意图。
在第1参考例涉及的半导体装置100中，在p＋型的接触区域17的两侧配置有n＋型的源极区域16。换言之，接触区域17被源极区域16夹持。这里，源极区域16对应于第1实施方式的源极区域13。接触区域17对应于第1实施方式的接触区域14。并且，代替第1实施方式的第1场板电极30而设置有栅极电极20。除这些以外的半导体装置100的构成与半导体装置1相同。
图9是第2参考例涉及的半导体装置的截面示意图。
在第2参考例涉及的半导体装置200中，在p＋型的接触区域17的两侧配置有n＋型的源极区域16a、16b。这里，源极区域16a对应于第1实施方式的源极区域13。接触区域17对应于第1实施方式的接触区域14。第1场板电极30的侧方的源极区域16b成为未使用区域。除这些以外的半导体装置200的构成与半导体装置1相同。
由于在第1参考例涉及的半导体装置100中，代替第1场板电极30而设有栅极电极20，因此栅极·源极间容量（Cgs）大约成为半导体装置1的Cgs的倍数。
另一方面，在第2参考例涉及的半导体装置200中，将半导体装置100中设置的多个栅极电极20的一半用第1场板电极30取代。该构造在半导体装置1中也被采用。即，在半导体装置200以及半导体装置1中采用了剔除型的栅极构造。因此，在半导体装置200以及半导体装置1中，栅极·源极间容量（Cgs）都比半导体装置100的Cgs减半。
半导体装置200以及半导体装置1中，沟道密度比半导体装置100减半，沟道电阻倍增。但是，在耐压超过100V那样的元件的情况下，各电阻占全电阻的比例中，漂移层的电阻压倒性的大，沟道电阻的贡献较小。实际，沟道电阻的所占比例是5～10％。Ron的增加平缓，另一方面Ciss大约减半，因此作为表示MOSFET的特性的指标，重要的Ron·Ciss积大幅降低。
这里，Ron是导通电阻，Ciss是Cgs（栅极·源极间容量）＋Cgd（栅极·漏极间容量）。因此，半导体装置200以及半导体装置1的开关速度相比半导体装置100的开关速度变快。
但是，半导体装置200中，接触区域17被源极区域16a、16b夹持。半导体装置1中，接触区域14不被源极区域13夹持，接触区域14配置在第1场板电极30的侧方，源极区域13配置在栅极电极20的侧方。对由该构造的差异带来的作用效果的不同进行说明。
图10表示半导体装置1、200的基底层附近的放大图。
图10（a）是将第1实施方式涉及的半导体装置的基底层附近放大后的截面示意图，图10（b）是将第2参考例涉及的半导体装置的基底层附近放大后的截面示意图。
图10（a）中，开口部60h的宽度由“Lcon”表示。源极区域13的宽度由“Xs”表示。接触区域14的宽度由“Xb”表示。被栅极绝缘膜21和第1场板绝缘膜31夹持的半导体层的宽度由“Xp”表示。栅极绝缘膜21的厚度由“Xox”表示。从开口部60h的端部到栅极绝缘膜21的表面的宽度由“Xe”表示。图10（a）中，Xp＝Xs＋Xb成立。
图10（b）中，开口部60h的宽度由“Lcon’”表示。源极区域13的宽度由“Xs’”表示。接触区域14的宽度由“Xb”表示。半导体装置200的“Xb”与半导体装置1的“Xb”相等。被栅极绝缘膜21和第1场板绝缘膜31夹持的半导体层的宽度由“Xp”表示。半导体装置200的“Xp”与半导体装置1的“Xp”相等。栅极绝缘膜21的厚度由“Xox”表示。半导体装置200的“Xox”与半导体装置1的“Xox”相等。从开口部60h的端部到栅极绝缘膜21（或第1场板绝缘膜31）的表面的宽度由“Xe’”表示。图10（b）中，Xp＝2Xs’＋Xb’成立。
在半导体装置1、200中，如果向栅极电极20施加阈值以上的电压，则沿栅极绝缘膜21和基底层12的界面而形成沟道。由此，半导体装置成为导通状态，电流经过沟道向源极·漏极间流动。并且，雪崩击穿时在漂移层11内产生的空穴经过接触区域14、17而向源极电极50排出。
这里，半导体装置1的“Xs”比半导体装置200的“Xs’”大。因此，半导体装置1的源极区域13中的扩展电阻比半导体装置200的源极区域16a中的扩展电阻降低。由此，半导体装置1的导通电阻比半导体装置200的导通电阻降低。
这里，对扩展电阻的概念进行说明。
图11以及图12是说明扩展电阻的示意图。
如图11所表示的那样，考虑电阻率ρ、横的长度2a、纵的长度h的矩形区域。并且，矩形区域之上设有宽度2b的电极。
如果求取从宽度2b的电极向宽度2a的矩形区域的底面侧流过电流时的电阻，该电阻R被解析地求得，成为图中的式（1）那样。式（1）的第1项（即式（2））相当于从矩形的上表面同样地向矩形的底面侧流过电流时的电阻。实际上，由于流入电流的电极（流入电极）的宽度较窄，因此电阻值增加。该增加量通过式（1）的第2项（即式（3））表示。将该式（3）称为扩展电阻。
设为b＝0．001、h＝1、ρ＝1的情况下的电阻值的“a”的依赖性如图12所示。图12的横轴是“a”的值，纵轴是电阻值R。
在流入电极的宽度较窄的情况下，如果接受电流的底面a变大则扩展电阻减少，结果全电阻减少。在对应于第1实施方式的情况下，矩形的上下逆转，与“b”对应的是，沟道区域的反转层程度的扩展、几十nm程度以下，与“a”对应的是“Xs”。
由于第1实施方式的“Xs”比参考例的“Xs’”大，因此半导体装置1的源极区域13的扩展电阻比半导体装置200的源极区域16a的扩展电阻降低。由此，半导体装置1的导通电阻比半导体装置200的导通电阻降低。
并且由于Xs＞Xs’成立，因此半导体装置1中使源极区域与源极电极50接触的接触裕度比半导体装置200扩大。例如，半导体装置1中，超出Xs’的宽度，能够使源极区域13从层间绝缘膜60露出。由此，半导体装置1的导通电阻相比半导体装置200的导通电阻进一步降低。
此外，半导体装置200中，接触区域17和源极区域16a、16b的pn结为2个，与此相对地，半导体装置1中，接触区域14和源极区域13的pn结为1个。在该pn结部形成有耗尽层。从而，相比pn结部以外的部分，pn结部的电阻变高。
由此，接触区域14的电阻比接触区域17的电阻降低。从而，半导体装置1中，促进空穴经过接触区域向源极电极50的排出效果。其结果，半导体装置1的雪崩耐量相比半导体装置200的雪崩耐量进一步增加。
此外，半导体装置1中，接触区域14与第1场板绝缘膜31相接。半导体装置1中，击穿时由图1的A包围的区域中产生的空穴沿着第2场板绝缘膜41和漂移层11的界面从漏极层10向基底层12的方向移动。从而，空穴经过配置在其正上方的的接触区域14容易向源极电极50排出。
并且，作为一例，设为Xp＝3．0μm、Xox＝0．05μm、Xb＝1．5μm、Xs＝1．5μm、Xs’＝0．75μm。
该情况下，为了取得源极区域和源极电极50的良好的电接触，优选的是，源极区域和源极电极50的接触宽度是例如0．25μm。源极区域和源极电极50的接触宽度由图10（a）的“Xs－Xe”、以及图10（b）的“Xs’－Xe’”表示。
并且，优选的是，在形成开口部60h后，作为层间绝缘膜60的厚度能够确保例如0．5μm。
半导体装置200中，例如设为Xe’＝0．5μm、Lcon’＝2．0μm。半导体装置200中，在图中所示的开口部60h的位置向左右偏离了0．25μm的情况下，“Xe’”成为0．25μm～0．75μm。这里，在开口部60h的位置比作为目的的位置向右偏离了0．25μm而源极区域16a的侧方的Xe’成为0．25μm的情况下，源极电极50和栅极电极20的距离缩短。于是，有可能在各向同性刻蚀后源极电极50和栅极电极20短路。
与此相对地，半导体装置1中，即使在将源极区域13和源极电极50的接触宽度设为0．25μm左右的情况下，作为“Xe”也能确保1．25μm。该情况下，Lcon＝1．75μm。从而，半导体装置1中，即使开口部60h的位置向左右偏离了0．25μm，也确保“Xe”为1．5μm～2．0μm。
由此，在源极电极50和栅极电极20之间可维持耐压程度的距离被确保，源极电极50和栅极电极20短路不易发生。进而，半导体装置1中，即使开口部60h向左侧偏离而第1场板电极30和源极电极50短路，第1场板电极30和源极电极50也为相同电位。即，即使第1场板电极30和源极电极50短路也不会发生任何问题。这样，第1实施方式与参考例相比，开口部60h的位置精度被缓和。
如以上说明的那样，第1实施方式与参考例相比，工艺裕度增大。并且由于工艺裕度增大，第1实施方式中制造成品率提高。
另外，接触区域和沟道区域之间的距离越短，一般来说，沟道区域的杂质浓度越容易因接触区域中包含的杂质而受到影响。但是，半导体装置1中接触区域14和沟道区域的距离比半导体装置200的接触区域17和沟道区域的距离大。因此，半导体装置1中沟道区域的杂质浓度不易变动。其结果，半导体装置1中阈值电压（Vth）更稳定。
进而，通过使接触区域14从沟道区域离开，能够使接触区域14的杂质浓度比接触区域17的杂质浓度设定得高。由此，接触区域14对空穴的电阻降低，促进空穴经过接触区域14而向源极电极50排出的效果。其结果，半导体装置1的雪崩耐量进一步增加。于是，半导体装置1在连接电机、电磁线圈等感应负载的用途上也显示出良好的性能。
另外，第2场板绝缘膜41可以设定为使介电常数从漏极层10的侧方朝向基底层12的侧方阶梯性地或平滑地升高。该情况下，沟槽底部的硅表面的电场被缓和，有利于高耐压化。
（第2实施方式）
图13是第2实施方式涉及的半导体装置的截面示意图。
在第2实施方式涉及的半导体装置2中，接触区域14的下端14d和漂移层11的下表面11d之间的长度比第1场板电极30的下端30d和漂移层11的下表面11d之间的长度短。接触区域14的下端14d位于第1场板电极30的下端30d的下侧。并且，接触区域14的下端14d位于栅极电极20的下端20d的下侧。除此以外的构成与半导体装置1相同。
这种构造中，集中到栅极电极20的下端20d的电场也被分散到接触区域14的下端14d。从而，半导体装置2与半导体装置1相比，抑制雪崩发生，进一步提高耐压。
（第3实施方式）
图14是第3实施方式涉及的半导体装置的截面示意图。
在第3实施方式涉及的半导体装置3中，第1场板电极30以及第2场板电极40与源极电极50相接。例如，在图6（b）的阶段中，从层间绝缘膜60中使应为第1场板电极30的导电层25以及第2场板电极40露出。之后，在露出的导电层25以及第2场板电极40上连接源极电极50。
在这种构造中，不需要将第1场板电极30以及第2场板电极40和源极电极50连接的多晶硅布线。由此，除了第1实施方式的效果，实现了制造工序的缩短，实现低成本化。
（第4实施方式）
图15是第4实施方式涉及的半导体装置的截面示意图。
在第4实施方式涉及的半导体装置4中，在第2场板电极40的两侧配置有各一个的栅极电极20和第1场板电极30。进而，第1场板电极30以及第2场板电极40与源极电极50相接。
在这种构造中，不需要将第1场板电极30以及第2场板电极40和源极电极50连接的多晶硅布线。由此，除了第1实施方式的效果，实现了制造工序的缩短，实现低成本化。
以上，参照具体例对实施方式进行了说明。但是，实施方式不限于上述具体例。即，在这些具体例中本领域技术人员加入了适当设计变更而得到的结构，只要具备实施方式的特征也包含在实施方式的范围中。上述的各具体例具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示的结构，能够适当变更。例如，可以在半导体装置1～4中在漏极层10和漂移层11之间设置p＋型的接触层而成为IGBT。该情况下，源极区域被称为发射区域，漏极层被称为集电极层。
并且，上述的各实施方式具备的各要素只要技术上可能就能够使其组合，将它们组合后的结构只要包含实施方式的特征则也包含在实施方式的范围中。除此之外，在实施方式的思想范畴内，对于本领域技术人员能想到的各种的变更例以及修正例，这些变更例以及修正例也属于实施方式的范围。
虽然说明了本发明的一些实施方式，但这些实施方式是作为例子进行提示的，不意图限定发明的范围。这些新的实施方式可以通过其他的各种方式来实施，在不脱离发明的主旨的范围内，可以进行各种的省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在与权利要求书中记载的发明和其等同的范围内。

Claims (7)

1.一种半导体装置，具备：
第1导电型的第1半导体层；
第2导电型的第2半导体层，设置在上述第1半导体层之上；
第1导电型的第1半导体区域，设置在上述第2半导体层之上；
第2导电型的第2半导体区域，与设置在上述第2半导体层之上的上述第1半导体区域相接，具有比上述第2半导体层高的杂质元素浓度；
第1电极，经由第1绝缘膜与上述第1半导体区域、上述第2半导体层以及上述第1半导体层相接；
第2电极，经由第2绝缘膜与上述第2半导体区域相接；
第3电极，与上述第1半导体区域以及上述第2半导体区域连接；
第4电极，与上述第1半导体层电连接；以及
一对第5电极，经由第3绝缘膜夹持上述第1半导体层、上述第1电极、以及上述第2电极，
上述一对第5电极各自排列的方向上的上述第1半导体区域的第一宽度和上述方向上的上述第2半导体区域的第二宽度相同，
上述第2半导体区域的下端和上述第1半导体层的下表面之间的第一长度，比上述第2电极的下端和上述第1半导体层的下表面之间的第二长度短。
2.一种半导体装置，具备：
第1导电型的第1半导体层；
第2导电型的第2半导体层，设置在上述第1半导体层之上；
第1导电型的第1半导体区域，设置在上述第2半导体层之上；
第2导电型的第2半导体区域，与设置在上述第2半导体层之上的上述第1半导体区域相接，具有比上述第2半导体层高的杂质元素浓度；
第1电极，经由第1绝缘膜与上述第1半导体区域、上述第2半导体层以及上述第1半导体层相接；
第2电极，经由第2绝缘膜与上述第2半导体区域相接；
第3电极，与上述第1半导体区域以及上述第2半导体区域连接；以及
第4电极，与上述第1半导体层电连接。
3.如权利要求2所述的半导体装置，其中，
还具备经由第3绝缘膜夹持上述第1半导体层、上述第1电极以及上述第2电极的一对第5电极，
上述一对第5电极各自排列的方向上的上述第1半导体区域的第一宽度和上述方向上的上述第2半导体区域的第二宽度相同。
4.如权利要求2所述的半导体装置，其中，
上述第2半导体区域的下端和上述第1半导体层的下表面之间的第一长度，比上述第2电极的下端和上述第1半导体层的下表面之间的第二长度短。
5.如权利要求1~4中任一项所述半导体装置，其中，
上述第2电极以及上述一对第5电极与上述第3电极相接。
6.一种半导体装置的制造方法，具备如下工序：
在第1导电型的第1半导体层中从上述第1半导体层的上表面向朝向上述第1半导体层的下表面的第1方向下挖，进而形成在平行于上述第1半导体层的上述上表面的第2方向上延伸的一对第1沟槽的工序；
在上述一对第1沟槽的各第1沟槽内隔着第3绝缘膜而形成第5电极的工序；
通过对上述第3绝缘膜的上端进行回蚀，形成被上述第5电极的一部分、上述第3绝缘膜的上述上端、以及上述第1半导体层包围的第2沟槽的工序；
在上述第2沟槽内隔着第4绝缘膜而形成导电层的工序；
通过将第2导电型的杂质元素导入上述第1半导体层的表层而形成与上述第1半导体层相接的第2导电型的第2半导体层的工序；
通过将第1导电型的杂质元素导入上述第2半导体层的表层而形成与上述第2半导体层相接的第1导电型的第1半导体区域的工序；
在上述第1半导体区域、上述第5电极、上述导电层以及上述第4绝缘膜的各自之上形成层间绝缘膜的工序；
形成开口部的工序，该开口部使从上述第1半导体区域的两端中的任一端起到上述两端间的任一位置为止的上述第1半导体区域从上述层间绝缘膜露出；
通过将第2导电型的杂质元素导入被上述开口部开口的上述第1半导体区域以及被上述开口部开口的上述第1半导体区域的下侧的上述第2半导体层，从而形成与上述第2半导体层以及上述第1半导体区域相接的第2导电型的第2半导体区域的工序；
通过扩展上述一对第1沟槽中的各第1沟槽的排列方向上的上述开口部的宽度，使得与上述第2半导体区域相接的上述第1半导体区域的至少一部分从上述层间绝缘膜再次露出的工序；以及
将第3电极与上述第1半导体区域以及上述第2半导体区域连接，将第4电极与上述第1半导体层电连接，将经由作为上述第4绝缘膜的一部分的第1绝缘膜与上述第1半导体区域、上述第2半导体层以及上述第1半导体层相接的上述导电层分配为第1电极，并将经由作为上述第4绝缘膜的一部分的第2绝缘膜与上述第2半导体区域相接的上述导电层分配为第2电极的工序。
7.如权利要求6所述的半导体装置的制造方法，其中，
使上述第5电极以及上述第2电极从上述层间绝缘膜露出，将上述第3电极与露出的上述第5电极以及上述第2电极连接。
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