CN103296073A - 绝缘栅型双极晶体管 - Google Patents

绝缘栅型双极晶体管 Download PDF

Info

Publication number
CN103296073A
CN103296073A CN2012105051829A CN201210505182A CN103296073A CN 103296073 A CN103296073 A CN 103296073A CN 2012105051829 A CN2012105051829 A CN 2012105051829A CN 201210505182 A CN201210505182 A CN 201210505182A CN 103296073 A CN103296073 A CN 103296073A
Authority
CN
China
Prior art keywords
layer
base layer
emitter
groove
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012105051829A
Other languages
English (en)
Inventor
小仓常雄
中村和敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN103296073A publication Critical patent/CN103296073A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种短路耐受量高、栅极驱动电路的损失少的低导通电阻的绝缘栅型双极晶体管IGBT。实施方式的IGBT具备：有选择地形成于第一槽（3a）与第二槽（3b）之间的第一半导体层（2）的第一表面的、在第一槽（3a）的侧壁露出的第一基极层（7a）和在第二槽（3b）的侧壁露出的第二基极层（7b）。第一发射极层（8a）有选择地形成于第一基极层（7a）的表面，并在第一槽（3a）的侧壁露出。第二发射极层（8b）有选择地形成于第二基极层（7b）的表面，并在第二槽（3b）的侧壁露出。第一栅电极（5a）隔着第一栅极绝缘膜（4a）设置于第一槽（3a）内。第二栅电极（5b）隔着第二栅极绝缘膜（4b）设置于第二槽内。

Description

绝缘栅型双极晶体管
相关申请
本申请享有以日本专利申请2012-40643号（申请日：2012年2月27日）以及日本专利申请2012-226749号（申请日：2012年10月12日）为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及绝缘栅型双极晶体管。
背景技术
绝缘栅型双极晶体管（IGBT：Insulated Gate Bipolar Transistor）被用于逆变器电路等的开关元件。IGBT谋求高耐压和低导通电阻。然而，有当耐压变高时使导通电阻变高的问题。为了解决该问题，使用了适于微细化的槽栅型的IGBT。在槽栅型的IGBT中，通过使槽栅的间隔变窄，从而能有效地使沟道宽度增加，能使集电极-发射极间的导通电阻降低。然而，因沟道宽度的增加，会引起饱和电流的增加、栅极电荷的增加、栅极-发射极间电容的增加、以及栅极-集电极间电容的增加等。饱和电流的增加会使IGBT的短路耐受量减低。栅极电荷的增加会使栅极驱动电路的电力损失增加。栅极-发射极电容和栅极-集电极间电容的增加会使IGBT的开关速度下降。
发明内容
发明要解决的课题
本发明提供一种短路耐受量高且栅极驱动电路的损失少的低导通电阻的IGBT。
用于解决课题的方案
本发明的实施方式的IGBT具备第一导电型的第一半导体层、第一槽、第二槽、第二导电型的第一基极层、第二导电型的第二基极层、第一导电型的第一发射极层、第一导电型的第二发射极层、第一栅电极、第二栅电极、层间绝缘膜、第二导电型的第二半导体层、第一电极、以及第二电极。
第一半导体层具有第一表面、以及与所述第一表面相反侧的第二表面。第一槽从第一半导体层的第一表面延伸到第一半导体层中。第二槽从第一半导体层的第一表面延伸到第一半导体层中，并与第一槽相邻。
第一基极层有选择地形成于第一槽与第二槽之间的第一半导体层的第一表面，并在第一槽的侧壁露出。第二基极层有选择地形成于第一槽与第二槽之间的第一半导体层的第一表面，并在第二槽的侧壁露出。
第一发射极层有选择地形成于第一基极层的表面，并在第一槽的侧壁露出。第二发射极层有选择地形成于第二基极层的表面，并在第二槽的侧壁露出。
第一栅电极在第一槽内，隔着第一栅极绝缘膜设在第一半导体层上、第一基极层上、以及第一发射极层上。第二栅电极在第二槽内，隔着第二栅极绝缘膜设在第一半导体层上、第二基极层上、以及第二发射极层上，并与第一栅电极电连接。
层间绝缘膜设在第一栅电极上、以及第二栅电极上。
第二半导体层设在第一半导体层的第二表面上。
第一电极与第二半导体层电连接。第二电极与第一基极层、第二基极层、第一发射极层、以及第二发射极层电连接。
附图说明
图1是第一实施方式的IGBT的主要部位示意剖视图。
图2是第一实施方式的IGBT的主要部位示意俯视图。
图3是比较例的IGBT的主要部位示意剖视图。
图4是第一实施方式的IGBT以及比较例的IGBT中的电流路径的空穴密度的分布图。
图5是第一实施方式的IGBT以及比较例的IGBT中的动作特性。
图6是第二实施方式的IGBT的主要部位示意俯视图。
图7是第二实施方式的IGBT的主要部位示意剖视图。
图8是第三实施方式的IGBT的主要部位示意俯视图。
图9是第三实施方式的IGBT的主要部位示意剖视图。
图10是第三实施方式的变形例的IGBT的主要部位示意俯视图。
图11是第三实施方式的变形例的IGBT的主要部位示意俯视图。
图12是第三实施方式的变形例的IGBT的主要部位示意俯视图。
图13是第四实施方式的IGBT的主要部位示意剖视图。
图14是第四实施方式的IGBT的主要部位示意立体图。
图15是第五实施方式的IGBT的主要部位示意剖视图。
图16是第五实施方式的IGBT的主要部位示意立体图。
图17是第六实施方式的IGBT的主要部位示意剖视图。
图18是第六实施方式的IGBT的主要部位示意立体图。
图19是第七实施方式的IGBT的主要部位示意剖视图。
图20是第七实施方式的IGBT的主要部位示意立体图。
图21是第八实施方式的IGBT的主要部位示意剖视图。
图22是第九实施方式的IGBT的主要部位示意剖视图。
图23是第十实施方式的IGBT的主要部位示意剖视图。
图24是第十一实施方式的IGBT的主要部位示意剖视图。
图25是第十二实施方式的IGBT的主要部位示意剖视图。
附图标记说明
1p＋型集电极层；2n-型基极层；3a、3b、3c槽；4a、4b、4c栅极绝缘膜；5a、5b栅电极；6层间绝缘膜；7、7a、7b、7c p型基极层；8a、8b、8c、8d n＋型发射极层；9绝缘膜；10集电极电极；11发射极电极；20p＋型接触层；21导电体；22n型阻挡层。
具体实施方式
以下，一边参照附图，一边对本发明的实施方式进行说明。实施方式的说明中使用的附图是用于使说明变得容易的示意性的图，图中的各要素的形状、尺寸、大小关系等在实际的实施中未必限于如图中所示那样，能在可获得本发明效果的范围内适当地进行变更。虽然对第一导电型以n型、对第二导电型以p型进行说明，但也能分别采用其相反的导电型。作为半导体，以硅为一个例子进行说明，但也能应用于SiC、GaN等化合物半导体。作为绝缘膜，以氧化硅为一个例子进行说明，但也能使用氮化硅、氧氮化硅等其他绝缘体。设在将n型的导电型以n＋、n、n-表述的情况下，n型杂质浓度按该顺序从高到低。在p型中也是同样，p型杂质浓度按p＋、p、p-的顺序从高到低。
（第一实施方式）
使用图1以及图2，对本发明的第一实施方式的IGBT100进行说明。图1是第一实施方式的IGBT100的主要部位示意剖视图。图2是第一实施方式的IGBT的主要部位示意俯视图。图1的剖视图是图2中的A-A线的剖面。此外，图2是除去了发射极电极时的IGBT100的俯视图。
如图1以及图2所示，本实施方式的IGBT100具备n-型基极层2（第一导电型的第一半导体层）、第一槽3a、第二槽3b、第一p型基极层7a（第二导电型的第一基极层）、第二p型基极层7b（第二导电型的第二基极层）、第一n＋型发射极层8a（第一导电型的第一发射极层）、第二n＋型发射极层8b（第一导电型的第二发射极层）、第一栅极绝缘膜4a、第二栅极绝缘膜4b、第一栅电极5a、第二栅电极5b、层间绝缘膜6、绝缘膜9、p＋型集电极层1（第二导电型的第二半导体层）、集电极电极10（第一电极）、以及发射极电极11（第二电极）。
n-型基极层2具有第一表面、以及与第一表面相反侧的第二表面。第一槽3a从n-型基极层2的第一表面延伸到n-型基极层2中。第一槽3a沿与第一表面平行的图中Y方向（第一方向）呈条纹状延伸。第二槽3b从n-型基极层2的第一表面延伸到n-型基极层2中。第二槽3b沿Y方向呈条纹状延伸。即，第二槽3b在与Y方向正交且与第一表面平行的图中X方向（第二方向）上与第一槽3a相邻。
第一p型基极层7a有选择地形成于第一槽3a与第二槽3b之间的n-型基极层2的第一表面，并在第一槽3a的侧壁露出。第一p型基极层7a沿第一槽3a呈条纹状在Y方向上延伸。第二p型基极层7b有选择地形成于第一槽3a与第二槽3b之间的n-型基极层2的第一表面，并在第二槽的侧壁露出。第二p型基极层7b沿第二槽3b呈条纹状在Y方向上延伸。第一p型基极层7a在X方向上，中间隔着n-型基极层2与第二p型基极层7b分离。
第一n＋型发射极层8a有选择地形成于第一p型基极层7a的表面，并在第一槽3a的侧壁露出。第一n＋型发射极层8a沿第一槽3a，在Y方向上呈条纹状延伸。第一n＋发射极层8a包括沿Y方向被分割的多个部分，这多个部分沿Y方向中间隔着第一p型基极层7a相互分离。此外，这多个部分在X方向上中间隔着第一p型基极层7a与n-型基极层2分离。
第二n＋型发射极层8b有选择地形成于第二p型基极层7b的表面，并在第二槽3b的侧壁露出。第二n＋型发射极层8b沿第二槽3b，在Y方向上呈条纹状延伸。第二n＋发射极层8b包括沿Y方向被分割的多个部分，这多个部分沿Y方向中间隔着第二p型基极层7b相互分离。此外，这多个部分在X方向上中间隔着第二p型基极层7b与n-型基极层2分离。
n-型基极层2、第一p型基极层7a、第二p型基极层7b、第一n＋型发射极层8a、第二n＋型发射极层8b、以及后述的p＋型集电极层1是由硅构成的半导体层。
第一栅电极5a在第一槽3a内，隔着第一栅极绝缘膜4a设在n-型基极层2上、第一p型基极层7a上、以及第一发射极层8a上。第二栅电极5b在第二槽3b内，隔着第二栅极绝缘膜4b设在n-型基极层2上、第二p型基极层7b上、以及第二发射极层8b上。第二栅电极5b与第一栅电极5a电连接。第一栅电极以及第二栅电极被引出到未图示的栅电极焊盘。
第一栅电极5a以及第二栅电极5b例如由导电性的多晶硅形成。第一栅极绝缘膜4a以及第二栅极绝缘膜4b例如由氧化硅（SiO2）形成。也能代替氧化硅，而使用氮化硅（SiN）、氧氮化硅（SiNO）、或者氧化铝（Al2O3）等。
层间绝缘膜6设在第一栅电极5a上以及第二栅电极5b上。第一栅电极5a以及第二栅电极5b分别利用层间绝缘膜6和第一以及第二栅极绝缘膜4a、4b与外部绝缘。
绝缘膜9设在第一p型基极层7a上以及第二p型基极层7b上，覆盖第一p型基极层7a与第二p型基极层7b之间的n-型基极层2的第一表面。绝缘膜9在Y方向上呈条纹状延伸。绝缘膜9在X方向上，与第一槽3a和第二槽3b分别分离。第一p型基极层7a以及第一n＋型发射极层8a在第一槽3a与绝缘膜9的间隙露出。第二p型基极层7b以及第二n＋型发射极层8b在第二槽3b与绝缘膜9的间隙露出。层间绝缘膜6以及绝缘膜9与栅极绝缘膜同样地通过氧化硅、氮化硅、氮氧化硅、或者氧化铝等形成。
p＋型集电极层1与设在n-型基极层2的第二表面上的n-型基极层2电连接。
集电极电极10与p＋型集电极层1电连接。发射极电极11与第一p型基极层7a、第二p型基极层7b、第一n＋型发射极层8a、以及第二发射极层8b电连接，通过绝缘膜9与n-型基极层2的第一表面绝缘。发射极电极以及集电极电极例如由铜或者铝等形成。
发射极电极11直接接合于在第一槽3a与绝缘膜9之间的条纹状的间隙露出的、第一p型基极层7a的表面上以及第一n＋型发射极层8a的表面上，并与它们电连接。此外，发射极电极11直接接合于在第二槽3b与绝缘膜9之间的条纹状的间隙露出的、第二p型基极层7b的表面上以及第二n＋型发射极层8b的表面上，并与它们电连接。
通过多个上述第一槽3a和多个上述第二槽3b沿X方向交替配置，从而使多个槽3a、3b设在n-型基极层2的第一表面。即使在多个槽3a、3b中的其他相邻的第一槽与第二槽之间，也与上述同样地，设有第一p型基极层7a、第二p型基极层7b、第一n＋型发射极层8a、第二n＋型发射极层8b、以及绝缘膜9。此外，即使在其他彼此相邻的第一槽以及第二槽内，也与上述同样地，设有第一栅极绝缘膜4a、第一栅电极5a、第二栅极绝缘膜4b、第二栅电极5b、以及层间绝缘膜6。即，第一槽3a与第二槽3b之间的上述构造在X方向上反复设置。
另外，虽然多个第一n＋型发射极层8a以及多个第二n＋型发射极层8b在X方向上排列成一列，但是未必必须在X方向上排列成一列。例如，多个第一n＋型发射极层8a也可以配置成相对于多个第二n＋型发射极层8b在Y方向上稍微偏移。即，由多个第一n＋型发射极层8a和多个第二n＋型发射极层8b形成的n-型基极层的第一表面上的平面图案也可以成为交错格子状（千島格子状）。
接下来，在说明本实施方式的IGBT100的动作以及效果之前，对比较例的IGBT101的构造以及动作进行说明。
图3表示比较例的IGBT101的主要部位示意剖视图。比较例的IGBT101的构造具备从第一槽3a到第二槽3b设在n-型基极层2上的p型基极层7。即，是在第一实施方式的IGBT100中，第一p型基极层7a以及第二p型基极层7b接合而成为一个p型基极层7的构造。此外，比较例的IGBT101不具有绝缘膜9。在以上的方面，比较例的IGBT101与第一实施方式的IGBT100不同。
在比较例的IGBT101中，当在对集电极电极10施加相对于发射极电极11的正电压的状态下，对第一栅电极5a施加超过阈值的正的电压时，在p型基极层7的第一槽3a的侧壁露出的部分会形成有沟道层。其结果是，电子经由发射极电极11、第一n＋型发射极层8a、p型基极层7中的沟道层、n-型基极层2、以及p＋型集电极层1流到集电极电极10。即使对第二栅电极，也是与第一栅电极同样。与该电子的流动相对应地，空穴从集电极电极10经由p＋型集电极层1、n-型基极层、p型基极层7流到发射极电极11。此时，向n-型基极层2注入的空穴通过由n-型基极层2累积而引起传导度调制。其结果是，n-型基极层成为低电阻。越是在n-型基极层2中累积空穴，IGBT101的导通电阻越降低。
图4表示第一实施方式的IGBT100以及比较例的IGBT101中的、从n-型基极层2中的发射极电极侧到集电极电极侧的空穴的浓度分布的模拟结果。模拟中，电流密度以200A／cm2实施。
由于在比较例的IGBT101中，在发射极电极11侧有p型基极层7，所以在发射极电极11侧的p型基极层7中空穴的浓度最高。由于在p型基极层7与n-型基极层2之间有p-n结，所以空穴的浓度在此大大地降低。由于在n-型基极层2中，累积了从p＋型集电极层1注入的空穴，所以空穴浓度再次较高。在n-型基极层2中，空穴浓度向集电极电极侧缓缓上升。
通过在上述n-型基极层2中累积空穴，从而引起传导度调制，IGBT101的导通电阻低。为了进一步降低导通电阻，考虑了使槽栅间隔变窄而使沟道层的密度提高的方法。然而，在该方法中，通过使饱和电流上升，从而会使IGBT101的短路耐受量下降。此外，会使栅极电荷增加，使栅极驱动电路的电力损失增加。进而，会使栅极-发射极电容和栅极-集电极间电容增加，使IGBT的开关速度降低。在比较例的构造中，当实现进一步的导通电阻的降低时，会产生上述的那样的问题。
与此相比，本实施方式的IGBT100具备相互隔着n-型基极层分离的第一p型基极层7a和第二p型基极层7b。由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2上通过绝缘膜9覆盖。由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层9通过绝缘膜9从发射极电极11绝缘。因此，从p＋型集电极层1注入到n-型基极层2中的空穴，分别经由第一p型基极层7a以及第二p型基极层7b流到发射极电极11。
在本实施方式的IGBT100中，在从沟道区（即第一p型基极层7a以及第二p型基极层7b的槽侧壁区域）离开的区域中，与沟道区相比，第一p型基极层7a与n-型基极层2的p-n结以及第二p型基极层7b与n-型基极层2的p-n结形成于发射极电极侧。即，这些p-n结的第一p型基极层7a以及第二p型基极层7b的距离表面的深度在第一槽3a与第二槽3b之间，随着从沟道区离开而变小。具体地说，在成为空穴的电流路径的由第一p型基极层7a以及第二p型基极层7b夹持的n-型基极层2的部分中，第一p型基极层7a与n-型基极层2的p-n结面的位置以及第二p型基极层7b与n-型基极层2的p-n结面的位置，比起比较例的p型基极层7与n-型基极层2的p-n结面的位置，更处于发射极电极侧。
一般来说，由于因p-n结的耗尽层会使空穴经由p型基极层排出到发射极电极，所以在p-n结周边，空穴密度会大大地降低。因此，如本实施方式那样，p-n结越处于发射极电极侧（即p型基极层越浅），空穴越难以排出到发射极电极。在此，在本实施方式中，p型基极层与n-型基极层的p-n结面的整体的位置不是一样地处于发射极电极侧，而是沟道区具有与比较例同样的构成，因此，关于电子的注入量，能实现与比较例同等。因此，由于沟道长同等，所以能在不导致饱和电流的增加或者由短沟道效应引起的泄漏电流的增大等的产生的情况下抑制空穴的排出量。
因此，由于第一实施方式的IGBT100更易在n-型基极层中累积空穴，所以如图4所示那样，n-型基极层2中的空穴的浓度比比较例的IGBT101高。其结果是，在第一实施方式的IGBT100中，进一步使导通电阻降低。即，在本实施方式的IGBT100中，即使不使槽栅的间隔变窄、不使沟道层的密度提高，也能使导通电阻降低。
图5表示第一实施方式的IGBT100与比较例的IGBT101的模拟做出的电压-电流特性。电流密度在200A／cm2，第一实施方式的IGBT100的电压为1.58V，比较例的IGBT101的电压为1.82V。第一实施方式的IGBT100的电压与比较例的IGBT101的电压相比更低。即，第一实施方式的IGBT100的导通电阻降低了。
如以上所示，本实施方式的IGBT100具备相互隔着n-型基极层2分离的第一p型基极层7a和第二p型基极层7b。进而，IGBT100具备覆盖在由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2上的绝缘膜9。由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层9通过绝缘膜9从发射极电极11绝缘。
其结果是，在本实施方式的IGBT100中，成为空穴累积在n-型基极层2中。因此，根据本实施方式，即使不使槽栅的间隔变窄、不使沟道层的密度提高，也能提供低导通电阻的IGBT。其结果是，能较高地维持IGBT的短路耐受量，能减少栅极驱动电路的损失。
（第二实施方式）
使用图6以及图7说明第二实施方式的IGBT200。图6是第二实施方式的IGBT200的主要部位示意俯视图，是与第一实施方式的IGBT100的图2相当的俯视图。图6的B-B线的剖视图由于与图1所示的第一实施方式的IGBT100的主要部位示意剖视图相同，所以进行省略。图7表示图6的C-C线的主要部位示意剖视图。另外，对与第一实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第一实施方式的不同点进行说明。
如图6所示那样，本实施方式的IGBT200中，第一n＋型发射极层8a以及第二n＋型发射极层8b分别具有沿Y方向延伸的单层的条纹构造。此外，如图7所示那样，本实施方式的IGBT200中，还在n-型基极层2的第一表面具备在X方向上延伸并将第一p型基极层7a和第二p型基极层7b连结起来的多个第三p型基极层7c（多个第二导电型的第三基极层）。多个第三p型基极层7c配置成沿Y方向中间隔着n-型基极层2相互分离。第三p型基极层7c与第一以及第二p型基极层7a、7b同样地是由硅构成的半导体层。
绝缘膜9形成为在由多个第三p型基极层7c中的相邻的第三p型基极层7c、第一p型基极层7a、第二p型基极层7b包围的n-型基极层2的第一表面上进行全部覆盖。该被包围的n-型基极层2的第一表面利用绝缘膜9与发射极电极绝缘。此外，绝缘膜9包括在Y方向上被分割而相互分离的多个部分。上述相邻的第三p型基极层7c各自的表面的一部分从绝缘膜9露出。发射极电极11电连接于从绝缘膜9露出的上述相邻的第三p型基极层的表面上。
对于其他相邻的第三p型基极层7c，也同样地形成有绝缘膜9。因此，在Y方向上相邻的绝缘膜9的多个部分的间隙露出的第三p型基极层7c的表面上，电连接有发射极电极11。
此外，第一n＋型发射极层8a以及第二n＋型发射极层8b分别具有沿Y方向延伸的单层的条纹构造。第一n＋型发射极层8a以及第二n＋型发射极层8b分别在沿Y方向延伸的第一槽3a与绝缘膜9的间隙以及第二槽3b与绝缘膜9的间隙露出。发射极电极11利用该间隙的部分电连接于第一n＋型发射极层8a的表面上以及第二n＋型发射极层8b的表面上。
在上述的方面，本实施方式的IGBT200与第一实施方式的IGBT100不同。
如以上所示，本实施方式的IGBT200与第一实施方式的IGBT100同样地，具备相互隔着n-型基极层分离的第一p型基极层7a和第二p型基极层7b。进而，IGBT200具备在由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2上覆盖的绝缘膜9。由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层9利用绝缘膜9从发射极电极11绝缘。
其结果是，在本实施方式的IGBT200中，空穴累积在n-型基极层2中。因此，根据本实施方式，即使不使槽栅的间隔变窄、不使沟道层的密度提高，也能提供低导通电阻的IGBT。其结果是，能将IGBT的短路耐受量维持得较高，能减少栅极驱动电路的损失。
进而，在本实施方式的IGBT200中，第一n＋型发射极层8a以及第二n＋型发射极层8b分别具有沿Y方向延伸的单层的条纹构造。第一n＋型发射极层8a以及第二n＋型发射极层8b在沿Y方向延伸的、第一槽3a与绝缘膜9的间隙以及第二槽3b与绝缘膜9的间隙分别与发射极电极11电连接。由此能降低第一以及第二n＋型发射极层与发射极电极的接触电阻。
此外，虽然由此发射极电极11难以将第一p型基极层7a以及第二p型基极层7b直接电连接，但是发射极电极11会取而代之地与第三p型基极层7c直接电连接。因此，本实施方式的IGBT200与第一实施方式的IGBT100相比，能不会使发射极电极与第一以及第二p型基极层7a、7b的接触电阻增大地，大大降低发射极电极11与第一以及第二n＋型发射极层的接触电阻。
另外，绝缘膜9也可以延伸至设在第一槽3a的层间绝缘膜6上以及设在第二槽3b的层间绝缘膜6上。或者，绝缘膜9也可以与第一槽3a以及第二槽3b交叉并沿X方向延伸。在这种情况下，也是在Y方向上在相邻的绝缘膜9的多个部分的间隙露出的第一n＋型发射极层8a以及第二n＋型发射极层8b与发射极电极11电连接。在这种情况下，第一n＋型发射极层8a以及第二n＋型发射极层8b与发射极电极11的接触电阻变高。然而，却具有形成绝缘膜9时的掩模对准等工序变得容易且制造成品率提高的优点。
此外，在本实施方式中，第一n＋型发射极层8a以及第二n＋型发射极层8b作为沿Y方向延伸的单层的条纹构造进行了说明。然而，与第一实施方式同样，也能由沿Y方向被分割为多个的部分来构成。至少只要第一n＋型发射极层8a以及第二n＋型发射极层8b与发射极电极电连接即可。虽然在这种情况下，第一n＋型发射极层8a以及第二n＋型发射极层8b与发射极电极11的接触电阻变高，但是却具有能使IGBT200的饱和电流降低的优点。
此外，与第一实施方式同样地，由沿Y方向被分割为多个的部分构成第一n＋型发射极层8a以及第二n＋型发射极层8b，发射极电极11也能与该被分割成多个的部分分别电连接。由此，具有第一p型基极层7a以及第二p型基极层7b与发射极电极11的电连接部位增大，第一p型基极层7a以及第二p型基极层7b与发射极电极11的接触电阻变低的优点。
（第三实施方式）
使用图8以及图9对第三实施方式的IGBT300进行说明。图8是第二实施方式的IGBT300的主要部位示意俯视图，是与第一实施方式的IGBT100的图2相当的俯视图。图8的D-D线的剖视图由于与图1所示的第一实施方式的IGBT100的主要部位示意剖视图相同，所以进行省略。图9是图8的E-E线的主要部位示意剖视图。另外，对与第二实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第二实施方式的不同点进行说明。
本实施方式的IGBT300在第二实施方式的IGBT200中，进而还在第三p型基极层7c的表面有选择地形成有第三n＋型发射极层8c。第三n＋型发射极层8c将第一n＋型发射极层8a与第二n＋型发射极层8b电连结。第三n＋型发射极层8c只要形成于多个第三p型基极层7c中的至少一个层的表面即可。或者，第三n＋型发射极层8c也可以有选择地形成于相邻的第三p型基极层7c中的任一方的表面。或者，第三n＋型发射极层8c也可以形成于多个第三p型基极层7c的每一个。第三n＋型发射极层8c与第一以及第二n＋型发射极层8a、8b同样地是由硅构成的半导体层。
发射极电极11电连接于第三n＋型发射极层8c的表面上和形成有第三n＋型发射极层8c的第三p型基极层7c的表面上。
在上述的方面，本实施方式的IGBT300与第二实施方式的IGBT200不同。
本实施方式的IGBT300具备与第二实施方式的IGBT200同样的效果。本实施方式的IGBT300与第二实施方式的IGBT200相比，由于还具备第三n＋型发射极层8c，因此，可进一步降低第一以及第二n＋型发射极层8a、8b与发射极电极11的接触电阻。
此外，与第二实施方式同样地，绝缘膜9也可以延伸至设在第一槽3a的层间绝缘膜6上以及设在第二槽3b的层间绝缘膜6上。或者，绝缘膜9也可以与第一槽3a以及第二槽3b交叉并沿X方向延伸。在这种情况下，与第二实施方式同样地，使第一n＋型发射极层8a以及第二n＋型发射极层8b与发射极电极11的接触电阻变高。然而，却具有形成绝缘膜9时的掩模合对准等工序变得容易而使制造成品率提高的优点。当然也能将上述的绝缘膜9的方式与本实施方式中的后述的其他变形例组合实施。
此外，第三n＋型发射极层8c也可以如在图10中示出了本实施方式的变形例的IGBT301的主要部位示意俯视图那样，中间具备间隙，被分割为2个部分。虽然在这种情况下，第三n＋型发射极层8c与发射极电极11的接触电阻增大，但与此相对应地，还有使第三p型基极层7c与发射极电极11的接触电阻降低的效果。
进而此外，在本实施方式中，第一n＋型发射极层8a以及第二n＋型发射极层8b作为沿Y方向延伸的单层的条纹构造进行了说明。然而，也能与第一实施方式同样地，如在图11中示出了本实施方式的其他变形例的IGBT302的主要部位示意俯视图那样，第一n＋型发射极层8a以及第二n＋型发射极层8b分别由沿Y方向被分割为多个的部分构成。至少只要第一n＋型发射极层8a以及第二n＋型发射极层8b与发射极电极电连接即可。进而，至少只要第一n＋型发射极层8a以及第二n＋型发射极层8b与第三n＋型发射极层8c电连接即可。
在图11的变形例的情况下，第一n＋型发射极层8a以及第二n＋型发射极层8b分别在于Y方向上相邻的第三n＋型发射极层8c间具备间隙，利用该间隙，在Y方向上被分割为多个。虽然在这种情况下，第一n＋型发射极层8a以及第二n＋型发射极层8b与发射极电极11的接触电阻变高，但是具有能降低IGBT300的饱和电流的优点。
进而此外，在图12示出本实施方式的其他变形例的IGBT303的主要部位示意俯视图。在IGBT303中，不存在第一n＋型发射极层8a以及第二n＋型发射极层8b。取而代之，第三n＋型发射极层8c在第一槽3a的侧壁以及第二槽3b的侧壁露出，与形成于第一以及第二p型基极层7a、7b的沟道层电连接。本变形例的IGBT303相当于在图11所示的变形例的IGBT302中，使将第一n＋型发射极层8a以及第二n＋型发射极层8b分别在Y方向上分割成多个的间隙的宽度变得最宽的情况。虽然IGBT303与IGBT302相比进一步地使n＋型发射极层8与发射极电极11的接触电阻变高，但能进一步降低饱和电流。
此外，在本实施方式的IGBT300中，与第一实施方式同样地，由沿Y方向被分割成多个的部分构成第一n＋型发射极层8a以及第二n＋型发射极层8b，发射极电极11也能分别电连接于该被分割成多个的部分。由此，具有第一p型基极层7a以及第二p型基极层7b与发射极电极11的电连接部位增大，第一p型基极层7a以及第二p型基极层7b与发射极电极11的接触电阻变低的优点。
（第四实施方式）
使用图13以及图14对第四实施方式的IGBT400进行说明。图13是第四实施方式的IGBT400的主要部位示意剖视图，是与第一实施方式的IGBT100的图1相当的剖视图。图14是本实施方式的IGBT400的主要部位示意立体图。在图14中，源电极11省略了图示。另外，对与第一实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第一实施方式的不同点进行说明。
如图13以及图14所示那样，本实施方式的IGBT400不具备在由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2上覆盖的绝缘膜9。取而代之地，本实施方式的IGBT400具备设在由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2的部分的表面的p＋型接触层20。
p＋型接触层20沿Y方向呈条纹状延伸。p＋型接触层20在X方向上与第一p型基极层7a和第二p型基极层7b电连接。p＋型接触层20的底比第一p型基极层7a的底以及第二p型基极层7b的底更位于发射极电极11侧。即，p＋型接触层20与第一p型基极层7a以及第二p型基极层7b相比离发射极电极侧较浅地形成。p＋型接触层20例如是由硅构成的半导体，虽然其p型杂质浓度与第一p型基极层7a以及第二p型基极层7b的杂质浓度相同即可，但优选较高。
此外，在本实施方式的IGBT400中，第一n＋型发射极层8a以及第二n＋型发射极层8b分别沿第一槽3a以及第二槽3b在Y方向上以单层呈条纹状延伸。
本实施方式的IGBT400在上述的方面，与第一实施方式的IGBT100不同。
在本实施方式的IGBT400中，与第一实施方式的IGBT同样地，具备隔着n-型基极层2相互分离的第一p型基极层7a以及第二p型基极层7b。因此，在本实施方式的IGBT400中也是，在由第一p型基极层7a以及第二p型基极层7b夹持的n-型基极层2中，p型基极层与n-型基极层2的p-n结靠近发射极电极侧，空穴累积在n-型基极层2中。因此，根据本实施方式也是，即使不使槽栅的间隔变窄、不使沟道层的密度提高，也能提供低导通电阻的IGBT。其结果是，能将IGBT的短路耐受量维持得较高，能减少栅极驱动电路的损失。
此外，在本实施方式的IGBT400中，在由第一p型基极层7a以及第二p型基极层7b夹持的n-型基极层2上，设有p＋型接触层20。n-型基极层2经由p＋型接触层20与发射极电极11电连接。因此，在本实施方式的IGBT400中，当与第一实施方式的IGBT100相比时，空穴容易经由p＋型接触层20排出到发射极电极。因此，在本实施方式的IGBT400中，有从导通状态到截止状态的切换快且高速响应性高的优点。进而，在切断开关时因雪崩击穿而大量产生的空穴迅速排出到发射极电极，因此，还有雪崩耐受量提高的优点。即，有对于切断开关时的破坏来说会更安全地进行动作的优点。也就是说，在本实施方式的IGBT400中，能易于累积且易于排出空穴。
（第五实施方式）
使用图15以及图16对第五实施方式的IGBT500进行说明。图15是第五实施方式的IGBT500的主要部位示意剖视图，是与第一实施方式的IGBT100的图1相当的剖视图。图16是本实施方式的IGBT500的主要部位示意立体图。在图16中，源电极11省略了图示。另外，对与第四实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第四实施方式的不同点进行说明。
如图15以及图16所示那样，在本实施方式的IGBT500中，第一n＋型发射极层8a以及第二n＋型发射极层8b在X方向延伸并相互结合而构成第四n＋型发射极层8d。多个第四n＋型发射极层8d沿Y方向相互分离地进行排列。在该方面，本实施方式的IGBT500与第四实施方式的IGBT400不同。
如上述那样，在本实施方式的IGBT500中，多个第四n＋型发射极层8d设置成从第一槽3a的侧壁到达第二槽3b的侧壁，因此与第四实施方式的IGBT400相比，几乎不会产生由掩模对准的偏移带来的对动作特性的负面影响。除了该方面之外，在本实施方式的IGBT500中，也能得到与在第四实施方式的IGBT400中得到的效果同样的效果。
（第六实施方式）
使用图17以及图18对第六实施方式的IGBT600进行说明。图17是第六实施方式的IGBT600的主要部位示意剖视图，是与第一实施方式的IGBT100的图1相当的剖视图。图18是本实施方式的IGBT600的主要部位示意立体图。在图18中，源电极11省略了图示。另外，对与第四实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第四实施方式的不同点进行说明。
如图17以及图18所示那样，本实施方式的IGBT600具有第三槽，该第三槽从p＋型接触层20的表面穿过p＋型接触层20，延伸到由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2的部分中，而且沿Y方向在p＋型接触层20以及n-型基极层2中延伸。由导电性材料构成的导电体21隔着绝缘膜4c设在第三槽内的p＋型接触层20上以及n-型基极层2上。
虽然绝缘膜4c例如可以与第一栅极绝缘膜4a以及第二栅极绝缘膜4b一体形成，但并不限定于此。绝缘膜4c也能比第一栅极绝缘膜4a以及第二栅极绝缘膜4b厚。虽然导电体21可以与第一栅电极5a以及第二栅电极5b一体形成，但并不限定于此。虽然层间绝缘膜6设置成覆盖在导电体21上，但这未必是必须的。导电体21利用未图示的部分，经由层间绝缘膜6的开口部电连接于发射极电极11。
在上述的方面，本实施方式的IGBT600与第四实施方式的IGBT400不同。另外，为了说明本实施方式的IGBT600的效果，作为一例，以使本实施方式的IGBT600的第一栅电极5a与导电体21的间隔等于第四实施方式的IGBT400的第一栅电极5a与第二栅电极5b的间隔的方式，将导电体21以及绝缘膜4c设在第一栅电极5a与第二栅电极5b之间。
在本实施方式的IGBT600中，导电体21具有发射极电位，所以从p＋型集电极层1向n-型基极层2注入的空穴，被吸引到导电体21侧并从n-型基极层2经p＋型接触层20流向发射极电极11。p＋型接触层20的底（p-n结）与第一p型基极层7a的底（p-n结）相比更处于发射极电极侧，因此，与第四实施方式的IGBT400相比，空穴难以从n-型基极层2排出。其结果是，在本实施方式的IGBT600中，与第四实施方式的IGBT400相比，进一步地在n-型基极层2中累积空穴。因此，导通电阻进一步降低。
进而在上述方面之外，在本实施方式的IGBT600中，与第四实施方式的IGBT400相比，第一栅电极5a与第二栅电极5b的间隔变为2倍。由此，在本实施方式的IGBT600中，与第四实施方式的IGBT400相比，沟道层的密度降低为一半。其结果是，在本实施方式的IGBT600中，与第四实施方式的IGBT400相比，能进一步降低饱和电流，能实现短路耐受量的大幅提高。
此外，与此相对应地，在第六实施方式的IGBT600中，与第四实施方式的IGBT400相比，栅电极与发射极电极11对置的面积、以及栅电极与集电极电极10对置的面积被减半，因此，栅极-发射极间电容以及栅极-集电极间电容也大大降低。其结果是，本实施方式的IGBT600与第四实施方式的IGBT400相比，能降低栅极驱动电路的电力损失，能实现栅极驱动电路的小型化以及高速化。此外，还可提高本实施方式的IGBT600的开关速度。
除了以上所述的方面之外，在本实施方式的IGBT600中也能得到与在第四实施方式的IGBT400中得到的效果同样的效果。
（第七实施方式）
使用图19以及图20对第七实施方式的IGBT700进行说明。图19是第七实施方式的IGBT700的主要部位示意剖视图，是与第一实施方式的IGBT100的图1相当的剖视图。图20是本实施方式的IGBT700的主要部位示意立体图。在图20中，源电极11省略了图示。另外，对与第五实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第五实施方式的不同点进行说明。
如图19以及图20所示那样，本实施方式的IGBT700具有第三槽，该第三槽从p＋型接触层20以及第四n＋型发射极层8d的表面，穿过第四n＋型发射极层8d以及p＋型接触层20，在由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2的部分中延伸，而且沿Y方向在p＋型接触层20中以及n-型基极层2中延伸。多个第四n＋型发射极层8d通过第三槽被切断。由导电性材料构成的导电体21隔着绝缘膜4c设在第三槽内的、第四n＋型发射极层8d上、p＋型接触层20上、以及n-型基极层2上。
虽然绝缘膜4c例如可以与第一栅极绝缘膜4a以及第二栅极绝缘膜4b一体形成，但并不限定于此。绝缘膜4c也能比第一栅极绝缘膜4a以及第二栅极绝缘膜4b厚。虽然导电体21可以与第一栅电极5a以及第二栅电极5b一体形成，但并不限定于此。虽然层间绝缘膜6设置成覆盖在导电体21上，但这未必是必须的。导电体21利用未图示的部分，经由层间绝缘膜6的开口部电连接于发射极电极11。
在上述的方面，本实施方式的IGBT700与第五实施方式的IGBT500不同。另外，为了说明本实施方式的IGBT700的效果，作为一例，以使本实施方式的IGBT700的第一栅电极5a与导电体21的间隔与第五实施方式的IGBT500的第一栅电极5a与第二栅电极5b的间隔相等的方式，将导电体21以及绝缘膜4c设在第一栅电极5a与第二栅电极5b之间。
在本实施方式的IGBT700中，导电体21具有发射极电位，因此从p＋型集电极层1向n-型基极层2注入的空穴，被吸引到导电体21侧并从n-型基极层2经p＋型接触层20流向发射极电极11。p＋型接触层20的底（p-n结）与第一p型基极层7a的底（p-n结）相比更处于发射极电极侧，因此，与第五实施方式的IGBT500相比，空穴难以从n-型基极层2排出。其结果是，在本实施方式的IGBT700中，与第五实施方式的IGBT400相比，进一步地在n-型基极层2中积累空穴。因此，导通电阻进一步地降低。
进而在上述方面之外，在本实施方式的IGBT700中，与第五实施方式的IGBT500相比，第一栅电极5a与第二栅电极5b的间隔变为2倍。由此，在本实施方式的IIGBT700中，与第五实施方式的IGBT500相比，沟道层的密度降低为一半。其结果是，在本实施方式的IGBT700中，与第五实施方式的IGBT500相比，能进一步降低饱和电流，能实现短路耐受量的大幅提高。
此外，与此相对应地，在第七实施方式的IGBT700中，与第五实施方式的IGBT500相比，栅电极与发射极电极11对置的面积、以及栅电极与集电极电极10对置的面积被减半，因此，栅极-发射极间电容以及栅极-集电极间电容也大大降低。其结果是，本实施方式的IGBT700与第五实施方式的IGBT500相比，能降低栅极驱动电路的电力损失，能实现栅极驱动电路的小型化以及高速化。此外，还可提高本实施方式的IGBT700的开关速度。
除了以上所述的方面之外，在本实施方式的IGBT700中也能得到与在第五实施方式的IGBT500中得到的效果同样的效果。
（第八实施方式）
使用图21对第八实施方式的IGBT800进行说明。图21是第八实施方式的IGBT800的主要部位示意剖视图，是与第一实施方式的IGBT100的图1相当的剖视图。另外，对与第一实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第一实施方式的不同点进行说明。
如图21所示那样，本实施方式的IGBT800具有第三槽3c，该第三槽3c从由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2的部分的表面向集电极电极10在n-型基极层2中延伸，而且沿Y方向在n-型基极层2中延伸。由导电性材料构成的导电体21隔着绝缘膜4c设在第三槽内的n-型基极层2上。绝缘膜4c以及导电体21与第六实施方式以及第七实施方式同样地形成。虽然层间绝缘膜6形成为覆盖导电体21，但层间绝缘膜6也能不覆盖导电体21，而仅是绝缘膜9直接覆盖导电体21。
在上述的方面，本实施方式的IGBT800与第一实施方式的IGBT100不同。另外，为了说明本实施方式的IGBT800的效果，作为一例，以使本实施方式的IGBT800的第一栅电极5a与导电体21的间隔与第一实施方式的IGBT100的第一栅电极5a与第二栅电极5b的间隔相等的方式，将导电体21以及绝缘膜4c设在第一栅电极5a与第二栅电极5b之间。
在本实施方式的IGBT800中，导电体21具有发射极电位，因此从p＋型集电极层1向n-型基极层2注入的空穴，被吸引到导电体21侧。因此，空穴难以从n-型基极层2经由第一p型基极层7a向发射极电极排出。其结果是，在本实施方式的IGBT800中，与第一实施方式的IGBT100相比，空穴进一步地累积在n-型基极层2中，因此，本实施方式的IGBT800的导通电阻进一步地降低。
进而在上述方面之外，在本实施方式的IGBT800中，与第一实施方式的IGBT100相比，第一栅电极5a与第二栅电极5b的间隔变为2倍。由此，在本实施方式的IGBT800中，与第一实施方式的IGBT100相比，沟道层的密度降低为一半。其结果是，在本实施方式的IGBT800中，与第一实施方式的IGBT100相比，能进一步降低饱和电流，能实现短路耐受量的大幅提高。
此外，与此相对应地，在第八实施方式的IGBT800中，与第一实施方式的IGBT100相比，栅电极与发射极电极11对置的面积、以及栅电极与集电极电极10对置的面积被减半，因此，栅极-发射极间电容以及栅极-集电极间电容也大大降低。其结果是，本实施方式的IGBT800与第一实施方式的IGBT100相比，能降低栅极驱动电路的电力损失，能实现栅极驱动电路的小型化以及高速化。此外，还可提高本实施方式的IGBT800的开关速度。
（第九实施方式）
使用图22对第九实施方式的IGBT900进行说明。图22是第九实施方式的IGBT900的主要部位示意剖视图。另外，对与第八实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第八实施方式的不同点进行说明。
如图22所示那样，本实施方式的IGBT900与第八实施方式的IGBT800相比，还具备n型阻挡层22。n型阻挡层22例如是由硅构成的半导体层。换言之，n-型基极层2在由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2的部分具有n型阻挡层22。n型阻挡层22具有比n-型基极层2的n型杂质浓度高的第一导电型杂质浓度。n型阻挡层22的上表面由绝缘膜9覆盖。n型阻挡层22的上表面通过绝缘膜9与发射极电极11绝缘。隔着绝缘膜4c设在第三槽3c内的导电体21，从n型阻挡层22的上表面穿过n型阻挡层22。
在上述的方面，本实施方式的IGBT900与第八实施方式的IGBT800不同。n型阻挡层22存在于第一p型基极层7a与n-型基极层2之间、以及第二p型基极层7b与n-型基极层2之间。因此，n型阻挡层22的价电子带的上端的能级变得低于n-型基极层的价电子带的上端的能级。其结果是，n型阻挡层22对于n-型基极层2中的空穴来说作为势垒发挥作用，因此，空穴难以从n-型基极层2排出到第一p型基极层7a以及第二p型基极层7b。因此，在本实施方式的IGBT900中，与第八实施方式的IGBT800相比，空穴进一步地累积在n-型基极层2中，因此，本实施方式的IGBT900的导通电阻进一步地降低。
（第十实施方式）
使用图23对第十实施方式的IGBT1000进行说明。图23是第十实施方式的IGBT1000的主要部位示意剖视图。另外，对与第一实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第一实施方式的不同点进行说明。
如图23所示那样，本实施方式的IGBT1000具备设在由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2的部分的表面的p＋型接触层20。在该方面，本实施方式的IGBT1000与第一实施方式的IGBT100不同。此外，在p＋型接触层20与发射极电极11之间具备绝缘膜9的方面，本实施方式的IGBT1000与第四实施方式的IGBT400不同。
本实施方式的IGBT1000与第一实施方式的IGBT100同样，具备隔着n-型基极层2相互分离的第一p型基极层7a以及第二p型基极层7b。因此，在本实施方式的IGBT1000中也是，在由第一p型基极层7a以及第二p型基极层7b夹持的n-型基极层2的部分中，p型基极层与n-型基极层2的p-n结靠近发射极电极侧，因此，空穴会累积在n-型基极层2中。其结果是，本实施方式的IGBT1000的导通电阻较低。
进而，在本实施方式的IGBT1000中，由于具备p＋型接触层20，所以当与第一实施方式的IGBT100相比时，空穴变得易于排出到发射极电极侧。因此，在本实施方式的IGBT1000中，与第一实施方式的IGBT100相比，从导通状态向截止状态的切换快，高速响应性高。进而，在切断开关时因雪崩击穿而大量产生的空穴迅速排出到发射极电极，因此，还有雪崩耐受量提高的优点。即，有对于切断开关时的破坏来说会更安全地进行动作的优点。
（第十一实施方式）
使用图24对第十一实施方式的IGBT1100进行说明。图24是第十一实施方式的IGBT1100的主要部位示意剖视图。另外，对与第一实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第一实施方式的不同点进行说明。
如图24所示那样，在本实施方式的IGBT1100中，n-型基极层2与第九实施方式的IGBT900同样，在由第一p型基极层7a和第二p型基极层7b夹持的n-型基极层2的部分具有n型阻挡层22。在该方面，本实施方式的IGBT1100与第一实施方式的IGBT100不同。
在本实施方式的IGBT1100中，如在第九实施方式中说明的那样，n型阻挡层22对于n-型基极层2中的空穴来说作为势垒发挥作用。因此，空穴难以从n-型基极层2排出到第一p型基极层7a以及第二p型基极层7b。其结果是，在本实施方式的IGBT1100中，与第一实施方式的IGBT100相比，空穴进一步地累积在n-型基极层2中，因此，本实施方式的IGBT1100的导通电阻进一步地降低。
（第十二实施方式）
使用图25对第十二实施方式的IGBT1200进行说明。图25是第十二实施方式的IGBT1200的主要部位示意剖视图。另外，对与第十实施方式中说明过的构成相同的构成部分，使用相同的参考号码或者记号，并省略其说明。主要对与第十实施方式的不同点进行说明。
如图25所示那样，本实施方式的IGBT1200与第十一实施方式的IGBT1100同样地，进而，在由n-型基极层2的第一p型基极层7a以及第二p型基极层7b夹持的部分具有n型阻挡层22。在该方面，本实施方式的IGBT1200与第十实施方式的IGBT1000不同。即，本实施方式的IGBT1200具有组合了第十实施方式的IGBT1000的构造和第十一实施方式的IGBT1100的构造的构造。
在本实施方式的IGBT1200中，与第十一实施方式的IGBT同样地，n型阻挡层22对于n-型基极层2中的空穴来说作为势垒发挥作用。因此，在本实施方式的IGBT1200中，与第十实施方式的IGBT1000相比，进一步地使空穴累积在n-型基极层2中，因此，本实施方式的IGBT1200的导通电阻会进一步地降低。即，通过插入n型阻挡层22，从而能阻止空穴经p＋型接触层20流到发射极电极11，与第六实施方式相比能实现导通电压的降低。
虽然省略图示，但也可以与第八或者第九实施方式的IGBT同样地，本实施方式的IGBT1200在绝缘膜9之下，具备从p＋型接触层20的表面穿过p＋型接触层20以及n型阻挡层22，并隔着绝缘膜4c设置于在n-型基极层中延伸的第三槽内的导电体21。
虽然省略图示，但是第一～第七实施方式的IGBT当然也能与第九实施方式、第十一实施方式、以及第十二实施方式的IGBT同样地，在由n-型基极层2的第一p型基极层7a以及第二p型基极层7b夹持的部分具有n型阻挡层22。
虽然以上说明了几个实施方式，但是这些实施方式当然也能分别进行组合而做成其他实施方式。
虽然说明了本发明的几个实施方式，但是这些实施方式是作为例子而进行提示的，不意在对发明的范围进行限定。这些新的实施方式能以其它各种方式加以实施，在不脱离发明的要旨的范围内，能进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、要旨中，并且包含在权利要求书记载的发明及其均等的范围中。

Claims (19)

1.一种绝缘栅型双极晶体管，其具备：
第一导电型的第一半导体层，具有第一表面和与所述第一表面相反一侧的第二表面；
第一槽，从所述第一半导体层的所述第一表面延伸到所述第一半导体层中；
第二槽，从所述第一半导体层的所述第一表面延伸到所述第一半导体层中，并与所述第一槽相邻；
第二导电型的第一基极层，有选择地形成于所述第一槽与所述第二槽之间的所述第一半导体层的所述第一表面，并在所述第一槽的侧壁露出；
第二导电型的第二基极层，有选择地形成于所述第一槽与所述第二槽之间的所述第一半导体层的所述第一表面，并在所述第二槽的侧壁露出，隔着所述第一半导体层与所述第一基极层相邻接；
第一导电型的第一发射极层，有选择地形成于所述第一基极层的表面，在所述第一槽的所述侧壁露出；
第一导电型的第二发射极层，有选择地形成于所述第二基极层的表面，在所述第二槽的所述侧壁露出；
第一栅电极，在所述第一槽内隔着第一栅极绝缘膜设在所述第一半导体层上、所述第一基极层上、以及所述第一发射极层上；
第二栅电极，在所述第二槽内隔着第二栅极绝缘膜设在所述第一半导体层上、所述第二基极层上、以及所述第二发射极层上，并与所述第一栅电极电连接；
层间绝缘膜，设在所述第一栅电极上、以及所述第二栅电极上；
第二导电型的第二半导体层，设在所述第一半导体层的所述第二表面上；
第一电极，与所述第二半导体层电连接；以及
第二电极，与所述第一基极层、所述第二基极层、所述第一发射极层、以及所述第二发射极层电连接。
2.根据权利要求1所述的绝缘栅型双极晶体管，其中，
还具备第一绝缘膜，该第一绝缘膜设在所述第一基极层上以及所述第二基极层上，在由所述第一基极层与所述第二基极层夹持的所述第一半导体层的部分覆盖所述第一表面，
所述第二电极利用所述第一绝缘膜与所述第一半导体层的所述第一表面绝缘。
3.根据权利要求1或2所述的绝缘栅型双极晶体管，其中，所述第一槽、所述第二槽、所述第一基极层、以及所述第二基极层在所述第一半导体层的所述第一表面具有相互平行地在第一方向上延伸的条纹构造。
4.根据权利要求3所述的绝缘栅型双极晶体管，其中，
所述第一发射极层沿所述第一槽在所述第一方向上延伸，
所述第二发射极层沿所述第二槽在所述第一方向上延伸。
5.根据权利要求4所述的绝缘栅型双极晶体管，其中，所述第一发射极层以及所述第二发射极层分别具有沿所述第一方向延伸的单层的条纹构造。
6.根据权利要求4所述的绝缘栅型双极晶体管，其中，所述第一发射极层以及所述第二发射极层分别包括沿所述第一方向分离的多个部分。
7.根据权利要求3所述的绝缘栅型双极晶体管，其中，在所述第一半导体层的所述第一表面还具备多个第二导电型的第三基极层，该第二导电型的第三基极层在与所述第一方向正交的第二方向上延伸并将所述第一基极层和所述第二基极层连结起来。
8.根据权利要求7所述的绝缘栅型双极晶体管，其中，
所述第一绝缘膜在由所述多个第三基极层中的相邻的第三基极层、所述第一基极层和所述第二基极层包围的所述第一半导体层的所述第一表面上进行全部覆盖，
所述第二电极电连接于所述相邻的第三基极层上。
9.根据权利要求8所述的绝缘栅型双极晶体管，其中，还具备第一导电型的第三发射极层，该第一导电型的第三发射极层有选择地形成于所述相邻的第三基极层中的至少一方的第三基极层的表面，将所述第一发射极层和所述第二发射极层连结起来。
10.根据权利要求9所述的绝缘栅型双极晶体管，其中，在所述第三发射极层上以及形成有所述第三发射极层的所述一方的第三基极层上，电连接有所述第二电极。
11.根据权利要求7所述的绝缘栅型双极晶体管，其中，所述第一绝缘膜在所述第二方向上与所述层间绝缘膜连接。
12.根据权利要求6所述的绝缘栅型双极晶体管，其中，所述第一绝缘膜沿所述第一方向呈条纹状延伸。
13.根据权利要求2所述的绝缘栅型双极晶体管，其中，
还具备导电体，该导电体在所述第一基极层与所述第二基极层之间，从所述第一半导体层的所述第一表面延伸到所述第一半导体层中，而且隔着第二绝缘膜设在沿所述第一方向在所述第一半导体层中延伸的第三槽内，
所述导电体与所述第二电极电连接。
14.根据权利要求1所述的绝缘栅型双极晶体管，其中，还具备第二导电型的接触层，该第二导电型的接触层设在由所述第一基极层和所述第二基极层夹持的所述第一半导体层的部分上，连接于所述第一基极层和所述第二基极层。
15.根据权利要求14所述的绝缘栅型双极晶体管，其中，所述第二电极在所述接触层上与所述接触层直接电连接。
16.根据权利要求14或15所述的绝缘栅型双极晶体管，其中，所述第一槽、所述第二槽、所述第一基极层、所述第二基极层、所述接触层、所述第一发射极层、以及所述第二发射极层沿与所述第一半导体层的所述第一表面平行的第一方向延伸。
17.根据权利要求14或15所述的绝缘栅型双极晶体管，其中，
所述第一槽、所述第二槽、所述第一基极层、所述第二基极层、以及所述接触层沿与所述第一半导体层的所述第一表面平行的第一方向延伸，
沿与所述第一半导体层的所述第一表面平行且与所述第一方向垂直的第二方向，所述第一发射极层以及所述第二发射极层延伸并相互结合，构成第一导电型的第四发射极层。
18.根据权利要求14所述的绝缘栅型双极晶体管，其中，
还具备导电体，该导电体从所述接触层的表面穿过所述接触层，延伸到由所述第一基极层和所述第二基极层夹持的所述第一半导体层的所述部分中，而且隔着第二绝缘膜设在沿所述第一方向在所述接触层中以及在所述第一半导体层中延伸的第三槽内的、所述第一半导体层上以及所述接触层上，
所述导电体与所述第二电极电连接。
19.根据权利要求2所述的绝缘栅型双极晶体管，其中，所述第一半导体层具有第一导电型的阻挡层，该第一导电型的阻挡层在由所述第一基极层以及所述第二基极层夹持的所述第一半导体层的所述部分，具有比所述第一半导体层的第一导电型杂质浓度高的第一导电型杂质浓度。
CN2012105051829A 2012-02-27 2012-11-30 绝缘栅型双极晶体管 Pending CN103296073A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012040643 2012-02-27
JP2012-040643 2012-02-27
JP2012-226749 2012-10-12
JP2012226749A JP2013211512A (ja) 2012-02-27 2012-10-12 絶縁ゲート型バイポーラトランジスタ

Publications (1)

Publication Number Publication Date
CN103296073A true CN103296073A (zh) 2013-09-11

Family

ID=49001885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012105051829A Pending CN103296073A (zh) 2012-02-27 2012-11-30 绝缘栅型双极晶体管

Country Status (3)

Country Link
US (1) US20130221402A1 (zh)
JP (1) JP2013211512A (zh)
CN (1) CN103296073A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060336A (ja) 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
JP6385755B2 (ja) * 2014-08-08 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6411929B2 (ja) 2015-03-24 2018-10-24 トヨタ自動車株式会社 Ｍｏｓｆｅｔ
JP6507112B2 (ja) 2016-03-16 2019-04-24 株式会社東芝 半導体装置
JP2019102669A (ja) * 2017-12-04 2019-06-24 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010026977A1 (en) * 2000-03-06 2001-10-04 Hidetaka Hattori Power semiconductor element capabale of improving short circuit withstand capability while maintaining low on-voltage and method of fabricating the same
US20040041171A1 (en) * 2002-06-19 2004-03-04 Kabushiki Kaisha Toshiba Semiconductor device
CN1591902A (zh) * 2003-08-27 2005-03-09 三菱电机株式会社 绝缘栅型晶体管以及逆变器电路
US20070267672A1 (en) * 2006-05-18 2007-11-22 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US20110079819A1 (en) * 2009-10-06 2011-04-07 Wei-Chieh Lin Igbt with fast reverse recovery time rectifier and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3924975B2 (ja) * 1999-02-05 2007-06-06 富士電機デバイステクノロジー株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ
JP4950934B2 (ja) * 2008-04-14 2012-06-13 株式会社東芝 絶縁ゲート型半導体装置
JP5472862B2 (ja) * 2009-03-17 2014-04-16 三菱電機株式会社 電力用半導体装置の製造方法
JP5604892B2 (ja) * 2010-02-10 2014-10-15 トヨタ自動車株式会社 絶縁ゲートバイポーラトランジスタ
JP2011204762A (ja) * 2010-03-24 2011-10-13 On Semiconductor Trading Ltd 絶縁ゲート型バイポーラトランジスタ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010026977A1 (en) * 2000-03-06 2001-10-04 Hidetaka Hattori Power semiconductor element capabale of improving short circuit withstand capability while maintaining low on-voltage and method of fabricating the same
US20040041171A1 (en) * 2002-06-19 2004-03-04 Kabushiki Kaisha Toshiba Semiconductor device
CN1591902A (zh) * 2003-08-27 2005-03-09 三菱电机株式会社 绝缘栅型晶体管以及逆变器电路
US20070267672A1 (en) * 2006-05-18 2007-11-22 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US20110079819A1 (en) * 2009-10-06 2011-04-07 Wei-Chieh Lin Igbt with fast reverse recovery time rectifier and manufacturing method thereof

Also Published As

Publication number Publication date
JP2013211512A (ja) 2013-10-10
US20130221402A1 (en) 2013-08-29

Similar Documents

Publication Publication Date Title
US8975690B2 (en) Semiconductor device
JP6219704B2 (ja) 半導体装置
US7893457B2 (en) Bipolar mosfet devices and methods for their use
JP5762689B2 (ja) 半導体装置
US8735974B2 (en) Semiconductor devices
JP5865618B2 (ja) 半導体装置
CN103681853A (zh) 半导体装置及其制造方法
CN104157648B (zh) 具有开关元件和续流二极管的半导体装置及其控制方法
CN109075199A (zh) 半导体装置
US9929259B2 (en) Semiconductor device and manufacturing method for semiconductor device
JP5687582B2 (ja) 半導体素子およびその製造方法
CN103296073A (zh) 绝缘栅型双极晶体管
US10553710B2 (en) Semiconductor device
US9882035B2 (en) Trench insulated gate bipolar transistor and manufacturing method thereof
JP7327672B2 (ja) 半導体装置
US11264475B2 (en) Semiconductor device having a gate electrode formed in a trench structure
KR101550798B1 (ko) 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법
US8853775B2 (en) Insulated gate bipolar transistor having control electrode disposed in trench
US20180350974A1 (en) Semiconductor device
CN105977295A (zh) 半导体装置
JP2005150348A (ja) 半導体装置
JP6089070B2 (ja) 半導体装置
JP2013069801A (ja) 半導体装置
KR102608092B1 (ko) 절연게이트 양극성 트랜지스터 및 제조방법
CN109994549A (zh) 半导体功率器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130911