TWI532165B

TWI532165B - 半導體元件及其製造方法

Info

Publication number: TWI532165B
Application number: TW103132727A
Authority: TW
Inventors: 楊紹明; 健許; 艾拉卡納哈里布塔斯哇米賀瑪
Original assignee: 新唐科技股份有限公司
Priority date: 2014-09-23
Filing date: 2014-09-23
Publication date: 2016-05-01
Also published as: TW201613095A; CN105789285B; CN105789285A

Description

半導體元件及其製造方法

本發明實施例係有關於一種半導體元件及其製造方法，特別是有關於一種絕緣閘極雙極性電晶體及其製造方法。

目前電源管理積體電路(power management integrated circuit，PMIC)最常應用絕緣閘極雙極性電晶體(insulated gate bipolar transistor，IGBT)做為開關元件。IGBT結合了金氧半導體場效電晶體(MOSFET)之驅動電流小及快速切換的特性與雙極性電晶體(BJT)之耐高電流與導通電阻小的特性。半導體產業係持續地發展兼具低關閉時間(turn-off time)及低導通電阻(on resistance，Ron)的IGBT。

本發明之一實施例係提供一種半導體元件。上述半導體元件包括一基板；一第一井區，位於上述基板內，其中上述第一井區具有一第一導電類型；一第二井區，位於上述基板內，且相鄰於上述第一井區，其中上述第二井區具有相反於上述第一導電類型的一第二導電類型；一閘極結構，位於上述基板上，且覆蓋部分上述第一和第二井區；一第一陽極摻雜區，位於上述第一井區中，其中上述第一陽極摻雜區具有上述第二導電類型；一第二陽極摻雜區，位於上述第一井區中，且相鄰於上述第一陽極摻雜區，其中上述第二陽極摻雜區具有上述第一導電類型；一第三陽極摻雜區，位於上述第二陽極摻雜區的正下方，其中上述第一陽極摻雜區的一頂部與上述第三陽極摻雜區的一頂部分別與上述基板的一頂面相距不同距離，其中上述第三陽極摻雜區具有上述第二導電類型，且上述第三陽極摻雜區的摻質濃度低於上述第一陽極摻雜區的摻質濃度。

本發明之另一實施例係提供一種半導體元件的製造方法。上述半導體元件的製造方法包括提供一基板；於上述基板內形成一第一井區，其中上述第一井區具有一第一導電類型；於上述基板內形成一第二井區，其中上述第二井區相鄰於上述第一井區，且具有相反於上述第一導電類型的一第二導電類型；於上述第一井區和上述第二井區中分別形成一第一緩衝摻雜區和一第二緩衝摻雜區，其中上述第一緩衝摻雜區和上述第二緩衝摻雜區具有上述第一導電類型；於上述基板上形成一閘極結構，上述閘極結構覆蓋部分上述第一和第二井區；於上述第二緩衝摻雜區中形成一陰極摻雜區，其中上述陰極摻雜區具有上述第一導電類型；於上述第二井區和上述第一緩衝摻雜區中分別形成一第一摻雜區和一第一陽極摻雜區，其中上述第一摻雜區相鄰於上述第二緩衝摻雜區，且上述第一摻雜區和上述第一陽極摻雜區具有上述第二導電類型；於上述第一緩衝摻雜區中形成一第二陽極摻雜區，其中上述第二陽極摻雜區相鄰於上述第一陽極摻雜區，其中上述第二陽極摻雜區具有上述第一導電類型；於上述第一緩衝摻雜區中形成一第三陽極摻雜區，其中上述第三陽極摻雜區具有上述第二導電類型，且上述第三陽極摻雜區的摻質濃度低於上述第一陽極摻雜區的摻質濃度，其中上述第二陽極摻雜區以及上述第三陽極摻雜區係透過一第一圖案化遮罩層的一開口形成。

本發明之又一實施例係提供一種半導體元件。上述半導體元件包括一第一緩衝摻雜區，位於一第一井區中，其中上述第一緩衝摻雜區具有一第一導電類型；複數個第一陽極摻雜區，位於上述第一緩衝摻雜區中，其中上述複數個第一陽極摻雜區具有一第二導電類型；至少一第二陽極摻雜區，位於上述第一緩衝摻雜區中，與上述複數個第一陽極摻雜區彼此相鄰且交錯設置，其中上述至少一第二陽極摻雜區具有上述第一導電類型；至少一第三陽極摻雜區，位於上述至少一第二陽極摻雜區的正下方，其中上述第三陽極摻雜區具有上述第二導電類型，且上述第三陽極摻雜區的摻質濃度低於上述第一陽極摻雜區的摻質濃度。

500a~500f‧‧‧絕緣閘極雙極性電晶體

200‧‧‧基板

201、203‧‧‧頂面

202‧‧‧載板

204‧‧‧磊晶層

206‧‧‧第一井區

208‧‧‧第二井區

210‧‧‧閘極結構

210a‧‧‧閘極絕緣層

210b‧‧‧閘極

211a‧‧‧第一側

211b‧‧‧第二側

212‧‧‧第一緩衝摻雜區

214‧‧‧第二緩衝摻雜區

216‧‧‧第一摻雜區

218‧‧‧陰極摻雜區

220、220a‧‧‧第一陽極摻雜區

221、223、221a、223a‧‧‧底部

222、222a‧‧‧第二陽極摻雜區

224、224a‧‧‧第三陽極摻雜區

225、225a‧‧‧頂部

226‧‧‧第一頂部摻雜區

226a~226i‧‧‧第一頂部摻雜次區

227、227a‧‧‧側壁

228‧‧‧第二頂部摻雜區

226-1、229a、232a‧‧‧第一端

226-2、229b、232b‧‧‧第二端

230‧‧‧第二摻雜區

232‧‧‧隔絕結構

234‧‧‧閘極電極

236、236a‧‧‧陽極電極

238‧‧‧陰極電極

240、244、248、252、256、260、264、268、272‧‧‧遮罩圖案

242、246、250、254、258、262、266、270、274、276‧‧‧離子植入製程

248a~248i、252a‧‧‧開口

280‧‧‧墊氧化層

300‧‧‧通道方向

1302、1304、1306、1308、1310、1312、1314、1316、1318‧‧‧步驟

第1A~1C、2A~2C圖顯示本發明一些實施例之絕緣閘極雙極性電晶體之剖面示意圖。

第3~11圖為本發明一些實施例之絕緣閘極雙極性電晶體之製程剖面圖。

第12圖為本發明一些其他實施例之絕緣閘極雙極性電晶體之製程剖面圖。

第13A、13B圖為本發明一些實施例之絕緣閘極雙極性電晶體之製程流程圖。

為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。

在技術開發過程中，技術或研發人員發現絕緣閘極雙極性電晶體(insulated gate bipolar transistor，IGBT)的關閉時間與導通電壓之間難以權衡。當降低IGBT的導通電壓時，會增加IGBT的關閉時間。反之，當降低IGBT的關閉時間時，會增加IGBT的導通電壓。因此，本發明實施例係提供一種絕緣閘極雙極性電晶體(IGBT)及其製造方法，可改善上述缺點。

本發明一些實施例之IGBT可為一接面型水平式IGBT(junction isolated lateral IGBT，JI-LIGBT)，例如可為具有陽極短路結構(shorted anode)的一JI-LIGBT。在本發明一些實施例中，可於具有陽極短路結構之上述JI-LIGBT的陽極區域摻雜n型和p型重摻雜陽極區，並可在n型重摻雜陽極區下方設置一p型輕摻雜陽極區。當IGBT導通時，上述p型輕摻雜陽極區和n型重摻雜陽極區形成之p-n接面可受到一正向電壓(forward voltage)，p型輕摻雜陽極區可以進一步增加陽極區域之p-n接面的電洞注入效率。當IGBT關閉時，上述p型輕摻雜陽極區和n型重摻雜陽極區形成之p-n接面會受到一逆向電壓(reverse voltage)，且由於p型輕摻雜陽極區的摻雜濃度低於p型重摻雜陽極區。因此上述p-n接面會具有更大的空乏區，可以加速導出殘留在IGBT中的非平衡電子。因此，本發明實施例之IGBT可兼具高崩潰電壓(breakdown voltage，Vbd)、低導通電壓(即集極-射極導通電壓(collector-emitter turn on voltage，Vce(on))、低關閉時間(turn-off time)及低導通電阻(on resistance，Ron)等要求。

第1A圖顯示本發明一實施例之一絕緣閘極雙極性電晶體(IGBT)500a之剖面示意圖。在本實施例中，絕緣閘極雙極性電晶體500a可視為具有陽極短路結構的一接面型水平式IGBT(JI-LIGBT)的單位晶胞(unit cell)500a。因此，可依設計週期性設置複數個IGBT 500a以形成一IGBT陣列(IGBT array)。在本發明一實施例中，可依設計重複設置同方向的單位晶胞500a。在本發明另一實施例中，可依設計交錯設置鏡向前與鏡向後的單位晶胞500a，使其兩兩成對且彼此對稱。請參考第1A圖，IGBT 500a可包括一基板200、一第一井區206、一第二井區208、一閘極結構210、一第一緩衝摻雜區212、一第二緩衝摻雜區214、一陰極摻雜區218、一第一摻雜區216、一第一陽極摻雜區220、一第二陽極摻雜區222和一第三陽極摻雜區224。

前述的基板200例如可為一矽基板之半導體基板，或是可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)，或其他常用之半導體基板做為基板200。如第 1A圖所示，基板200包括由半導體材料形成的一載板202和位於上述載板202的一頂面203上的一磊晶層204。磊晶層204可具有第一導電類型，而載板202可具有相反於上述第一導電類型的一第二導電類型。舉例來說，基板200的載板202為一p型載板，而磊晶層204為一n型磊晶層。在其他實施例中，基板200則可為一絕緣層上覆矽(SOI)基板，其包括一載板、位於上述載板上的一半導體層以及位於上述載板和半導體層之間的一絕緣層。

如第1A圖所示，在基板200包括磊晶層204的實施例中，上述第一井區206和上述第二井區208係位於基板200中，且彼此相鄰，更進一步來說，第一井區206和上述第二井區208係位於磊晶層204中。上述第一井區206具有一第一導電類型，且第二井區208具有相反於該第一導電類型的一第二導電類型。舉例來說，當第一井區206為一n型井區(NW)時，第二井區208則為一p型井區(PW)。在本發明一些實施例中，第一井區206和第二井區208的摻質濃度大於磊晶層204的摻質濃度。在本發明一些實施例中，可利用離子植入製程形成上述第一井區206和第二井區208。或者，在基板200為一SOI基板的實施例中，上述第一井區206和上述第二井區208可位於前述基板200的半導體層中。在交錯設置鏡向前與鏡向後的IGBT單位晶胞500a以形成IGBT陣列之本發明另一實施例中，相鄰且鏡向設置的兩個IGBT單位晶胞500a的上述第二井區208可圍繞第一井區206。

如第1A圖所示，閘極結構210，可位於基板200上，且覆蓋部分第一井區206和第二井區208。閘極結構210可包括一閘極絕緣層210a和位於上述閘極絕緣層210a上的一閘極210b。

第一緩衝摻雜區212和第二緩衝摻雜區214可分別設置於閘極結構210的一第一側211a和一第二側211b。第一緩衝摻雜區212可位於第一井區206中，且具有第一導電類型。另外，第二緩衝摻雜區214可位於第二井區208中，且具有第一導電類型。舉例來說，上述第一緩衝摻雜區212和上述第二緩衝摻雜區214皆為n型緩衝摻雜區。在本發明一些實施例中，第一緩衝摻雜區212以及第二緩衝摻雜區214的摻質濃度可大於第一井區206的摻質濃度。在其他實施例中，可利用離子植入製程形成上述第一緩衝摻雜區212和上述第二緩衝摻雜區214。上述第一緩衝摻雜區212和上述第二緩衝摻雜區214可分別視為IGBT 500a的陽極區域和陰極區域。當IGBT 500a關閉時，上述第一緩衝摻雜區212可有助於減少儲存於IGBT 500a中非平衡電子的數量，且有助於降低IGBT 500a的表面電場，以進一步可以縮小第一井區206的面積。在本發明一些實施例中，上述第二緩衝摻雜區214也有助於降低IGBT 500a的表面電場。

如第1A圖所示，IGBT 500a的陰極摻雜區218可位於上述第二緩衝摻雜區214中，且上述陰極摻雜區218具有與第二緩衝摻雜區214相同的導電類型，且其摻質濃度可大於第二緩衝摻雜區214。舉例來說，當第二緩衝摻雜區214為一n型緩衝摻雜區時，上述陰極摻雜區218為一n型重摻雜陰極區。IGBT 500a的第一摻雜區216可位於上述第二井區208中，並相鄰於第二緩衝摻雜區214。第一摻雜區216具有與第二井區208相同的導電類型，且其摻質濃度可大於上述第二井區208的摻質濃度。舉例來說，當第二井區208為一p型井區時，第一摻雜區216為一p型重摻雜摻雜區。在本發明一些實施例中，可利用不同的離子植入製程形成上述陰極摻雜區218和上述第一摻雜區216。

IGBT 500a的陽極區域可包括第一陽極摻雜區220、第二陽極摻雜區222和第三陽極摻雜區224。第一陽極摻雜區220、第二陽極摻雜區222和第三陽極摻雜區224可位於上述第一緩衝摻雜區212中。在一些實施例中，上述第二陽極摻雜區222具有第一導電類型，且上述第一陽極摻雜區220和第三陽極摻雜區224具有第二導電類型，且第三陽極摻雜區224的摻質濃度低於第一陽極摻雜區220的摻質濃度，例如第三陽極摻雜區224的摻質濃度低於第一陽極摻雜區220的摻質濃度至少一個數量級(10¹atoms/cm³)。舉例來說，上述第二陽極摻雜區222為一n型重摻雜(n⁺)陽極摻雜區，上述第一陽極摻雜區220為一p型重摻雜(p⁺)陽極摻雜區，且第三陽極摻雜區224為一p型輕摻雜(p^-)陽極摻雜區。在一些實施例中，可利用不同的離子植入製程形成上述第一陽極摻雜區220、第二陽極摻雜區222及第三陽極摻雜區224。

如第1A圖所示，IGBT 500a的第一陽極摻雜區220、第二陽極摻雜區222可彼此相鄰。IGBT 500a的上述第三陽極摻雜區224可位於第二陽極摻雜區222的正下方，且可與上述第一陽極摻雜區220和第二陽極摻雜區222相鄰。上述第一陽極摻雜區220的一頂部與上述第三陽極摻雜區224的一頂部分別與基板200的頂面201相距不同距離。意即第一陽極摻雜區220的頂部與第三陽極摻雜區224的頂部位於不同水平面。第一陽極摻雜區220可包圍第二陽極摻雜區222的相對(左右)兩側側壁例如側壁227(為圖示清楚起見，僅以符號227標示第二陽極摻雜區222左側的側壁)，更進一步來說，第一陽極摻雜區220和第三陽極摻雜區224可一起包圍第二陽極摻雜區222的側壁227和底部223。意即上述第二陽極摻雜區222可藉由第一陽極摻雜區220和第三陽極摻雜區224與第一緩衝摻雜區212隔開。在一些實施例中，上述第三陽極摻雜區224靠近頂部225的區域與上述第一陽極摻雜區220靠近底部221的區域和第二陽極摻雜區222靠近底部223的區域相連。在其他實施例中，上述第一摻雜區216、陰極摻雜區218、第一陽極摻雜區220、第二陽極摻雜區222接近於基板200的一頂面201。

IGBT 500a還可包括位於基板200上的一陰極電極238、一陽極電極236及一閘極電極234。IGBT 500a的陰極電極238可電性耦接至陰極摻雜區218和第一摻雜區216。IGBT 500a的陽極電極236可電性耦接至上述第一陽極摻雜區220、第二陽極摻雜區222和第三陽極摻雜區224。IGBT 500a的閘極電極234係電性耦接至上述閘極結構210。

IGBT 500a還可包括一隔絕結構232位於基板200

上。在本發明一些實施例中，隔絕結構232以俯視角度來看位於第一井區206的邊界內，且橫向(即沿閘極結構210的通道方向300)位於閘極結構210及第一緩衝摻雜區212之間，並覆蓋部分第一井區206。隔絕結構232的形成方法例如是局部氧化法(LOCal Oxidation of Silicon，LOCOS)或淺溝槽隔絕法(Shallow Trench Isolation，STI)。

如第1A圖所示，IGBT 500a還包括一第一頂部摻雜區226。第一頂部摻雜區226可位於第一井區206中以及隔絕結構232的下方，且橫向(即沿閘極結構210的通道方向300)位於閘極結構210及第一緩衝摻雜區212之間。在一些實施例中，第一頂部摻雜區226具有與第一井區206相反的導電類型。舉例來說，當第一井區206為一n型井區時，上述第一頂部摻雜區226為一p型頂部摻雜區。在一些實施例中，第一頂部摻雜區226的深度及摻質濃度從接近閘極結構210的一第一端229a至接近第一緩衝摻雜區212一第二端229b呈梯度遞減。並且，第一頂部摻雜區226的底部具有一平滑的輪廓。第一頂部摻雜區226和第一井區206可構成減低一表面電場結構(reduced surface field，RESURF)，上述第一頂部摻雜區226的設置可減低IGBT 500a的表面電場。在一些實施例中，第一頂部摻雜區226的深度可大致固定。

如第1A圖所示，IGBT 500a還包括一第二摻雜區230，可位於第一頂部摻雜區226中，且第二摻雜區230具有與第一頂部摻雜區226相同的導電類型，且其摻質濃度大於第一頂部摻雜區226的摻質濃度。第二摻雜區230可用以做為第一頂部摻雜區226的接線摻雜區，並電性耦接至陰極電極238。舉例來說，當上述第一頂部摻雜區226為一p型頂部摻雜區時，上述第二摻雜區230為一p型摻雜區。如第1A圖所示，隔絕結構232 接近於閘極結構210的一第一端232a可與第二摻雜區230相鄰，且隔絕結構232接近於第一緩衝摻雜區212一第二端232b可與第一緩衝摻雜區212相鄰。

IGBT 500a可包括一第二頂部摻雜區228，可位於第一頂部摻雜區226中且可橫向(即沿閘極結構210的通道方向300)位於閘極結構210及第一緩衝摻雜區212之間。如第1A圖所示，第二頂部摻雜區228可位於隔絕結構232的正下方。在一些實施例中，第二頂部摻雜區228具有與第一頂部摻雜區226相反的導電類型，舉例來說，當上述第一頂部摻雜區226為一p型頂部摻雜區時，上述第二頂部摻雜區228為一n型頂部摻雜區。在此實施例中，第二頂部摻雜區228的深度及摻質濃度為均一。但在其他實施例中，第二頂部摻雜區228的深度及摻質濃度可從接近閘極結構210至接近第一緩衝摻雜區212線性遞增。上述第二頂部摻雜區228和第一頂部摻雜區226也可構成一減低表面電場結構(reduced surface field，RESURF)。並且如第1A圖所示，上述第二頂部摻雜區228、第一頂部摻雜區226、第一井區206可一起構成雙重減低表面電場結構，可進一步減低IGBT 500a的表面電場。

當IGBT 500a導通(turn-on)時，上述第一陽極摻雜區220(例如：p型重摻雜(p⁺)陽極摻雜區)、第三陽極摻雜區224(例如：p型輕摻雜(p^-)陽極摻雜區)、第一緩衝摻雜區212(例如：n型緩衝摻雜區)和第一井區206(例如：n型井區)係形成正偏p-n接面，使p型的上述第一陽極摻雜區220和第三陽極摻雜區224向n型的第一緩衝摻雜區212及第一井區206注入電洞，可大為提升電洞的注入效率，因而可以進一步降低導通電壓。

當IGBT 500a關閉(turn-off)時，上述第一陽極摻雜區220(例如：p型重摻雜(p⁺)陽極摻雜區)、第三陽極摻雜區224(例如：p型輕摻雜(p^-)陽極摻雜區)、第一緩衝摻雜區212(例如n型緩衝摻雜區)和第一井區206(例如：n型井區)係形成負偏p-n接面。並且，包圍例如n型的第二陽極摻雜區222的上述例如p型的第一陽極摻雜區220和第三陽極摻雜區224，以及n型的第二陽極摻雜區222也會形成另一個負偏p-n接面。上述負偏p-n接面的空乏區會隨著陽極電壓的上升而增大。由於p型的第三陽極摻雜區224的摻雜濃度低於p型的第一陽極摻雜區220，當p型的第三陽極摻雜區224和n型的第二陽極摻雜區222形成的p-n接面出現空乏區時，n型的第二陽極摻雜區222、p型的第三陽極摻雜區224和例如n型的第一緩衝摻雜區212及第一井區206對造成漏電流之非平衡電子可形成一導通結構，且由於第二陽極摻雜區222和第一緩衝摻雜區212及第一井區206的導電類型均為n型，可使非平衡電洞快速的導出，因而可大為降低IGBT 500a的關閉時間(turn-off time)。

第1B~1C圖顯示本發明一些其他實施例之絕緣閘極雙極性電晶體500b、500c之剖面示意圖。上述圖式中的各元件如有與第1A圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。如第1B圖所示，相較於第1A圖而言隔絕結構232的下方不具有第1A圖的第二頂部摻雜區228。上述第一頂部摻雜區226和第二摻雜區230可橫向(即沿閘極結構210的通道方向300)位於閘極結構210及第一緩衝摻雜區212之間。第二摻雜區230可具有與第一頂部摻雜區226相同的導電類型，且可用以做為第一頂部摻雜區226的接線摻雜區。舉例來說，當上述第一頂部摻雜區226為一p型頂部摻雜區時，上述第二摻雜區230為一p型摻雜區。

如第1C圖所示IGBT 500c與IGBT 500a的其中一個差異為第一井區206中並未摻雜上述的第一頂部摻雜區226、第二頂部摻雜區228及第二摻雜區230，IGBT 500c的隔絕結構232直接位於第一井區206上。隔絕結構232接近於閘極結構210的第一端232a與閘極結構210相鄰，且隔絕結構232接近於第一緩衝摻雜區212的第二端232b與第一緩衝摻雜區212相鄰。如第1C圖所示，陰極電極238係電性耦接至陰極摻雜區218和第一摻雜區216。

第2A~2C圖顯示本發明一些其他實施例之絕緣閘極雙極性電晶體500d~500f之剖面示意圖。上述圖式中的各元件如有與第1A~1C圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。如第2A圖所示，IGBT 500d的陽極區域包括第一陽極摻雜區220a、第二陽極摻雜區222a和第三陽極摻雜區224a。第一陽極摻雜區220a鄰接第二陽極摻雜區222a的一側。第三陽極摻雜區224a位於第二陽極摻雜區222a的正下方，第一陽極摻雜區220a和第三陽極摻雜區224a可一起包圍第二陽極摻雜區222a。上述第三陽極摻雜區224a靠近頂部225a的區域與上述第一陽極摻雜區220a靠近底部221a的區域和第二陽極摻雜區222a靠近底部223a的區域相連，且上述第二陽極摻雜區222a係藉由第一陽極摻雜區220a和第三陽極摻雜區224a與第一緩衝摻雜區212隔開。在交錯設置鏡向前與鏡向後的IGBT單位晶胞500d以形成IGBT陣列之本發明另一實施例中，相鄰且鏡向設置的兩個IGBT單位晶胞500d的上述第一陽極摻雜區220a區和第三陽極摻雜區224a可配置為一起包圍上述第二陽極摻雜區222a。

如第2B圖所示，相較於第2A圖而言，隔絕結構232的下方不具有第2A圖的第二頂部摻雜區228。上述第一頂部摻雜區226和第二摻雜區230係橫向(即沿閘極結構210的通道方向300)位於閘極結構210及第一緩衝摻雜區212之間。第二摻雜區230可具有與第一頂部摻雜區226相同的導電類型，且第二摻雜區230係用以做為第一頂部摻雜區226的接線摻雜區。舉例來說，當上述第一頂部摻雜區226為一p型頂部摻雜區時，上述第二摻雜區230為一p型摻雜區。

如第2C圖所示，在本發明一些其他實施例中，IGBT 500f的隔絕結構232可直接位於第一井區206上。隔絕結構232接近於閘極結構210的第一端232a與閘極結構210相鄰，且隔絕結構232接近於第一緩衝摻雜區212的第二端232b與第一緩衝摻雜區212相鄰。如第2C圖所示，陰極電極238係電性耦接至陰極摻雜區218和第一摻雜區216。

第3~12圖為本發明一些實施例之絕緣閘極雙極性電晶體之製程剖面圖。第13A和13B圖為本發明一些實施例之絕緣閘極雙極性電晶體之製程流程圖。其中，第13A和13B圖的製程流程圖為與第3~12圖相關的文字敘述。請同時參考第3、13A圖，首先，進行步驟1302，提供一基板200。如第3圖所示，基板200可包括由半導體材料形成的例如p型的載板202和位於載板202的頂面203上的例如n型的磊晶層204。接著，可利用一熱氧化法，於基板200的頂面201上形成一墊氧化層280，上述墊氧化層280可做為一保護層，降低後續因離子植入製程而產生的通道效應(channel effect)。

接著，如第3、13A圖所示，進行步驟1304，可進行一微影製程，於基板200的頂面201上形成一遮罩圖案240，上述遮罩圖案240係定義出第一井區206的形成區域。然後，進行一離子植入製程242，於基板200的部分磊晶層204內形成一第一井區206。在一實施例中，第一井區206可為一n型井區。之後，移除遮罩圖案240。

接著，如第4、13A圖所示，進行步驟1306，可進行一微影製程，於基板200的頂面201上形成一遮罩圖案244，上述遮罩圖案244係覆蓋第一井區206，並定義出第二井區208的形成區域。然後，進行一離子植入製程246，於基板200的磊晶層204內形成第二井區208，在一實施例中，第二井區208可為一p型井區，且相鄰於第一井區206。之後，移除遮罩圖案244。

接著，如第5圖所示，可進行一微影製程，於基板200的頂面201上形成一遮罩圖案248。上述遮罩圖案248可具有複數個開口248a~248i，暴露出部分第一井區206。其中，為清楚繪示起見，此處是以9個開口來舉例，但不以此為限，在其他實施例中，也可視需要設置開口的數目。上述遮罩圖案248的開口248a~248i的寛度從接近第二井區208(接近最終例如 IGBT 500a的閘極結構的形成區域)的一側至遠離第二井區208的另一側(接近最終例如IGBT 500a的陽極的形成區域)呈梯度遞減。上述遮罩圖案248的開口248a~248i中任意相鄰的其中兩個開口中，接近第二井區208的開口寛度大於遠離第二井區208的開口寛度。舉例來說，上述遮罩圖案248相鄰的兩個開口248a、248b，接近第二井區208的開口248a的寛度大於遠離第二井區208的開口248b的寛度。上述遮罩圖案248之其他相鄰兩個開口的寛度關係可依上述關係類推。然後，利用上述遮罩圖案248做為一遮罩進行一離子植入製程250，以於開口248a~248i暴露出的第一井區206中形成複數個第一頂部摻雜次區226a~226i。第一頂部摻雜次區226a~226i的深度從接近第二井區208(接近最終例如IGBT 500a的閘極結構的形成區域)的一側至遠離第二井區208的另一側(接近最終例如IGBT 500a的陽極的形成區域)呈梯度遞減。第一頂部摻雜次區226a~226i中任意相鄰的其中兩個第一頂部摻雜次區中，接近第二井區208的第一頂部摻雜次區深度可大於遠離第二井區208的另一個第一頂部摻雜次區深度。舉例來說，相鄰的兩個第一頂部摻雜次區226a、226b，接近第二井區208的第一頂部摻雜次區226a的深度可大於遠離第二井區208的第一頂部摻雜次區226b的深度。其他相鄰兩個第一頂部摻雜次區的深度關係可依上述關係類推。在本發明一些其他實施例中，相鄰的兩個第一頂部摻雜次區係彼此部分重疊。之後，移除遮罩圖案248。

接著，如第6圖所示，進行一退火製程，使第5圖所示之第一頂部摻雜次區226a~226i內的摻質均勻擴散以形成一第一頂部摻雜區226。在進行上述退火製程之後，第一頂部摻雜區226的深度及摻質濃度從接近第二井區208的一第一端226-1至遠離第二井區208的一第二端226-2呈梯度遞減。並且，第一頂部摻雜區226的底部具有一平滑的輪廓。

接著，如第6圖所示，在本發明一些其他實施例中，可進行一微影製程，於基板200的頂面201上形成一遮罩圖案252。上述遮罩圖案252具有一開口252a，暴露出上述第一頂部摻雜區226。然後，利用上述遮罩圖案252做為一遮罩進行一離子植入製程254，以於第一頂部摻雜區226中形成一第二頂部摻雜區228。之後，移除遮罩圖案252。接著，進行一退火製程。在本發明一些實施例中，進行上述退火製程之後，第二頂部摻雜區228的深度及摻質濃度可為均一。

接著，請參照第7、13A圖所示，進行步驟1308，可進行一微影製程，於基板200的頂面201上形成一遮罩圖案256，上述遮罩圖案256係覆蓋部分第一井區206和第二井區208，並定義出緩衝摻雜區的形成區域。然後，進行一離子植入製程258，於第一井區206和第二井區208上分別形成一第一緩衝摻雜區212和一第二緩衝摻雜區214。在一實施例中，第一緩衝摻雜區212和第二緩衝摻雜區214分別為n型緩衝摻雜區。在一實施例中，上述第一緩衝摻雜區212的摻質濃度大於上述第一井區206的摻質濃度。之後，移除遮罩圖案256。

接著，如第8圖所示，可於基板的頂面201上形成一墊氧化層(未繪示)以及一墊氮化矽層(未繪示)，之後蝕刻墊氧化層以及墊氮化矽層以定義出主動區域，接著可利用局部熱氧化法，於基板200的頂面201上形成例如一隔絕結構232。如第8圖所示，上述隔絕結構232覆蓋部分的第一井區206和第一頂部摻雜區226。並且，隔絕結構232相鄰於第一緩衝摻雜區212。

然後，如第8、13A圖所示，進行步驟1310，於基板200的頂面201上形成一閘極結構210，上述閘極結構210覆蓋部分第一井區206和第二井區208。如第8圖所示，形成上述閘極結構210的方式包括進行例如化學氣相沉積法(CVD)或原子層沉積法(ALD)之一薄膜沉積製程，於基板200的頂面201上順應性形成一閘極絕緣材料(圖未顯示)。接著，進行包括物理氣相沉積法(PVD)、化學氣相沉積法(CVD)或原子層沉積法(ALD)或其他類似方式之一薄膜沉積製程，於上述閘極絕緣材料上全面性形成一閘極導電材料。然後，進行一圖案化製程，移除部分閘極導電材料和閘極絕緣材料，以形成上述閘極結構210。上述隔絕結構232可位於閘極結構210和第一緩衝摻雜區212之間，且隔絕結構232相鄰於第一緩衝摻雜區212。如第8圖所示，閘極結構210的第一側211a和第二側211b可分別相鄰位於第一井區206中的第一頂部摻雜區226以及位於第二井區208中的第二緩衝摻雜區214。

接著，如第9、13A圖所示，進行步驟1312，可進行一微影製程，於基板200的頂面201上形成一遮罩圖案260，上述遮罩圖案260係暴露出部分第二緩衝摻雜區214，並定義出陰極摻雜區(例如IGBT 500a的陰極區域)的形成區域。然後，進行一離子植入製程262，於未被上述遮罩結構260覆蓋的第二緩衝摻雜區214中形成一陰極摻雜區218。陰極摻雜區218可位於上述第二緩衝摻雜區214中，且上述陰極摻雜區218具有與第二緩衝摻雜區214相同的導電類型，且其摻質濃度大於第二緩衝摻雜區214。舉例來說，當第二緩衝摻雜區214為一n型緩衝摻雜區時，上述陰極摻雜區218為一n型重摻雜(n⁺)陰極區。之後，移除遮罩圖案260。

接著，如第10、13B圖所示，進行步驟1314，可進行一微影製程，於基板200的頂面201上形成一遮罩圖案264，上述遮罩圖案264可暴露出部分第一緩衝摻雜區212和部分第二井區208，並定義出例如IGBT 500a的陰極區域的摻雜區及陽極區域的第一陽極摻雜區兩者的形成區域。然後，進行一離子植入製程266，於第二井區208和第一緩衝摻雜區212中分別形成一第一摻雜區216和一第一陽極摻雜區220。其中，位於欲形成例如IGBT 500a的陽極區域上的遮罩圖案264的位置，可依據第一陽極摻雜區220的形成位置而更動。如第10圖所示，在一實施例中，第一摻雜區216可相鄰於上述第二緩衝摻雜區214，且第一摻雜區216及第一陽極摻雜區220可具有與第二井區208相同的導電類型。並且，第一摻雜區216的摻質濃度可大於第二井區208的摻質濃度，且第一摻雜區216及第一陽極摻雜區220可具有實質相同的摻質劑量。舉例來說，當第二井區208為一p型井區時，第一摻雜區216為一p型重摻雜(p⁺)摻雜區，且第一陽極摻雜區220為一p型重摻雜(p⁺)陽極區。之後，移除遮罩圖案264。

在具有第一頂部摻雜區226之一些實施例中，進行步驟1314期間可同時於第一頂部摻雜區226中形成一第二摻雜區230。如第10圖所示，第二摻雜區230位於閘極結構210的第一側211a。第二摻雜區230具有與第一頂部摻雜區226相同的導電類型，且其摻質濃度可大於第一頂部摻雜區226的摻質濃度。第二摻雜區230可用以做為第一頂部摻雜區226的接線摻雜區。舉例來說，當第一頂部摻雜區226為p型頂部摻雜區時，第二摻雜區230為一p型重摻雜摻雜區。

接著，如第11、13B圖所示，進行步驟1316，可進行一微影製程，於基板200的頂面201上形成一遮罩圖案268，上述遮罩圖案268可暴露出部分第一緩衝摻雜區212，並定義出例如IGBT 500a的陽極區域的第二、三陽極摻雜區的形成區域。然後，進行一離子植入製程270，於第一緩衝摻雜區212中形成一第二陽極摻雜區222。如第11圖所示，在本發明一些實施例中，第二陽極摻雜區222可相鄰於第一陽極摻雜區220。在本發明一些實施例中，第二陽極摻雜區222的摻質濃度大於第一緩衝摻雜區212的摻質濃度，且第二陽極摻雜區222具有與第一緩衝摻雜區212相同的導電類型。舉例來說，當第一緩衝摻雜區212為n型緩衝摻雜區時，上述第二陽極摻雜區222為一n型重摻雜(n⁺)陽極摻雜區。

接著，如第11、13B圖所示，進行步驟1318，以上述遮罩圖案268為罩幕，進行一離子植入製程272，於第二陽極摻雜區222下形成一第三陽極摻雜區224。在一實施例中，第三陽極摻雜區224可相鄰於第一陽極摻雜區220和第二陽極摻雜區222。在本發明一些實施例中，第三陽極摻雜區224具有與第一陽極摻雜區220相同的導電類型，且第三陽極摻雜區224的摻質濃度低於第一陽極摻雜區220的摻質濃度。舉例來說，當第一陽極摻雜區220為一p型重摻雜(p⁺)陽極區時，第三陽極摻雜區224為一p型輕摻雜(p^-)陽極區。之後，移除遮罩圖案268。在其他實施例中，可先進行離子植入製程272，以在第一緩衝摻雜區212中形成第三陽極摻雜區224，之後再透過同一開口，進行離子植入製程270，以形成第二陽極摻雜區222。

接著，如第1A圖所示，可進行一內連線製程，以於基板200的頂面201上形成一陰極電極238、一陽極電極236及一閘極電極234。在本發明一些實施例中，陰極電極238可電性耦接至陰極摻雜區218和第一摻雜區216，陽極電極236可電性耦接至上述第一陽極摻雜區220、第二陽極摻雜區222和第三陽極摻雜區224，且閘極電極234可電性耦接至上述閘極結構210。經過上述製程之後，可完成本發明一些實施例中例如IGBT 500a的結構。

在本發明其他實施例中，在進行步驟1306之後及進行步驟1308之前，可選擇性僅於第一井區206中形成一個第一頂部摻雜區226，或者於第一井區206中不形成任何頂部摻雜區，以形成如第1B~1C圖所示之絕緣閘極雙極性電晶體500b、500c。

在本發明一些實施例中，IGBT的陽極摻雜區可以有不同的配置。請參考第12、13B圖，在進行步驟1314時，可選擇性於部分第一緩衝摻雜區212中形成第一陽極摻雜區220a。注意第12圖之用以形成第一陽極摻雜區220a的遮罩圖案的位置不同於第10圖的遮罩圖案264的位置。在一實施例中，第一陽極摻雜區220a可覆蓋部分第一緩衝摻雜區212。接著，進行步驟1316，步驟1316係包括進行一微影製程，於基板200的頂面201上形成一遮罩圖案274，上述遮罩圖案274係暴露出部分第一緩衝摻雜區212的區域，並定義出例如IGBT 500d的陽極區域的第二、三陽極摻雜區的形成區域。然後，進行一離子植入製程276，於第一緩衝摻雜區212中形成一第二陽極摻雜區222a。之後，進行步驟1318，以上述遮罩圖案274為罩幕，進行一離子植入製程278，於第二陽極摻雜區222a下形成一第三陽極摻雜區224a。在本發明一些實施例中，第一陽極摻雜區220a和第三陽極摻雜區224a可包圍第二陽極摻雜區222a的一側壁227a和底部223a。上述第一陽極摻雜區220a的一頂部與上述第三陽極摻雜區224a的一頂部分別與基板200的頂面201相距不同距離。意即第一陽極摻雜區220a的頂部與第三陽極摻雜區224a的頂部位於不同水平面。接著，移除遮罩圖案274。在其他實施例中，可先進行離子植入製程278，以在第一緩衝摻雜區212中形成第三陽極摻雜區224a，之後再透過同一開口，進行離子植入製程276，以形成第二陽極摻雜區222a。

接著，如第2A圖所示，進行內連線製程，以於基板200的頂面201上形成一陰極電極238、一陽極電極236a及一閘極電極234。陰極電極238可電性耦接至陰極摻雜區218和第一摻雜區216，陽極電極236a可電性耦接至上述第一陽極摻雜區220a、第二陽極摻雜區222a和第三陽極摻雜區224a，且閘極電極234可電性耦接至上述閘極結構210。經過上述製程之後，可完成如第2A圖所示之本發明一些實施例之IGBT 500d。

在具有如第12圖所示的IGBT的陽極摻雜區的配置之實施例中，可在進行步驟1306之後及進行步驟1308之前，選擇性僅於第一井區206中形成一個第一頂部摻雜區226，或者於第一井區206中不形成任何頂部摻雜區，以形成如第2B、2C圖所示之IGBT 500e、500f。

本發明實施例所述的IGBT結構可視為具有陽極短路結構的一接面型水平式IGBT(JI-LIGBT)的單位晶胞(unit cell)。在交錯設置鏡向前與鏡向後的單位晶胞，使其兩兩成對且彼此對稱而形成的IGBT陣列之實施例中(例如交錯設置鏡向前與鏡向後的第2A、2B或2C圖)，與一鏡向前單位晶胞的第一緩衝摻雜區212的一側相鄰的另一個鏡向後的單位晶胞可與鏡向前單位晶胞共用一個第二陽極摻雜區(此處是以交錯設置鏡向前與鏡向後的第2A、2B或2C圖為例說明)。因此，在上述鏡向前與鏡向後的單位晶胞中(例如交錯設置鏡向前與鏡向後的第1A至第2C圖)，可包括一個第一緩衝摻雜區212、複數個第一陽極摻雜區220a、至少一個第二陽極摻雜區222a及至少一第三陽極摻雜區224a。上述一個第一緩衝摻雜區212係位於一第一井區206中。第一緩衝摻雜區212具有一第一導電類型。上述複數個第一陽極摻雜區220a係位於第一緩衝摻雜區212中。複數個第一陽極摻雜區220a具有第二導電類型。上述至少一個第二陽極摻雜區222a係位於第一緩衝摻雜區212中，與上述複數個第一陽極摻雜區220a彼此相鄰且交錯設置。上述至少一第三陽極摻雜區224a係位於上述至少一第二陽極摻雜區222a的正下方。上述第三陽極摻雜區224a具有第二導電類型。第三陽極摻雜區224a的摻質濃度低於第一陽極摻雜區220a的摻質濃度。

第1表為本發明實施例IGBT 500a、500d與比較例水平式IGBT(LIGBT)的電性比較。由第1表可知，本發明實施例的IGBT 500a、500d可具有與比較例水平式IGBT相當的導通電壓。並且，本發明實施例的IGBT 500a、500d具有較高的崩潰電壓及極低的關閉時間。因此，本發明實施例的IGBT可兼具高崩潰電壓(Vbd)、低導通電壓(Vce(on))、低關閉時間(turn-off time)等要求，且可達到關閉時間與導通電阻之間權衡的效果。

本發明實施例係提供一種絕緣閘極雙極性電晶體(IGBT)及其製造方法。在本發明一些實施例中，可於IGBT的陽極短路結構的n型重摻雜陽極區下方設置一p型輕摻雜陽極區。當IGBT導通時，p型輕摻雜陽極區可以進一步增加陽極區域之p-n接面的電洞注入效率。當IGBT關閉時，上述p型輕摻雜陽極區可以加速導出殘留在IGBT中的非平衡電子。並且，本發明一些實施例之IGBT可具有多個頂面摻雜區，以構成多重表面電場結構(RESURF)，因而可使IGBT維持高的崩潰電壓(breakdown voltage，Vbd)。因此，本發明一些實施例之IGBT可兼具高崩潰電壓(Vbd)、低導通電壓(即集極-射極導通電壓(collector-emitter turn on voltage，Vce(on))、低關閉時間(turn-off time)及低導通電阻(on resistance，Ron)等要求。另外，由於本發明一些實施例之IGBT為具有陽極短路結構(shorted anode)的接面型水平式IGBT(junction isolated laterial IGBT，JI-LIGBT)，所以其製程可與超高壓(ultra high-voltage，UHV(>800V))元件及雙極型-互補式金屬氧化物半導體電晶體-橫向擴散金屬氧化物半導體電晶體(bipolar-CMOS(complementary metal oxide semiconductor transistor)-LDMOS(lateral diffused metal oxide semiconductor transistor)，BCD)整合。在本發明一些其他實施例中，IGBT可形成於一絕緣層上覆矽(SOI)基板上，以形成一絕緣層上覆矽-接面型水平式IGBT(SOI JI-LIGBT)。

雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

500a‧‧‧絕緣閘極雙極性電晶體

200‧‧‧基板

201、203‧‧‧頂面

202‧‧‧載板

204‧‧‧磊晶層

206‧‧‧第一井區

208‧‧‧第二井區

210‧‧‧閘極結構

210a‧‧‧閘極絕緣層

210b‧‧‧閘極

211a‧‧‧第一側

211b‧‧‧第二側

212‧‧‧第一緩衝摻雜區

214‧‧‧第二緩衝摻雜區

216‧‧‧第一摻雜區

218‧‧‧陰極摻雜區

220‧‧‧第一陽極摻雜區

221、223‧‧‧底部

222‧‧‧第二陽極摻雜區

224‧‧‧第三陽極摻雜區

225‧‧‧頂部

226‧‧‧第一頂部摻雜區

227‧‧‧側壁

228‧‧‧第二頂部摻雜區

229a、232a‧‧‧第一端

229b、232b‧‧‧第二端

230‧‧‧第二摻雜區

232‧‧‧隔絕結構

234‧‧‧閘極電極

236‧‧‧陽極電極

238‧‧‧陰極電極

300‧‧‧通道方向

Claims

一種半導體元件，包括：一基板；一第一井區，位於該基板內，其中該第一井區具有一第一導電類型；一第二井區，位於該基板內，且相鄰於該第一井區，其中該第二井區具有相反於該第一導電類型的一第二導電類型；一閘極結構，位於該基板上，且覆蓋部分該第一和第二井區；一第一陽極摻雜區，位於該第一井區中，其中該第一陽極摻雜區具有該第二導電類型；一第二陽極摻雜區，位於該第一井區中，且相鄰於該第一陽極摻雜區，其中該第二陽極摻雜區具有該第一導電類型；以及一第三陽極摻雜區，位於該第二陽極摻雜區的正下方，其中該第一陽極摻雜區的一頂部與該第三陽極摻雜區的一頂部分別與該基板的一頂面相距不同距離，其中該第三陽極摻雜區具有該第二導電類型，且該第三陽極摻雜區的摻質濃度低於該第一陽極摻雜區的摻質濃度。
如申請專利範圍第1項所述之半導體元件，更包括：一第一緩衝摻雜區，位於該第一井區中，其中該第一緩衝摻雜區具有該第一導電類型；一第二緩衝摻雜區，位於該第二井區中，其中該第二緩衝摻雜區具有該第一導電類型；一陰極摻雜區，位於該第二緩衝摻雜區中，其中該陰極摻雜區具有該第一導電類型；一第一摻雜區，位於該第二井區中，且相鄰於該第二緩衝摻雜區，其中該第一摻雜區具有該第二導電類型；以及該第一陽極摻雜區、該第二陽極摻雜區和該第三陽極摻雜區位於該第一緩衝摻雜區中。
如申請專利範圍第1項所述之半導體元件，其中該第一陽極摻雜區和該第三陽極摻雜區一起包圍該第二陽極摻雜區。
如申請專利範圍第1項所述之半導體元件，其中該第二陽極摻雜區藉由該第一陽極摻雜區和該第三陽極摻雜區與該第一井區隔開。
如申請專利範圍第1項所述之半導體元件，其中該第三陽極摻雜區的該頂部與該第一陽極摻雜區的一底部和該第二陽極摻雜區一底部相連。
如申請專利範圍第2項所述之半導體元件，更包括：一第一頂部摻雜區，位於該第一井區中且位於該閘極結構及該第一緩衝摻雜區之間，其中該第一頂部摻雜區具有該第二導電類型。
如申請專利範圍第6項所述之半導體元件，其中該第一頂部摻雜區的深度及摻質濃度從接近該閘極結構的一第一端至接近該第一緩衝摻雜區的一第二端呈梯度遞減。
如申請專利範圍第6項所述之半導體元件，更包括：一第二頂部摻雜區，位於該第一頂部摻雜區中且位於該閘極結構及該第一緩衝摻雜區之間，其中該第二頂部摻雜區具有該第一導電類型。
如申請專利範圍第8項所述之半導體元件，其中該第二頂部摻雜區的深度及摻質濃度為均一。
如申請專利範圍第1項所述之半導體元件，其中該基板包括一磊晶層，具有該第一導電類型，其中該第一井區和該第二井區位於該磊晶層中。
如申請專利範圍第2項所述之半導體元件，其中該第一摻雜區、該陰極摻雜區、該第一陽極摻雜區、該第二陽極摻雜區接近於該基板的一頂面。
一種半導體元件的製造方法，包括下列步驟：提供一基板；於該基板內形成一第一井區，其中該第一井區具有一第一導電類型；於該基板內形成一第二井區，其中該第二井區相鄰於該第一井區，且具有相反於該第一導電類型的一第二導電類型；於該第一井區和該第二井區中分別形成一第一緩衝摻雜區和一第二緩衝摻雜區，其中該第一緩衝摻雜區和該第二緩衝摻雜區具有該第一導電類型；於該基板上形成一閘極結構，該閘極結構覆蓋部分該第一和第二井區；於該第二緩衝摻雜區中形成一陰極摻雜區，其中該陰極摻雜區具有該第一導電類型；於該第二井區和該第一緩衝摻雜區中分別形成一第一摻雜區和一第一陽極摻雜區，其中該第一摻雜區相鄰於該第二緩衝摻雜區，且該第一摻雜區和該第一陽極摻雜區具有該第二導電類型；於該第一緩衝摻雜區中形成一第二陽極摻雜區，其中該第二陽極摻雜區相鄰於該第一陽極摻雜區，其中該第二陽極摻雜區具有該第一導電類型；以及於該第一緩衝摻雜區中形成一第三陽極摻雜區，其中該第三陽極摻雜區具有該第二導電類型，且該第三陽極摻雜區的摻質濃度低於該第一陽極摻雜區的摻質濃度，其中該第二陽極摻雜區以及該第三陽極摻雜區係透過一第一圖案化遮罩層的一開口形成。
如申請專利範圍第12項所述之半導體元件的製造方法，更包括於形成該第二井區之後形成複數個第一頂部摻雜次區，其中該些第一頂部摻雜次區的形成方法包括：於該基板上形成一第二圖案化遮罩層，其中該第二圖案化遮罩層具有複數個開口，暴露出部分該第一井區；利用該第二圖案化遮罩層做為一遮罩進行一第一離子植入製程，以於從該些開口暴露出的該第一井區中形成複數個第一頂部摻雜次區；以及移除該第二圖案化遮罩層。
如申請專利範圍第13項所述之半導體元件的製造方法，其中該些開口包括接近該閘極結構的一第一開口和接近該第一緩衝摻雜區的一第二開口，其中該第一開口的寛度大於該第二開口的寛度。
如申請專利範圍第13項所述之半導體元件的製造方法，其中形成該些第一頂部摻雜次區之後更包括：進行一退火製程，使該些第一頂部摻雜次區內的摻質擴散以形成一第一頂部摻雜區。
如申請專利範圍第15項所述之半導體元件的製造方法，其中形成該第一摻雜區和該第一陽極摻雜區期間包括於該第一頂部摻雜區中形成一第二摻雜區，其中該第二摻雜區具有該第二導電類型。
如申請專利範圍第15項所述之半導體元件的製造方法，其中在形成該第一頂部摻雜區後更包括：於該基板上形成一第三圖案化遮罩層，其中該第三圖案化遮罩層具有一開口，暴露出該第一頂部摻雜區；利用該第三圖案化遮罩層做為一遮罩進行一第二離子植入製程，以於該第一頂部摻雜區中形成一第二頂部摻雜區；以及移除該第二圖案化遮罩層。
一種半導體元件，包括：一第一緩衝摻雜區，位於一第一井區中，其中該第一緩衝摻雜區具有一第一導電類型；複數個第一陽極摻雜區，位於該第一緩衝摻雜區中，其中該複數個第一陽極摻雜區具有一第二導電類型；至少一第二陽極摻雜區，位於該第一緩衝摻雜區中，與該複數個第一陽極摻雜區彼此相鄰且交錯設置，其中該至少一第二陽極摻雜區具有該第一導電類型；以及至少一第三陽極摻雜區，位於該至少一第二陽極摻雜區的正下方，其中該第三陽極摻雜區具有該第二導電類型，且該第三陽極摻雜區的摻質濃度低於該第一陽極摻雜區的摻質濃度。
如申請專利範圍第18項所述的半導體元件，其中該複數個第一陽極摻雜區的該頂部與該至少一第三陽極摻雜區的該頂部位於不同水平面。