CN109560119A - 高压半导体元件 - Google Patents

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Abstract

本发明公开了一种高压半导体元件，包括基底、具有第二导电型的第一井区、具有第一导电型的第二井区、第一掺杂区、第二掺杂区、栅极结构以及多个隔离结构。第一井区位于基底上。第二井区位于第一井区旁的基底上。第一掺杂区位于第一井区中。第二掺杂区位于第二井区中。栅极结构位于第一掺杂区与第二掺杂区之间的基底上。隔离结构位于第一井区中。隔离结构交错排列成一阵列。各隔离结构包括介电柱与介电柱下方的顶掺杂区。第一井区的底面低于隔离结构的底面。

Description

高压半导体元件
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种高压半导体元件。
背景技术
一般而言，高压半导体元件主要是应用在电源切换(Power switching)电路上。智能化所述电源切换电路，使得电源管理技术(power management techniques)更有效率已然成为一种趋势。在此趋势下，可将类比或数字控制电子元件与功率电晶体(powertransistors)整合在同一晶片上。
随着科技进步，电子元件朝着轻薄化的趋势发展。由于电子元件的尺寸不断地缩小，维持高压半导体元件的高崩溃电压也愈发困难。因此，如何在一定的元件尺寸或是微型化的元件尺寸下提升高压半导体元件的崩溃电压将成为重要的一门课题。
发明内容
本发明提供一种高压半导体元件，其可有效地提升高压半导体元件的崩溃电压。
本发明提供一种高压半导体元件，包括具有第一导电型的基底、具有第二导电型的第一井区、具有第一导电型的第二井区、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、栅极结构以及多个隔离结构。第一井区位于基底上。第二井区位于第一井区旁的基底上。第一掺杂区位于第一井区中。第二掺杂区位于第二井区中。栅极结构位于第一掺杂区与第二掺杂区之间的基底上。隔离结构位于第一井区中。隔离结构交错排列成一阵列。各隔离结构包括介电柱与介电柱下方的具有第一导电型的顶掺杂区。第一井区的底面低于隔离结构的底面。
在本发明的一实施例中，所述隔离结构排列成多个隔离结构行，所述隔离结构行之间的间距一致。
在本发明的一实施例中，所述隔离结构的所述顶掺杂区彼此分离。
在本发明的一实施例中，所述隔离结构的所述顶掺杂区彼此连接，以形成掺杂图案，其自邻近所述栅极结构朝向所述第一掺杂区的方向延伸。
在本发明的一实施例中，所述掺杂图案具有一致的掺杂深度。
在本发明的一实施例中，所述隔离结构行的所述隔离结构的宽度不同。
在本发明的一实施例中，所述隔离结构行的所述隔离结构的宽度自邻近所述栅极结构朝向所述第一掺杂区的方向渐减。
在本发明的一实施例中，所述第一井区的底面与所述隔离结构的底面之间相距0.2μm至3μm。
在本发明的一实施例中，所述高压半导体元件更包括多个具有所述第一导电型的埋入层，分别位于所述隔离结构与所述基底之间。
在本发明的一实施例中，所述高压半导体元件更包括阻挡层配置于所述隔离结构上。
基于上述，本发明藉由在第一井区中形成多个隔离结构，以增加第一掺杂区至第二掺杂区之间的电流路径的距离，进而提升高压半导体元件的崩溃电压。另外，本发明的隔离结构包括介电柱与所述介电柱下方的顶掺杂区。所述顶掺杂区具有减少表面电场(reduced surface field，RESURF)的功效，以更进一步提升高压半导体元件的崩溃电压。此外，本发明将阻挡层配置于隔离结构上，以降低表面电流，进而提升高压半导体元件的崩溃电压。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是依照本发明的第一实施例的一种高压半导体元件的上视示意图。
图2A是依照本发明的第二实施例的一种高压半导体元件的剖面示意图。
图2B是依照本发明的第三实施例的一种高压半导体元件的剖面示意图。
图3是依照本发明的第四实施例的一种高压半导体元件的上视示意图。
图4是依照本发明的第五实施例的一种高压半导体元件的剖面示意图。
图5是依照本发明的第六实施例的一种高压半导体元件的剖面示意图。
图6是依照本发明的第七实施例的一种高压半导体元件的剖面示意图。
图7是依照本发明的第八实施例的一种高压半导体元件的上视示意图。
图8是图7的剖面示意图。
【符号说明】
100：基底
102：第一井区
104：第二井区
105：第一淡掺杂区
106：第一掺杂区
107：第二淡掺杂区
108：第二掺杂区
110：栅极结构
112：闸介电层
114：闸电极
116：间隙壁
118：电流路径
120、220、320、520、620a、620b、620c、620d、620e：隔离结构
122、222、322、522、622a、622b、622c、622d、622e：介电柱
124、324、324a、324b、324c、324d、524、624a、624b、624c、624d、624e：顶掺杂区
126：漏极接触窗
128：源极接触窗
130：栅极接触窗
224、424：掺杂图案
510：埋入层
740：阻挡层
BW1-BWn：底部宽度
C1-Cn、C1’-Cn’：隔离结构行
D1-D4：距离
P、P1-P4：间距
S：间隙
X：第一方向
Y：第二方向
具体实施方式
参照本实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再赘述。
在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。P型掺杂例如是硼；N型掺杂例如是磷或是砷。在本实施例中，是以第一导电型为P型，第二导电型为N型为例来说明，但本发明并不以此为限。
图1是依照本发明的第一实施例的一种高压半导体元件的上视示意图。图2A是依照本发明的第二实施例的一种高压半导体元件的剖面示意图。于此，图2A可视为图1的一种高压半导体元件的剖面示意图。
请参照图1与图2A，本实施例提供一种高压半导体元件，包括具有第一导电型的基底100、具有第二导电型的第一井区102、具有第一导电型的第二井区104、具有第二导电型的第一淡掺杂区105、第一掺杂区106、具有第二导电型的第二淡掺杂区107、第二掺杂区108、栅极结构110以及多个隔离结构120。
基底100可以是半导体基底，例如是硅基底。基底100中可以是具有P型掺杂或N型掺杂。P型掺杂可以是IIIA族离子，例如是硼离子。N型掺杂可以是VA族离子例如是砷离子或是磷离子。在本实施例中，基底100为P型硅基底。在另一实施例中，基底100亦可以包括半导体基底以及位于其上方的磊晶层(未绘示)，其中所述半导体基底可以是P型基底，所述磊晶层可为N型磊晶层(N-epi)。
如图2A所示，第一井区102(例如N型井区)位于基底100上，使得第一淡掺杂区105、第一掺杂区106以及隔离结构120位于第一井区102中。详细地说，第一淡掺杂区105位于第一井区102中。第一掺杂区106位于第一淡掺杂区105中，也就是说，第一淡掺杂区105环绕第一掺杂区106。在一实施例中，第一井区102所植入的掺质可例如是磷或是砷，掺杂的浓度可例如是8×1014/cm3至1×1018/cm3。第一淡掺杂区105所植入的掺质可例如是磷或是砷，掺杂的浓度可例如是5×1016/cm3至5×1018/cm3。第一掺杂区106所植入的掺质可例如是磷或是砷，掺杂的浓度可例如是1×1019/cm3至5×1020/cm3。
如上视图1所示，隔离结构120位于第一井区102中。隔离结构120交错排列成一阵列。具体来说，隔离结构120排列成多个隔离结构行(isolation structure columns)C1-Cn，其中n为大于1的整数。隔离结构行C1-Cn沿着第一方向X交替排列，并沿着第二方向Y延伸。所述第一方向X是指自第一掺杂区106朝向第二掺杂区108的延伸方向；而所述第二方向Y则是垂直于第一方向X。在一实施例中，隔离结构120可以是分隔的岛状结构，其彼此交错排列。举例来说，奇数行的隔离结构行C1、C3中的隔离结构120与偶数行的隔离结构行C2、C4中的隔离结构120彼此交错排列，其可增加第一掺杂区106与第二掺杂区108之间横向延伸的电流路径118的距离。也就是说，本实施例的电流路径118会迂回地绕着隔离结构120行进，相较于第一掺杂区106与第二掺杂区108之间的直线距离，本实施例的电流路径118具有更长的路径距离，其可提升高压半导体元件的崩溃电压。另外，隔离结构行C1-Cn之间的间距P一致。在一实施例中，所述间距P可介于0.1μm至4μm之间。
从剖面图2A可知，各隔离结构120包括介电柱122与介电柱122下方的具有第一导电型的顶掺杂区124。在一实施例中，介电柱122可以是浅沟渠隔离结构(STI)，其材料包括氧化硅。顶掺杂区124所植入的掺质可例如是硼，掺杂的浓度可例如是1×1015/cm3至1×1018/cm3。隔离结构120的顶掺杂区124彼此分离，且相距一间距P。如图2A所示，第一井区102的底面低于隔离结构120(或顶掺杂区124)的底面。在一实施例中，第一井区102的底面与隔离结构120(或顶掺杂区124)的底面之间的距离D1可大于0.2微米(μm)。在替代实施例中，第一井区102的底面与隔离结构120(或顶掺杂区124)的底面之间的距离D1可介于0.2μm至3μm之间。顶掺杂区124具有减少表面电场(RESURF)的功效，进而提升本实施例的高压半导体元件的崩溃电压。在一些实施例中，隔离结构120的数量可依需求以及元件尺寸来调整。
第二井区104(例如P型井区)位于第一井区102旁的基底100上，使得第二淡掺杂区107以及第二掺杂区108位于其中。详细地说，如图2A所示，第二淡掺杂区107位于第二井区104中。第二掺杂区108位于第二淡掺杂区107中，也就是说，第二淡掺杂区107环绕第二掺杂区108。在一实施例中，第二井区104所植入的掺质可例如是硼，掺杂的浓度可例如是8×1014/cm3至1×1018/cm3。第二淡掺杂区107所植入的掺质可例如是磷或是砷，掺杂的浓度可例如是5×1016/cm3至5×1018/cm3。第二掺杂区108所植入的掺质可例如是磷或是砷，掺杂的浓度可例如是1×1019/cm3至5×1020/cm3。
栅极结构110位于第一掺杂区106与第二掺杂区108之间的基底100上。详细地说，栅极结构110包括闸介电层112与位于闸介电层112上的闸电极114。在一实施例中，闸介电层112的材料包括氧化硅。闸电极114的材料包括导电材料，可例如是金属、多晶硅、硅化金属或其组合。栅极结构110更包括间隙壁116覆盖闸介电层112与闸电极114的侧壁。间隙壁116的材料可包括氧化硅、氮化硅或其组合。栅极结构110沿着第二方向Y延伸。在一实施例中，栅极结构110位于第一井区102与第二井区104之间的基底100上，使得隔离结构120位于栅极结构110与第一掺杂区106之间。
如图1所示，本实施例的高压半导体元件更包括多个漏极接触窗126、多个源极接触窗128以及多个栅极接触窗130。漏极接触窗126分别配置在第一掺杂区106上，且与第一掺杂区106电性连接。换言之，在本实施例中，与漏极接触窗126接触的第一掺杂区106的一部分可视为漏极区。源极接触窗128分别配置在第二掺杂区108上，且与第二掺杂区108电性连接。换言之，在本实施例中，与源极接触窗128接触的第二掺杂区108的一部分可视为源极区。栅极接触窗130分别配置在栅极结构110上，且与栅极结构110电性连接。在一实施例中，漏极接触窗126、源极接触窗128以及栅极接触窗130的材料包括导电材料，可例如是金属、多晶硅、硅化金属或其组合。在一些实施例中，漏极接触窗126、源极接触窗128以及栅极接触窗130的数量与位置可依需求来调整。
图2B是依照本发明的第三实施例的一种高压半导体元件的剖面示意图。于此，图2B可视为图1的另一种高压半导体元件的剖面示意图。
请参照图2B，图2B的高压半导体元件与图2A的高压半导体元件相似。上述两者不同之处在于：图2B的高压半导体元件的隔离结构220包括介电柱222与介电柱222下方的具有第一导电型的顶掺杂区(未绘示)。每一个介电柱222下方的顶掺杂区彼此相连，以形成条状的掺杂图案224。掺杂图案224自邻近栅极结构110朝向第一掺杂区106的方向延伸。在一实施例中，掺杂图案224具有一致的掺杂深度。也就是说，掺杂图案224在邻近栅极结构110处的掺杂深度与在邻近第一掺杂区106处的掺杂深度实质上相同。在一些实施例中，隔离结构220的形成方法包括在第一井区102(或基底100)上形成罩幕图案(未绘示)。以所述罩幕图案当作蚀刻罩幕，在第一井区102(或基底100)中形成多个沟渠(未绘示)。在一实施例中，所述沟渠之间的间距实质上相同。接着，以所述罩幕图案当作离子植入罩幕，进行离子植入制作工艺，将掺质植入于所述沟渠的底面下方的第一井区102中，以在第一井区102中形成多个顶掺杂区(未绘示)。之后进行回火。在进行回火时，相邻两个顶掺杂区会均匀的扩散且彼此相连，以形成条状的掺杂图案224。然后，将介电材料填入所述沟渠中，以在掺杂图案224上形成介电柱222。
在一实施例中，第一井区102的底面与隔离结构220(或掺杂图案224)的底面之间的距离D2可大于0.2微米(μm)。在替代实施例中，第一井区102的底面与隔离结构220(或掺杂图案224)的底面之间的距离D2可介于0.2μm至3μm之间。
图3是依照本发明的第四实施例的一种高压半导体元件的上视示意图。图4是依照本发明的第五实施例的一种高压半导体元件的剖面示意图。于此，图4可视为图3的一种高压半导体元件的剖面示意图。
请参照图3，图3的高压半导体元件与图1的高压半导体元件相似。上述两者不同之处在于：图3的高压半导体元件的隔离结构行C1’-Cn’之间的间距P1-P4不同。详细地说，隔离结构行C1’-Cn’之间的间距P1-P4自邻近栅极结构110朝向第一掺杂区106的延伸方向逐渐增加。也就是说，间距P1小于间距P2；间距P2小于间距P3；间距P3小于间距P4。因此，如图4所示，隔离结构320中的一部分的顶掺杂区324a、324b彼此重迭且相连；而隔离结构320中的另一部分的顶掺杂区324c、324d彼此分离。在一实施例中，第一井区102的底面与隔离结构320(或顶掺杂区324)的底面之间的距离D3可大于0.2微米(μm)。在替代实施例中，第一井区102的底面与隔离结构320(或顶掺杂区324)的底面之间的距离D3可介于0.2μm至3μm之间。
图5是依照本发明的第六实施例的一种高压半导体元件的剖面示意图。
请参照图5，图5的高压半导体元件与图2A的高压半导体元件相似。上述两者不同之处在于：图5的高压半导体元件更包括多个具有第一导电型的埋入层510(例如是PBL)分别位于隔离结构520与基底100之间。如图5所示，埋入层510可以是彼此分离的块状区域，其介于第一井区102与基底100之间。也就是说，埋入层510的底面可低于第一井区102的底面。但本发明不以此为限，在其他实施例中，埋入层510的底面亦可等于或高于第一井区102的底面。在替代实施例中，埋入层510也可以是条状，其自邻近栅极结构110朝向第一掺杂区106的方向延伸。在一实施例中，埋入层510所植入的掺质可例如是硼，掺杂的浓度可例如是5×1017/cm3至5×1019cm3。
图6是依照本发明的第七实施例的一种高压半导体元件的剖面示意图。
请参照图6，图6的高压半导体元件与图2A的高压半导体元件相似。上述两者不同之处在于：图6的高压半导体元件的隔离结构行C1-Cn的隔离结构620a-620e的底部宽度BW1-BWn不同，其中n为大于1的整数。具体来说，隔离结构行C1-Cn的隔离结构620a-620e的底部宽度BW1-BWn自邻近栅极结构110朝向第一掺杂区106的方向渐减。详细地说，隔离结构行C1具有多个隔离结构620a，其包括介电柱622a与介电柱622a下方的顶掺杂区624a。相似地，隔离结构行C2-Cn亦分别具有多个隔离结构620b-620e，其包括介电柱622b-622e与介电柱622b-622e下方的顶掺杂区624b-624e。介电柱622a的底部宽度BW1大于介电柱622b的底部宽度BW2；介电柱622b的底部宽度BW2大于介电柱622c的底部宽度BW3；介电柱622c的底部宽度BW3大于介电柱622d的底部宽度BW4；介电柱622d的底部宽度BW4大于介电柱622e的底部宽度BWn。由于介电柱622a-622e的底部宽度BW1-BWn自邻近栅极结构110朝向第一掺杂区106的方向渐减，因此，顶掺杂区624a-624e的范围(或宽度)也是自邻近栅极结构110朝向第一掺杂区106的方向渐减。另外，介电柱622a-622e彼此分离且相距一间隙S，因此，介电柱622a-622e下方的顶掺杂区624a-624e彼此分离。在本实施例中，间隙S一致，其可介于0.1μm至4μm之间。
图7是依照本发明的第八实施例的一种高压半导体元件的上视示意图。图8是图7的剖面示意图。
请参照图7与图8，图7的高压半导体元件与图1的高压半导体元件相似。上述两者不同之处在于：图7的高压半导体元件更包括阻挡层740配置于隔离结构120上。具体来说，如图8所示，阻挡层740配置在第一掺杂区106与栅极结构110之间的隔离结构120与第一淡掺杂区105上。阻挡层740可防止后续形成的低阻值材料(例如是金属硅化物(metalsilicide))形成在隔离结构120上，以降低表面电流，进而提升高压半导体元件的崩溃电压。在一实施例中，阻挡层740的材料包括氧化物，例如是氧化硅。阻挡层740的形成方法包括在低阻值材料(未绘示)形成之前，利用化学气相沉积法(CVD)等合适的沉积法在基底100上毯覆式地形成阻挡材料(未绘示)。之后，移除所述阻挡材料的一部分(亦即，需要形成低阻值材料的区域，例如是源极/漏极区)，以于隔离结构120上形成阻挡层740。
需注意的是，虽然仅在图7、8的高压半导体元件中绘示有阻挡层740，但本发明不以此为限。在其他实施例中，如图3-图6中的高压半导体元件也可具有阻挡层，其配置在相对应的隔离结构上，以降低表面电流，进而提升高压半导体元件的崩溃电压。
综上所述，本发明藉由在第一井区中形成多个隔离结构，以增加第一掺杂区至第二掺杂区之间的电流路径的距离，进而提升高压半导体元件的崩溃电压。另外，本发明的隔离结构包括介电柱与所述介电柱下方的顶掺杂区。所述顶掺杂区具有减少表面电场的功效，以更进一步提升高压半导体元件的崩溃电压。此外，本发明将阻挡层配置于隔离结构上，以降低表面电流，进而提升高压半导体元件的崩溃电压。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以本发明权利要求范围所界定者为准。

Claims (10)

1.一种高压半导体元件，其特征在于，所述的高压半导体元件包括：
具有第一导电型的基底；
具有第二导电型的第一井区，位于所述基底上；
具有所述第一导电型的第二井区，位于所述第一井区旁的所述基底上；
具有所述第二导电型的第一掺杂区，位于所述第一井区中；
具有所述第二导电型的第二掺杂区，位于所述第二井区中；
栅极结构，位于所述第一掺杂区与所述第二掺杂区之间的所述基底上；以及
多个隔离结构，位于所述第一井区中，所述隔离结构交错排列成一阵列，各所述隔离结构包括介电柱与所述介电柱下方的具有所述第一导电型的顶掺杂区，其中所述第一井区的底面低于所述隔离结构的底面。
2.如权利要求1所述的高压半导体元件，其特征在于，所述隔离结构排列成多个隔离结构行，所述隔离结构行之间的间距一致。
3.如权利要求2所述的高压半导体元件，其特征在于，所述隔离结构的所述顶掺杂区彼此分离。
4.如权利要求2所述的高压半导体元件，其特征在于，所述隔离结构的所述顶掺杂区彼此连接，以形成掺杂图案，其自邻近所述栅极结构朝向所述第一掺杂区的方向延伸。
5.如权利要求4所述的高压半导体元件，其特征在于，所述掺杂图案具有一致的掺杂深度。
6.如权利要求2所述的高压半导体元件，其特征在于，所述隔离结构行的所述隔离结构的宽度不同。
7.如权利要求2所述的高压半导体元件，其特征在于，所述隔离结构行的所述隔离结构的宽度自邻近所述栅极结构朝向所述第一掺杂区的方向渐减。
8.如权利要求1所述的高压半导体元件，其特征在于，所述隔离结构排列成多个隔离结构行，所述隔离结构行之间的间距自邻近所述栅极结构朝向所述第一掺杂区的延伸方向逐渐增加。
9.如权利要求1所述的高压半导体元件，其特征在于，所述的高压半导体元件更包括多个具有所述第一导电型的埋入层，分别位于所述隔离结构与所述基底之间。
10.如权利要求1所述的高压半导体元件，其特征在于，所述的高压半导体元件更包括阻挡层配置于所述隔离结构上。
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