CN103681656B - 一种集成电路及其形成方法 - Google Patents

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Abstract

提供了用于建立扩散电阻器（101，103）的集成电路及制造方法。其中扩散电阻器阱与相对的掺杂阱间隔，从而在高偏置下，减轻扩散电阻器阱耗尽，以便为高电压应用提供降低的电阻率电压系数和增加的击穿电压。

Description

一种集成电路及其形成方法
技术领域
本发明涉及集成电路(integrated circuits，ICs)领域，更具体地涉及扩散电阻器及其制造方法。
背景技术
在P-衬底双阱容量CMOS技术中，扩散电阻器或阱电阻器通常被实施为由相邻p阱围绕的n阱结构。然而，这些扩散电阻器具有相对较低的击穿电压(breakdown voltage，BV)和较高的电阻率电压系数(voltage coefficient of resistivity，VCR)，由此，这些常规的扩散电阻器常常不适合于高电压应用。可以使用替代的电阻器结构，例如，硅化物多晶硅电阻器或硅化物阻断多晶硅电阻器。多晶硅具有相对低的表面电阻，因此对于给定的期望电阻值，这些电阻器结构大于相应的扩散电阻器。例如，典型的扩散可以具有的电阻率为500欧姆每平方，而多晶硅约为20欧姆每平方。此外，对于较高电阻值，窄多晶硅线宽容易随着工艺变化。另外，硅化物阻断多晶电阻器需要额外的掩膜来阻断硅化物，从而导致更高的制造成本。更进一步，多晶硅仅能容纳特定量的电流密度。另一个替代是使用轻掺杂高电压n阱(high-voltage nwell,HVNWELL)电阻器，其中的掺杂浓度小于正常的CMOS n阱，在某些情形中，比例系数为10。更少的掺杂提供更高的击穿电压能力。然而，与重掺杂扩散电阻器相比，HVNWELLs的更少阱掺杂会导致更高的VCR。因此，需要改进的集成电路和工艺技术来提供完整的电阻器。
发明内容
通过简要说明本发明的特点和实质来总结本发明的各个方面使其符合37CFR§1.73以便于对本发明有基本的理解，其中该总结不是本发明的全面概述，既不旨在确定本发明的某些要素，也不描述本发明的范围。相反，该总结的主要目的在于在之后提供的更加详细的说明之前以简单的形式提供本发明的若干概念，而且应理解所提交的本总结不用于解释或限制权利要求的范围或含义。
发明人已经理解传统n阱扩散电阻器的n阱到p阱结具有相对较低的击穿电压，因此通常不适合于具有相对高的信号和偏置电压的电路应用。此外，发明人已经意识到，增加反向偏置时，传统n阱扩散电阻器具有较高的电阻率电压系数，其由阱-阱结到电阻器主体部分的耗尽区的横向延伸引起。在常规扩散电阻器中，耗尽也会发生在P-衬底上方的n阱的底部。
本发明提供具有扩散电阻器的集成电路实施例，在其中的电阻器阱的主体区域与外沿阱结构是间隔的，例如，通过使用p阱注入掩膜图形化以阻止p阱注入与扩散电阻器n阱邻近的区域中。P型衬底的中间无阱区域的掺杂浓度比CMOS阱的掺杂浓度低得多，而且邻近n阱电阻器主体的区域相对于电阻器中的掺杂密度而言相当低。发明人已经理解，在这些实施例中，n阱注入和p阱注入之间的间隔距离能被设计以使p-n结两端的大部分电压降出现在电阻器之外的轻掺杂无阱区域。这降低了电阻器阱内的耗尽量，因此降低电阻率电压系数，而且还增加了击穿电压。
提供的集成电路包括具有一种导电型的第一注入阱的半导体衬底，该第一注入阱具有主体区域以及设置在该主体区域相对端的第一和第二端部区域。提供了一种不同的导电型的第二注入阱，其与第一阱横向间隔从而提供在第二阱和第一阱的主体区域之间横向延伸的半导体衬底的无阱部分。这些阱的每一个被形成为多个依次加深的注入区域，其中最深的区域具有限定相应的阱深等于或大于形成在衬底中的浅沟槽隔离结构的深度的范围。在某些实施例中，第二阱面向第一阱的主体区域的至少一个侧面，而且在其他实施例中，第二阱围绕第一阱的两个或更多，甚至所有的侧面。无阱部分具有的掺杂浓度比第二阱和第一阱主体区域的掺杂浓度低，并且接触结构被分别连接至第一阱的端部区域。在某些实施例中，衬底和第二阱是一种导电型，而第一阱是一种不同的导电型，例如，扩散电阻器阱是形成在P型衬底中的n阱，p阱与n阱隔开且环绕n阱。在其他实施例中，衬底和扩散电阻器阱是同一种导电型，例如，形成在P衬底中的p阱。深阱，如深n阱可以被提供为在第一阱之下且与第一阱隔开，其中第二阱在衬底的上表面和深阱之间垂直延伸。
提供用于形成集成电路的方法，其包括提供半导体衬底，通过多个依次加深的注入形成第一阱，其中最深注入限定第一范围为深度等于或大于隔离结构的深度，由多个依次加深的另一种导电型的第二注入在衬底中形成至少一个与第一阱间隔的第二阱，第二阱的形成包括限定深度等于或大于隔离结构深度的第二范围的最深注入，以及形成连接至第一阱的间隔的第一和第二端部区域的接触结构，其中，这种注入被用于同时形成双阱CMOS工艺中的阱。在某些实施例中，使用覆盖衬底无阱部分的第一掩膜，通过注入形成第一阱，并通过注入掺杂同时使用第二注入掩膜覆盖衬底的无阱部分以形成第二阱。在其他实施例中，所形成的深阱深度大于第一阱的深度，而且第二阱被形成在衬底的上表面和至少一部分深阱之间。
附图说明
下列说明和附图详细地阐述了本发明的某些说明性实施，其表示可以实施本发明的各种原理的若干示例性方法。然而，所示实例不是本发明许多可能实施例的穷尽。本发明的其他对象、优势和新颖特征将在结合附图的同时在下列描述中详细阐述，其中：
图1A-1C分别是部分截面端部视图、俯视图和侧面图，其图示了具有n阱扩散电阻器结构的集成电路，其中n阱扩散电容器结构被由P-半导体衬底的中间无阱区域间隔的p阱横向环绕；
图2是图示扩散电阻器击穿电压与图1A-1C的集成电路中的阱到阱间隔之间的函数图；
图3是用于制造具有图1A-1C的n阱扩散电阻器的集成电路的方法的流程图；
图4A-4F是图示图1A-1C的集成电路的部分截面视图，其描述了制造过程的连续阶段；
图5A和图5B是图示具有形成在P-半导体衬底中的深n阱上并由间隔的n阱环绕的p阱扩散电阻器的集成电路的部分截面图；
图6是图示用于制造具有图5A和5B的p阱扩散电阻器的集成电路的方法的流程图；以及
图7A-7F是显示图5A和5B的集成电路在制造过程的连续阶段中的部分截面视图。
具体实施方式
后续将结合附图描述一个或更多实施例或实施，其中相同的附图标记被用于指代全文中相同或类似的元素。各种特征不一定按照比例绘制而仅是为了图示本发明的各种概念而提供。下文参考实例应用以描述本发明的若干方面。应当理解所阐述的若干具体细节、关系和方法旨在提供本发明概念的完整理解。然而，相关领域的技术人员将很容易理解，如果没有一个或多个具体细节或使用其他方法，也能实施这些概念。在其他实例中，众所周知的结构或操作不再详细显示以避免混淆所公开的装置和工艺，其中，本发明并不受所示的行为或事件的顺序所限制，因为某些动作可以以不同顺序和/或与其他动作或事件同时出现。另外，根据本发明，实施一种方法并非需要所有示出的动作或事件。
图1A-1C图示了具有形成在P-衬底102上的n阱扩散电容器101的集成电路100。在某些实施例中，衬底102可以是单晶硅片，而其他可以形成在衬底102上和/或中的各种结构作为CMOS制造工艺的一部分，其中这些细节将省略以免影响本发明的不同方面。图1B图示了显示衬底102中的扩散电阻器101的俯视图，其中图1A显示沿图1B中的线1A-1A的截面视图，而图1C显示沿图B中的线1C-1C的截面侧面图。如图1C可清楚地看到，在该实例中扩散电阻器101包括细长n阱104，其形成在衬底102的上表面，深度为104D，定义n阱的长度为104L，而宽度为104W(图1A)。此外，如图1B和1C可看到，n阱104具有主体区域104B以及被设置在主体区域104B的相对纵向端部的纵向隔开的端部区域104H，其中接触结构114，116分别被连接至端部区域104H。在所示的实例中，部分端部区域104H包括N+注入区域，通过该区域硅化物114被形成以连接至触点116，当然任意合适的低阻抗电接触结构能用于提供到阱104的第一和第二端部区域104H的连接从而为形成的扩散电阻器101提供连接116A和116B。此外，从图1A和1C可看出，所示的IC 100包括一个较厚的氧化层108，而且一个或更多覆盖金属层和其他结构(没有显示)被提供以作为集成电路100的部分。
在给定实施中，可以定制n阱尺寸104D，104L和104W，以提供所需的标称目标电阻值R，并根据双阱或双阱CMOS制作工艺标准化深度尺寸104D，据此在集成电路100的制造中，n阱104和其他阱(没显示)被同时形成。阱104包括多个依次加深的第一注入区域，其中第一注入区域的最深的一个具有限定最大注入掺杂浓度出现的第一阱深104D的第一范围。此外，第一阱深104D大于或等于隔离结构(没显示)的隔离深度，如形成于半导体衬底102中的浅沟槽(shallow trench isolation，STI)隔离结构。在其中一个实例中，所形成的n阱104的深度约为1.5μm或更小，例如在其中一个实施例中为1-1.5μm，或在另一个实施例中约为0.7-0.8μm，当然其他深度104D是可能的，其至少与形成在集成电路100中其他地方的隔离结构的深度一样。对于n阱深度104D是根据标准CMOS工艺来设定的实施例，通过设计n阱长度104H和宽度104W能够实现给定的期望电阻值R。
图1A-1C的集成电路进一步包括通常横向包围n阱104的p阱106，如图1B可清楚看到。在某些实施例中，所形成的第二阱106横向靠近或面向第一阱104的主体区域的至少一个侧面。在其他实施例中，如图1A-1C所示的那些实施例，p阱106围绕(和面向)n阱104的所有4个侧面。P阱106被形成为多个依次加深的第二注入区域，其中第二注入区域最深的一个具有限定最大注入p型掺杂浓度出现的第二阱深的第二范围，其中第二阱深也大于或等于隔离深度，而且基本上与n阱104的深度104D相同。此外，有利地是，p阱106与双阱CMOS工艺的其他p阱被同时形成。
另外，与常规CMOS双阱配置不同，p阱106与第一阱104纵向间隔距离110以留出半导体衬底102的无阱部分，其在第二阱106和第一阱104的主体区域的所有或至少一侧之间纵向延伸。此外，在这个实施例中，阱104和106的掺杂浓度都高于延伸在阱104和106之间的半导体衬底的无阱部分的掺杂浓度。如图1B可看出，在该实施例中，横向间隔110通常由周围的n阱104的四个面维持，当然可以在n阱104的横向侧周围使用与间隔距离110不同的其他间隔配置。特别地，横向间隔110近似于主体区域104B，其提供的优势是控制击穿电压VB和电阻率电压系数VCR。在所示的实施例中，所形成的p阱106的深度与n阱104的深度104D近似，当然其他实施例中是所形成的阱104和106的深度不同是可能的。此外，虽然所示的n阱104具有大致为矩形平面形状(图1B)，而且周围的p阱具有大致矩形的开口，其限定阱104和106之间的衬底102的无阱区域，但是其他形状或形状的组合也可用于扩散电阻器阱104和阱106中的开口。
虽然具有n阱电阻器104和周围的P型阱106的所示的IC 100形成在P型衬底102中/上，但是使用互补导电型组合的其他实施例是可能的。例如，集成电路被构思为包括由间隔n阱纵向界定的p阱扩散电阻器。这种替代实施例能够被制造，例如，在N型衬底中，具有形成电阻器主体和端部区域的p阱，一个或更多横向间隔的n阱，以及沿着电阻器阱的至少主体部分延伸的N衬底的无阱区域。此外，进一步实施例是可能的，下文将结合图5A-7F进行图示和说明，在这些实施例中，p阱扩散电阻器103，横向的外围n阱206以及下面的深阱205形成在P型衬底102上。
图2显示了在图1A-1C的扩散电阻器实例中的阱-阱横向间隔距离110与阱-阱击穿电压(BV)的函数关系图140。如曲线140所示，对于较低偏置，提供的标称击穿电压约12V，曲线142在约0.2μm到约2.0μm上逐渐增加，击穿电压达到约35V。阱-阱间隔110的任意进一步增加，击穿电压增加的较少或不再增加。因此，对于所给的设计，约2.0μm或小于2.0μm的间隔能用在某些实施例中以提供具体击穿电压量。在某些实施例中，间隔被构思为约0.2μm或大于0.2μm，并且在某些实施例中，阱-阱间隔距离110被构思为约2.0μm或小于2.0μm。例如，如果给定的应用需要15V的击穿率，能够使用的间隔距离110约为0.5-0.8μm。此外，发明人已经想到间隔110能被定制从而为扩散电阻器101提供改进的电阻率电压系数(VCR)。另外，对于不同的工艺和材料，可以绘制不同的曲线142。
与常规扩散电阻器相比，在相对较高的偏置下，IC 100中的阱104和106之间的耗尽主要发生在阱104和106之间的P-衬底102的轻掺杂无阱部分。将p阱106和n阱104的主体侧间隔降低了阱104的横向耗尽，因此即使在较高偏置下，阱104更多地保持未耗尽(导通)，从而与常规扩散阱电阻器相比，VCR可以显著降低。就这一点而言，与常规扩散电阻器相比，在增加的偏置下，通过间隔扩散阱结构104中的阱104和106来最小化横向耗尽，有效地维持电阻器101的导电宽度。结果是，在高偏置下，主要来自底部的任意耗尽对端部区域104H中的阱104的顶部上的两端114，116之间的电阻影响较小。因此，扩散电阻器设计101具有较低的电阻率电压系数(在电阻和电压的函数中变化较小)。此外，这中新颖的方法是对高电压阱结构的改进(例如，HVNWELL)，因为这些结构使用选择性地低掺杂从而增加击穿电压，但是HVNWELL的较低掺杂会增加横向耗尽，因此恶化VCR。另一方面，本发明的设计可以成功地使用以提高更高的击穿电压并降低VCR。此外，这些概念保持承载能力超过多晶硅电阻器解决方案的尺寸和电流优势。
现在参考图3和图4A-4F，图3所示过程150用于制造具有改进的如图1A-1C所示扩散电阻器101的集成电路100，并且图4A-4F显示制造过程中在各种中间级上的集成电路100。过程150在152开始，其中N型扩散电阻器阱104在P-衬底中形成。在其中一个实施例中，该形成如图4A所示，在该过程中，使用光刻胶或其他形式的注入掩膜153执行注入过程152。在此之后所图示和描述的掩膜153和其他掩膜可以被形成、图形化并被用于选择性注入，而且其后的移除是使用任意众所周知的材料和技术，而且掩膜153被用于同时形成双阱CMOS工艺中的其他N型阱(没显示)。在这种情况下，掩膜153遮盖衬底102的后来的无阱区域，该区域位于注入n阱104的横向侧的外围。另外，如图4A的侧视图所示，注入阱区域104包括中心主体区域104B和设置在主体区域104B的相对纵向端的两个外围端部区域104H。在某些实施例中，注入过程152提供的阱104的深度104D约为1.5μm或小于1.5μm，当然也可以使用任意合适的深度。注入过程152包括多个依次加深的N型注入(例如，在其中一个实施例中，注入磷)，其中最深的一个注入具有限定最大注入掺杂浓度出现的第一阱深(图4A中的104D)的范围，其中深度104D至少等于或大于浅沟槽隔离(STI)或形成在衬底102中的其他隔离结构的隔离深度，而且依次加深的N型注入系列被同时用于形成双阱CMOS工艺中的其他n阱。在某些实施例中，例如，阱深104D在任意浅沟槽隔离(STI)的沟槽底部(没显示)的平面下方延伸。在其中一个具体实施例中，根据注入种类通过在过程152选择注入能量来提供深度104D，该深度约1.0-1.5μm。在另一个具体实施例，提供给n阱104的深度近似于0.7-0.8μm。此外，如图4所示，注入的n阱104延伸纵向长度104L，并提供104W的阱宽(上述图1A-1C所示)，长度和阱宽可以根据与电流密度、电阻和/或任意其他电阻器参数有关的具体设计来定制。在一个可能的实施例中，在152执行多次注入，每次都在不同的能级上以形成阱104的不同部分，例如，在注入能量约为300-350kev时执行磷或其他N型掺杂的最深注入。在152执行足够剂量水平的注入以提供阱104内的掺杂浓度，使其超过周围衬底102的掺杂浓度。
在图3的154，通过任意合适的技术在衬底102中形成周围横向间隔的P型阱106(图4B)。在所示的实例中，使用第二光刻胶或注入掩膜155执行P型注入过程154，掩膜155暴露衬底102的部分上表面以在其中提供阱注入；同时掩膜155遮盖n阱104和横向相邻的P-衬底102的无阱区域。注入过程154包括一系列两个或更多依次加深的第二次注入，其中这些注入步骤的最深的一个具有限定最大注入掺杂浓度出现的第二阱深的第二范围，其中第二阱深也大于或等于隔离深度，而且可以基本上等于第一阱104的深度104D。此外，在制造集成电路100的过程中，这种注入过程154还被用于同时形成双阱CMOS工艺中的其他p阱。在这种或其他所述的注入过程中可以使用合适的掩膜形成、图形化和移除工艺步骤，并且能执行一个或更多低温退货操作以激活注入掺杂。
与传统CMOS双阱工艺不同，图4A中的第一掩膜153和图4B中的第二掩膜155不是严格互补的，相反，掩膜153和掩膜155覆盖后来的无阱区域以便形成的阱104和106相互间隔图4B所示的横向间隔距离110。P型注入过程154能够使用任意合适的P型掺杂，例如硼。在其中一个具体实施中，在依次变浅的深度上执行一个或更多硼注入，其中，使用约为200-250kev的能量来执行最深注入154，该注入154提供足够的掺杂剂量以使形成的p阱的掺杂浓度超过P-衬底的掺杂浓度。此外，p阱106能使用至少等于或大于STI隔离深度的任意阱深，其可以与与n阱深104D相同或者不同。能够使用合适的掩膜形成、图形化和移除工艺步骤，并且可以执行一个或更多退货处理操作以激活注入掺杂。
在图3中的156，在阱104的所有或部分横向间隔端部区域形成N+区域112，例如，使用注入过程156(图4C)和相应的注入掩膜157。就这一点而言，N+区域112提供更高浓度的参杂区域，其用于扩散电阻器101两个端部区域104H的电接触的后续形成。进一步如图4D所示，通过任意合适的硅化物形成技术在阱104的所有或部分端部接触区域104H上形成硅化物(图3中的158)。在其中一种可能的实施例中，氮化物掩膜被形成和图形化从而暴露部分端部接触区域104H，并沉积钴或其他合适的金属以接触衬底的注入区域112。然后，加热IC100(例如，800-900°)以使硅和沉积的金属反应从而形成硅化物114，在其中一个可能的实施例中，硅化物114的厚度达到几百埃。如图4E和4F所示，在160上执行金属化过程，其包括形成较厚的氧化物中间介电层108(图4E)和金属触点116A和116B(图4F)以便与硅化物114和电阻器阱104的端部区域104H的注入部分112电连接。因此，至形成的扩散电阻器101的两端的两个电接触被制造，并且进一步的金属层(没显示)能被用于形成到电阻器触点116的电路连接。
现在如图5A-7F所示，图5A和5B图示了另一种集成电路实施例100的端部和侧面视图，包括使用形成为深度204D大于或等于STI或其他隔离结构的隔离深度的p阱204形成p阱类型的扩散电阻器103，其中阱204包括主体204B和设置在P-衬底102中的两个端部区域204H。此外，IC 100包括一个或更多横向间隔的n阱206和下方的(纵向间隔)深n阱205。在上述实施例中，通过双阱CMOS工艺使用P-衬底102来建立IC 100，其中该实施例也包括形成在P-衬底102内的深n阱205。随着多个依次加深的注入形成的n阱206与p阱204横向间隔并围绕p阱204，其中，这些注入区域中最深的一个具有限定最大注入掺杂浓度出现的阱深的范围，在该范围中阱206的深度大于深n阱205的上限深度。同样地，n阱206包括一系列两个或更多依次加深的注入区域，其中最深的一个具有限定最大注入掺杂浓度出现的相应阱深的范围。在某些实施例中，形成的第二阱206横向靠近(例如，面向但是间隔)p阱204的主体区域204B的至少一个侧面，并且在其他可能的实施例中，沉降阱206围绕(以及面向)p阱204的所有四个侧面。P阱204的深度为204D，宽度为204W(图5A)，长度为204L(图5B)。在不同的设计中，根据所需的电阻值R来设计长度204L和宽度104W，而深度至少等于IC 100的隔离深度，而且在某些实施例中，深度204D约为1.5μm或小于1.5μm，例如，在一个具体实施例中约为1.0-1.5μm，而在另一个具体实施例中约为0.7-0.8μm。在某些实施例中，根据上述图2中的曲线142或相似曲线来设定横向阱-阱间隔距离110，例如，在某些实施例中，间隔距离110被设定为约2.0μm，而在某些实施例中其被设定为约0.2μm或更小。
在图5A和5B的实施例中，p阱204的底部与深n阱205是间隔的，据此p阱204在横向和纵向上被轻掺杂P-衬底材料102界定。就这一点而言，阱204和外围阱206之间的无阱区域中的P-衬底材料的掺杂浓度小于阱204或206的掺杂浓度。此外，与上述实施例一样，接触结构114和116被提供以电接触设置在电阻器主体区域204B的横向相对侧上的端部区域204H。另外，在这个实施例中，在电阻器端部区域204H中提供P+注入113以便低阻抗连接至硅化物114和上覆金属触点116。图5A和图5B中形成的扩散电阻器103也具有与图1A-1C中的n阱类型扩散电阻器101一样的优势，包括相对于常规扩散电阻器具有增加的击穿电压(BV)和降低的电阻率电压系数(VCR)，其至少部分原因是横向间隔距离110。
图6图示了制造具有图5A-和5B示例的扩散阱电阻器103的集成电路100的过程170，而且图7A-7F显示了制造过程中的各种中间级上的集成电路100。在图6的172，深n阱被形成在P-衬底中，其中能够通过使用任意合适的深阱形成工艺来形成深n阱。如图7A所示，在其中一个实例中，通过注入过程172使用第一注入掩膜173如图形化光刻胶在P-衬底102中形成深n阱205。任意合适的P型掺杂剂和注入能量都能够被使用，例如，在合适能量上注入硼以在P-衬底102内的相对深的区域上提供阱205。此外，深n阱205优选地被形成以使阱205的上边界与后来的p阱204间隔(例如，如图5A和5B所示)。
如图7B所示，在174形成一个或更多沉降n阱206，例如，使用N型注入过程174和注入掩膜175。如在上述的实施例中，n阱206的注入掩膜175被形成以遮盖后来的p阱扩散区域204和后来的衬底102的无阱区域，其中，注入掩膜175被构造为相似于用在上述图4B的实施例中的P型注入的掩膜155。n阱206被称为“沉降”是因为其形成的深度至少与图7B中所示的深n阱205的顶部相当，其中阱206的深度大于隔离深度。此外，某些实施例被构思为其中的沉降n阱206在174被形成以便在后来的p阱204周围延伸(并与后来的p阱204间隔横向间隔距离110)，而且深n阱205接触沉积n阱206并完全位于后来的p阱区域204的下方。在174能使用任意合适的阱形成技术，例如，在一系列依次加深的注入中，使用掩膜175注入一个或更多N型掺杂(例如，磷等)，其中最深N型注入具有限定最大注入掺杂浓度出现的阱深的范围。此外，过程174中的注入剂量足以提供n阱206内的掺杂浓度，使其超过周围衬底102的掺杂浓度。注入能量与CMOS过程中那些形成其他n阱中使用的相同，或高于那些能量，从而实现n阱205的沉积阱深，并在依次变大的深度上执行多次注入以建立沉积n阱206。在152执行的注入剂量水平足以提供阱206的掺杂浓度，使其超过周围衬底102的掺杂浓度。
再参考图7C，在176形成P型扩散电阻器阱204，该阱与沉降n阱206间隔横向间隔距离110，而且p阱204还与深n阱205垂直间隔。能够使用任意合适的扩散阱形成方法形成p阱204，其中图7C图示了使用掩膜177的示例性注入技术176。注入步骤176包括在依次变大的深度上执行多个P型注入，其中最深注入176具有发现最大注入掺杂浓度出现的相应的阱204深的范围，其中p阱204的阱深至少等于STI或形成在IC 100中的其他隔离结构的深度。被用于注入阱204的掩膜177还被同时用于形成双阱CMOS工艺中的其他阱，并包括允许P型掺杂(例如，在一个实例中注入硼)注入的开口，该开口具有的阱长204L，宽204W(图5A)。就这一点而言，掩膜177可以被构造为相似于上述图4A所示的掩膜153，而且提供限定主体区域204B和两个沿着长度204L而横向相对设置的阱端部区域204H的开口，同时覆盖阱204的横向侧和沉降n阱206之间的衬底102的无阱区域，如图7C所示。注入176采用的能级足以建立深度为204D的阱204，例如，在某些实施例中，约为1μm，当然可以使用任意合适的深度204D，但仍高于深n阱205的顶侧。在一个实例中，p阱204被注入的深度204D约为1.5μm或更少，如在一个实施例中约为1-1.5μm，或在另一个实施例中约为0.7-0.8μm。此外，注入过程176中所用的注入剂量水平可以是任意能够提供阱204中的掺杂浓度高于P-衬底102的无阱的掺杂浓度的合适水平。
在图6的178，p+掺杂被注入阱204的所有或部分端部区域204H以形成P+区域113，如图7D所示，例如，使用注入过程178和掩膜179(例如，与上述图4C中的N+注入掩膜157相似)。在180，在P+区域113上方形成硅化物端部接触区域114。图7E图示了使用氮化物掩膜181的示例性硅化物形成过程180，通过该过程，硅化物114仅被形成在注入113上方的指定区域，其中过程180可以与上述结合图4D描述的硅化物形成类似。图7F图示了在182执行的金属化过程，其包括较厚氧化物层108和连接至P型扩散电阻器阱104的端部区域的金属触点116A和116B的形成。
上述实例仅描述了本发明的各个方面的若干可能的实施例，其中，在本领域的技术人员阅读和理解该说明和附图之后，本发明将会出现等价变型和/或改变。此外，尽管本发明的具体特征只是针对多个实施中的其中一个进行描述，但对于任意给定或具体的应用，该特征可以与其他实施例中的一个或更多其他特征组合，这是所期望并有利的。另外，对于说明书和/或权利要求书中使用的术语“包括”，“具有”，“有”及其变体旨在表示包括，其与术语“包括”的方式相似。

Claims (20)

1.一种集成电路，包括：
半导体衬底；
第一阱，其包括设置在所述半导体衬底中的一种导电型的多个依次加深的第一注入区域，其中所述第一注入区域中最深的一个具有限定第一阱深度的第一范围，最大注入掺杂浓度出现在所述第一阱深度，所述第一阱深度大于或等于形成在所述半导体衬底中的浅沟槽隔离结构的隔离深度，所述第一阱包括主体区域和设置在所述主体区域相对端的第一和第二端部区域；
至少一个第二阱，其包括设置在所述半导体衬底中的不同导电型的多个依次加深的第二注入区域，其中所述第二注入区域中最深的一个具有限定第二阱深度的第二范围，最大注入掺杂浓度出现在所述第二阱深度，所述第二阱深度大于或等于所述隔离深度，所述第二阱由横向间隔距离与所述第一阱离横向间隔，并面向所述第一阱的所述主体区域的至少一个横向侧，其中所述半导体衬底的无阱部分在所述第二阱和所述第一阱的所述主体区域之间横向延伸，所述半导体衬底的所述无阱部分具有低于所述第二阱并低于所述第一阱的主体区域的掺杂浓度；以及
第一和第二接触结构，其分别连接至所述第一阱的所述第一和第二端部区域。
2.根据权利要求1所述的集成电路，其中所述半导体衬底和所述第二阱是第一导电类型，而所述第一阱是第二导电类型。
3.根据权利要求2所述的集成电路，所述半导体衬底和所述第二阱是P型，并且所述第一阱是N型，并且其中所述半导体衬底具有低于所述第二阱并低于所述第一阱的所述主体区域的掺杂浓度。
4.根据权利要求1所述的集成电路，其中所述半导体衬底和所述第一阱是第一导电类型，而且所述第二阱是第二导电类型。
5.根据权利要求4所述的集成电路，其包括设置在所述半导体衬底中位于所述第一阱下方的所述第二导电类型的深阱，其中所述半导体衬底的第二无阱部分在所述第一阱的底部和所述深阱的顶部之间垂直延伸，其中所述至少一个第二阱在所述半导体衬底的上表面和所述深阱的至少部分之间延伸。
6.根据权利要求5所述的集成电路，其中所述第一导电类型是P型，而其中所述第二导电类型是N型。
7.根据权利要求1所述的集成电路，其中所述第一阱的深度为1.5μm或更少。
8.根据权利要求1所述的集成电路，其中所述横向间隔距离为0.2μm或更大。
9.根据权利要求8所述的集成电路，其中所述横向间隔距离为2.0μm或更小。
10.根据权利要求1所述的集成电路，其中所述横向间隔距离为2.0μm或更小。
11.一种形成集成电路的方法，所述方法包括：
提供半导体衬底；
通过在多个依次加深的第一注入中在所述半导体衬底上注入一种导电型的掺杂形成第一阱，其中所述第一注入中最深的一个具有限定第一阱深度的第一范围，最大注入掺杂浓度出现在所述第一阱深度，所述第一阱深度大于或等于形成在所述半导体衬底上的浅沟槽隔离结构的隔离深度，所述多个依次加深的第一注入被用于同时形成双阱CMOS工艺之中的所述一种导电型的阱；
通过在多个依次加深的第二注入中注入另一种导电型的掺杂形成至少一个第二阱，其中所述第二注入的最深一个具有限定第二阱深度的第二范围，最大注入掺杂浓度出现在所述第二阱深度，所述第二阱深度大于或等于所述隔离深度，且以横向间隔距离与所述半导体衬底中的所述第一阱的间隔并面向所述第一阱的主体区域的至少一个横向侧，留出在所述第一和第二阱之间横向延伸的所述半导体衬底的无阱部分，所述多个依次加深的第二注入被用于同时形成在所述双阱CMOS工艺中的所述另一种导电型的阱；
形成第一和第二接触结构，其分别连接至所述第一阱的间隔的第一和第二区域。
12.根据权利要求11所述的形成集成电路的方法，其中形成所述第一阱包括将所述一种导电型的掺杂注入所述半导体衬底，同时使用第一注入掩膜遮盖所述半导体衬底的所述无阱部分；并且其中形成所述至少一个第二阱包括将所述另一种导电型的掺杂注入到所述半导体衬底同时使用第二注入掩膜遮盖所述半导体衬底的所述无阱部分。
13.根据权利要求12所述的形成集成电路的方法，其中所述半导体衬底是P型；其中形成所述第一阱包括将N型掺杂注入所述半导体衬底；并且其中形成所述至少一个第二阱包括将P型掺杂注入所述半导体衬底。
14.根据权利要求11所述的形成集成电路的方法，包括形成设置在所述半导体衬底中的所述另一种导电型的深阱，其深度大于所述第一阱的深度；其中所述至少一个第二阱形成在所述半导体衬底的上表面和所述深阱的至少部分之间。
15.根据权利要求14所述的形成集成电路的方法，其中所述半导体衬底是第一导电型；其中形成所述深阱包括将第二导电型的掺杂注入所述半导体衬底；其中形成所述第一阱包括将所述第一导电型的掺杂注入所述半导体衬底；并且其中形成所述至少一个第二阱包括将所述第二导电型的掺杂注入所述半导体衬底。
16.根据权利要求15所述的形成集成电路的方法，其中所述第一导电型是P型，而且其中所述第二导电型为N型。
17.根据权利要求11所述的形成集成电路的方法，其中所述第一阱被形成的深度为1.5μm或更小。
18.根据权利要求11所述的形成集成电路的方法，其中所述横向间隔距离为0.2μm或更大。
19.根据权利要求18所述的形成集成电路的方法，其中所述横向间隔距离为2.0μm或更小。
20.根据权利要求11所述的形成集成电路的方法，其中所述横向间隔距离为2.0μm或更小。
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