CN220400593U - 集成电路器件 - Google Patents

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Abstract

本申请涉及一种集成电路器件，电阻平衡条带极大地提高了栅极接地N型通道金属氧化物半导体(ggNMOS)器件承受及防护人体放电模型(HBM)静电放电(ESD)事件的能力。电阻平衡条带是在基底中在有源区与环绕有源区的块状环之间形成的高电阻区，有源区包括ggNMOS器件的金属氧化物半导体场效应晶体管(MOSFET)。Vss轨经由块状环耦合至位于MOSFET之下的基底。位于MOSFET之下的基底为寄生晶体管提供基极区，寄生晶体管导通以使ggNMOS器件进行操作。所述条带抑制基极区与块状环之间的低电阻路径并防止ggNMOS器件的大部分在ggNMOS器件的其余部分保持导通时被断开。所述条带可被划分成插入关键位置处的段。

Description

集成电路器件
技术领域
本实用新型实施例是有关于集成电路器件。
背景技术
静电放电(electrostatic discharge，ESD)保护器件用于保护集成电路。利用双极-互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)-双扩散金属氧化物半导体(double diffused metal oxide semiconductor，DMOS)(Bipolar-CMOS-DMOS，BCD)技术进行ESD保护尤其困难。BCD技术会结合多种工艺技术，以在单个集成芯片上提供多种功能。该些技术包括用于实施模拟功能的双极技术、用于数字功能的互补金属氧化物半导体(CMOS)技术、以及用于功率及高电压器件的双扩散金属氧化物半导体(DMOS)技术。所得的集成芯片具有高电压区及低电压区二者。结合不断缩小的关键尺寸，该些组合使得电性安全工作区(electrically safe operating area，e-SOA)缩小。
实用新型内容
本实用新型实施例的一种集成电路器件，所述集成电路器件包括半导体基底、栅极接地N型通道金属氧化物半导体静电放电器件、所述半导体基底的重度P型掺杂区以及条带。所述半导体基底包括由隔离结构环绕的有源区。所述栅极接地N型通道金属氧化物半导体静电放电器件形成于所述半导体基底的P型阱之上且包括设置于所述有源区内的多个金属氧化物半导体场效应晶体管指状物。所述重度P型掺杂区环绕所述有源区且为所述栅极接地N型通道金属氧化物半导体静电放电器件提供块状环。所述条带位于所述半导体基底中，其中所述条带是所述半导体基底的具有较所述P型阱轻的P型掺杂或具有N型掺杂的区，且所述条带位于所述有源区外且位于所述块状环下方或位于所述块状环内。
本实用新型实施例的一种集成电路器件，所述集成电路器件包括由隔离结构环绕的有源区的半导体基底、形成于所述半导体基底的P型阱之上的栅极接地N型通道金属氧化物半导体静电放电器件、位于所述有源区外的所述栅极接地N型通道金属氧化物半导体静电放电器件的基底接触件以及在所述半导体基底中位于所述基底接触件与所述有源区之间的电阻平衡条带。所述栅极接地N型通道金属氧化物半导体静电放电器件包括设置于所述有源区内的第一指状物及第二指状物。所述集成电路器件更包括由所述P型阱提供的第一基极区，所述第一基极区位于所述第一指状物下方；以及由所述P型阱提供的第二基极区，所述第二基极区位于所述第二指状物下方。所述基底接触件与所述第一基极区之间具有第一电阻，所述基底接触件与所述第二基极区之间具有第二电阻，所述第一电阻大于所述第二电阻；且所述电阻平衡条带与所述P型阱的掺杂不同，藉此降低所述第一电阻对所述第二电阻的比率。
附图说明
结合附图阅读以下详细说明，能最好地理解本实用新型的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰，可任意增大或减小各种特征的尺寸。
图1示出根据本实用新型一些实施例的ESD保护器件的横截面侧视图。
图2示出根据本实用新型一些其他实施例的ESD保护器件的横截面侧视图。
图3至图5示出根据本实用新型各种实施例的ESD保护器件的平面图。
图6A及图6B示出根据本实用新型两个实施例的ESD保护器件的横截面侧视图，其可对应于图5所示的平面图。
图7示出根据本实用新型一些实施例的ESD保护器件的平面图。
图8示出根据实施例的ESD保护器件的横截面侧视图，其可对应于图7所示的平面图。
图9至图12示出根据本实用新型各种实施例的ESD保护器件的平面图。
图13至图14示出根据本实用新型一些实施例的具有ESD保护器件的集成芯片(integrated chip，IC)。
图15至图22示出根据本实用新型各种实施例的可用于图14所示的集成芯片中的ESD保护器件的平面图。
图23示出根据本实用新型一些实施例的具有ESD保护器件的集成芯片。
图24至图31示出根据本实用新型各种实施例的可用于图23中所示的集成芯片中的ESD保护器件的平面图。
图32至图42是举例示出用于形成根据本实用新型的ESD器件的本实用新型的方法的一系列剖视图。
图43至图44示出在一些实施例中所利用的图32至图42所示的方法的变型。
图45至图46提供示出用于形成根据本实用新型的ESD器件的本实用新型的方法的流程图。
具体实施方式
以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以简化本实用新型。当然，这些仅是实例且并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成额外特征以使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本实用新型可在各种实例中重复使用参考编号和/或字母。此种重复是出于简化及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明起见，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的取向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
栅极接地N型通道金属氧化物半导体(grounded-gate N-channel metal-oxide-semiconductor，ggNMOS)ESD保护器件具有触发电压低、功耗低以及与双极CMOS-DMOS(BCD)技术完全兼容等优点。ggNMOS ESD保护器件(ggNMOS器件)可位于输入/输出(Input/Output，I/O)垫与由所述器件保护的核心电路之间。ggNMOS器件包括位于有源区内的N型通道金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effecttransistor，MOSFET)。I/O垫耦合至MOSFET的漏极区。MOSFET的栅极区、源极区及基极区全部耦合至Vss轨等。基极区是P型阱的一部分。P型阱经由位于有源区外的基底接触件耦合至Vss轨。基底接触件可为环绕有源区的块状环。
在MOSFET的源极区、漏极区与基极区之间形成寄生NPN晶体管。当对I/O垫施加电性脉波时，在漏极区处会发生碰撞电离(impact ionization)及雪崩击穿(avalanchebreakdown)且电流会自漏极区流动至基极区。当基极区电压充分上升时，基极区至源极区的电流会使寄生晶体管导通。当寄生晶体管导通时，存在自漏极区至源极区的高放电电流。
根据ggNMOS器件的期望载流容量(current carrying capacity)来确定有源区。为了在维持通道宽度的同时利用有源区，MOSFET可被设置为多个指状物，所述多个指状物各自在整个有源区上延伸。MOSFET的基极区包括位于这些指状物中的每一者之下的位置。基极区与块状环之间的电阻随着距块状环的距离而变化。对于块状环附近的电阻低的位置而言，已经发现流至块状环的电流可导致电压下降至使此区中的寄生晶体管断开的程度。同时，在远离块状环的位置处，寄生晶体管可保持导通。寄生晶体管在一些位置处关断会在寄生晶体管保持导通的位置处引起更高的电流负载。已发现，此种效应可如此之大以至于理论上足够面积的ggNMOS器件会在普通ESD事件(例如以人体放电模型(Human BodyModel，HBM)为代表的事件)下发生故障。
本实用新型提供了对此问题的解决方案，即在基底中在有源区与块状环之间的关键位置处插入电阻平衡条带。电阻平衡条带会增大块状环与基极区之间的电阻，进而减小基极区位置之中的电阻变化的影响。ggNMOS器件承受及防护HBM ESD事件的能力藉此得到极大的提高。
在一些实施例中，所述条带位于MOSFET源极及漏极区的深度下方。在一些实施例中，所述条带在基底中位于环绕有源区的隔离结构正下方。在一些实施例中，所述条带位于块状环正下方。在一些实施例中，所述条带延伸穿过P型阱。在一些实施例中，所述条带向下延伸至N型掩埋层等。在一些实施例中，所述条带相较于距块状环而言距有源区更近。在一些实施例中，所述条带相较于距有源区而言距块状环更近。在特定的实施方式中，该些位置中的一者可提供最佳的电阻平衡。
在一些实施例中，所述条带是基底的具有较周围的P型阱轻的P型掺杂的P型掺杂区。在一些实施例中，此些条带藉由在掺杂提供基极区的P型阱的同时对条带区进行屏蔽而形成。在一些实施例中，条带是基底的N型掺杂区。该些N型掺杂区可与位于核心区内的电路系统的N型阱一起形成。
在一些实施例中，所述条带可完全地环绕有源区。经由所述条带的电阻可支配块状环与各种基极区位置之间的其他电阻，进而使得依赖于距块状环的距离的变化可忽略不计。然而，若所述条带完全地环绕有源区，则基极区可浮置。因此，在一些实施例中，在所述条带中存在开口，藉此P型阱在块状环与绕过所述条带的基极区之间提供连通路径。
在一些实施例中，有源区是矩形的，且所述条带包括位于在隅角处具有开口的所述矩形的四个侧中的每一者上的段。基极区与块状环之间的直接路径经由所述隅角而形成。基极区可经由该些路径被偏置至Vss轨电压。在一些实施例中，段具有与有源区的对应侧相同的长度。在一些实施例中，藉由使段较有源区的对应侧短来增大直流电流的面积。直流电流的面积可藉由将段定位成更靠近块状环而增大，且可藉由将段定位成更靠近有源区而减小。
在一些实施例中，所述条带被开有狭槽。在一些实施例中，所述狭槽沿着沿有源区的一侧延伸的条带的段是周期性的。所述狭槽将所述段划分成较短的段。在一些实施例中，所述狭槽具有使得该些较小的段的长度小于或等于所述条带的宽度的周期数(frequency)。所述狭槽调节基极区与块状环之间的电流。
在一些实施例中，有源区是矩形的且所述条带仅设置于矩形的两侧上。在一些实施例中，所述两侧是两个较长的侧。仅位于该两侧上的条带段便可足以平衡电阻。将所述条带限制于该些位置会维持有源区与块状环之间的电流。在一些实施例中，位于所述两侧上的条带段各自具有与有源区的长度相等的长度。在一些实施例中，每一侧上的段跨越较有源区的长度小的长度。在一些实施例中，段被开有狭槽。在一些实施例中，狭槽周期性地设置。在一些实施例中，狭槽的周期数使得该些较小的段的长度小于或等于所述条带的宽度。使条带具有展现出该些特征中的一或多种特征的组合的段可为给定应用提供最有效的电阻平衡。
在一些实施例中，根据本实用新型的一个ggNMOS器件被提供给沿芯片的一侧排列的多个接触垫中的每一者。ggNMOS器件可在其各自的接触垫与核心区之间排列成一列。在一些实施例中，有源区的宽度可能会受到接触垫的间距的影响。在一些实施例中，有源区的宽度(接触件至接触垫的方向)小于其长度(接触垫至核心区的方向)。在该些实施例中的一些实施例中，所述条带在其较长侧上具有段，但在其较短侧上不存在段。在该些实施例中的一些实施例中，段平行于MOSFET指状物伸展。
在一些实施例中，接触垫间隔不紧密，但核心区大。在一些实施例中，有源区的长度可能会受到核心区的大小的影响。在一些实施例中，有源区的宽度(接触件至接触垫的方向)大于其长度(接触垫至核心区的方向)。在该些实施例中的一些实施例中，所述条带在其较长侧上具有段，但在其较短侧上不存在段。在该些实施例中的一些实施例中，所述段垂直于MOSFET指状物伸展。
图1示出根据本实用新型一些态样的ESD保护器件101A。ESD保护器件101A包括形成于P型阱141之上的MOSFET指状物109，P型阱141位于半导体基底131中的N型掩埋层133上方。MOSFET指状物109位于由浅沟槽隔离(shallow trench isolation，STI)区105环绕的有源区147内。ESD保护器件101A更包括藉由半导体基底131的重度P型掺杂区而形成的块状环103。块状环103环绕有源区147，邻接STI区105，且藉由STI区105而与有源区147分隔开。块状环103位于P型阱141及N型掩埋层133正上方。
MOSFET指状物109包括位于半导体基底131之上且藉由栅极介电质112而与P型阱141分隔开的栅电极111。源极区107及漏极区115由半导体基底131的隔着侧壁间隔件113在指状物109的相对侧上对准的重度N型掺杂区提供。可设置光阻保护氧化物(resistprotective oxide RPO)层114，以部分地覆盖漏极区115。漏极区115经由接触插塞117耦合至I/O垫(未示出)。块状环103、源极区107与栅电极111分别经由接触插塞123、接触插塞121及接触插塞119耦合至Vss轨125。
P型阱141的位于指状物109正下方的部分为寄生晶体管提供基极区140。基极区140包括第一基极区140A及第二基极区140B。在距块状环103第一距离的指状物109之下形成第一寄生NPN晶体管139。第一寄生NPN晶体管139包括源极区107、第一基极区140A及漏极区115。在远离块状环103的指状物109之下形成第二寄生NPN晶体管145。第二寄生NPN晶体管145包括另一源极区107、第二基极区140B及漏极区115。
第一基极区140A经由第一路径137而与块状环103连通。第二基极区140B经由第二路径143而与块状环103连通。第一路径137及第二路径143经过条带135A或围绕条带135A。第一路径137及第二路径143除了经过条带135A之外亦经过P型阱141。条带135A具有较P型阱141高得多的电阻。
第一基极区140A与块状环103之间的电阻是R1。第二基极区140B与块状环103之间的电阻是R2。尽管第二基极区140B距块状环103远得多，然而R2仅稍微大于R1。一个可能的原因在于，第一路径137及第二路径143经过条带135A且沿每一路径的电阻由经由条带135A的电阻支配。另一可能的原因在于，第一路径137及第二路径143二者围绕条带135A经过瓶颈(bottleneck)且经由瓶颈的电阻支配沿第一路径137及第二路径143的其他电阻。又一可能的原因在于，第一路径137及第二路径143二者围绕条带135A，且围绕条带135A所需的距离远大于第一路径137或第二路径143与块状环103之间的直接距离。实际上，原因可能是前述原因的组合。
无论占支配地位的特定机制如何，条带135A对于降低R2与R1之间的比率均是有效的。在一些实施例中，R2与R1之间的比率为4或大于4。在一些实施例中，R2与R1之间的比率为10或大于10。在一些实施例中，条带135A将R2对R1的比率降低了2倍或大于2倍。在一些实施例中，条带135A将R2对R1的比率降低了4倍或大于4倍。在一些实施例中，条带135A将R2对R1的比率降低了10倍或大于10倍。
P型阱141是半导体基底131的具有P型掺杂的区。在一些实施例中，P型阱141被掺杂成介于约1015/立方厘米至约1019/立方厘米的范围内的浓度。条带135A是半导体基底131的经P型掺杂的但浓度较低的区。在一些实施例中，条带135A被掺杂成介于约1012/立方厘米至约1015/立方厘米的范围内的浓度。在一些实施例中，条带135A的电阻率较P型阱141的电阻率大100倍或大于100倍。在一些实施例中，条带135A的电阻率较P型阱141的电阻率大1000倍或大于1000倍。在一些实施例中，条带135A中的P型掺杂剂浓度是P型阱141中的P型掺杂剂浓度的十分之一或小于十分之一。在一些实施例中，条带135A中的P型掺杂剂浓度是P型阱141中的P型掺杂剂浓度的百分之一或小于百分之一。在一些实施例中，条带135A中的P型掺杂剂浓度是P型阱141中的P型掺杂剂浓度的千分之一或小于千分之一。P型掺杂剂的实例包括硼(B)、铝(Al)、镓(Ga)、铟(In)、其组合及类似材料。
在一些实施例中，条带135A延伸穿过P型阱141的深度。在一些实施例中，条带135A向下延伸至N型掩埋层133。在一些实施例中，条带135A向上延伸至与STI区105邻接。在一些实施例中，条带135A的顶部位于源极区107的底部下方。在一些实施例中，条带135A具有介于约0.5微米至约100微米的范围内的高度H1。在一些实施例中，高度H1介于约1.5微米至约10微米的范围内。若条带足够深，则条带135A不需要延伸穿过P型阱141，且可容许条带135A之下的传导。在一些实施例中，条带135A具有介于约0.1微米至约50微米的范围内的宽度W1。在一些实施例中，宽度W1介于约0.5微米至约5微米的范围内。较小的宽度适合于欲允许经由条带135A进行一定传导的情形。
图2示出根据本实用新型一些其他态样的ESD保护器件101B。ESD保护器件101B相似于ESD保护器件101A，除了ESD保护器件101B具有条带135B。条带135B是半导体基底131的N型掺杂区。在一些实施例中，条带135B具有浓度介于约1012/立方厘米至约1015/立方厘米的范围内的N型掺杂。在一些实施例中，条带135B具有浓度介于约1015/立方厘米至约1019/立方厘米的范围内的N型掺杂。N型掺杂剂的实例包括磷(P)、砷(As)、锑(Sb)、其组合及类似材料。
图3示出根据一些实施例的ESD保护的布局300。在实例性布局300中，条带段301完全地环绕有源区147。条带段301可对应于图1所示的条带135A。尽管布局300对于电阻平衡而言是有效的，然而块状环103与基极区140之间的连通可被完全地阻断且使基极区140浮置。
图4示出根据一些其他实施例的布局400。在布局400中，所述条带由各自与有源区147的一侧邻近的四个段401提供。所述条带可为图1所示的条带135A或图2所示的条带135B。段401在有源区147的隅角处分离，以在所述条带中形成开口405。在一些实施例中，位于有源区147上方及下方的段401的长度近似等于有源区147的宽度W2。在一些实施例中，位于有源区147左侧及右侧的段401的长度近似等于有源区147的长度L2。在一些实施例中，宽度W2介于约2微米至约300微米的范围内。在一些实施例中，宽度W2介于约5微米至约160微米的范围内。在一些实施例中，长度L2介于约5微米至约400微米的范围内。在一些实施例中，长度L2介于约10微米至约200微米的范围内。在一些实施例中，有源区147为近似正方形的。
图5示出根据一些其他实施例的布局500。布局500相似于布局400，除了在布局500中，条带具有相较于距有源区147而言距块状环103更近的段501。在一些实施例中，段501的一些部分位于块状环103正下方。在一些实施例中，段501与块状环103邻接。布局500具有较图4所示的布局400的开口405大的开口505。
图6A示出具有可由段501构成的条带135C的ESD保护器件101C。条带135C及段501与有源区147间隔开距离D1。在一些实施例中，距离D1是有源区147与块状环103之间的距离D2的一半或大于一半。在一些实施例中，距离D1介于约0.1微米至约10微米的范围内。在一些实施例中，距离D1介于约0.2微米至约5微米的范围内。在一些实施例中，距离D2介于约0.1微米至约20微米的范围内。在一些实施例中，距离D2介于约0.5微米至约10微米的范围内。
图6B示出根据一些其他实施例的具有条带135D的ESD保护器件101D。条带135D亦可使用布局500。在一些实施例中，条带135D位于块状环103正下方且自块状环103的内周边163延伸至块状环103的外周边161，以在一些区中将块状环103与其之下的P型阱141完全分隔开。然而，块状环103与P型阱141之间的连通仍可出现于开口505的区中(参见图5)。
图7示出根据一些其他实施例的布局700。布局700相似于布局400，除了在布局700中，所述条带具有相较于距块状环103而言距有源区147更远的段701。布局700不同于图5所示的布局500之处在于，段701不延伸超过STI区105。在一些实施例中，段701与块状环103间隔开。布局700在隅角处具有较图4所示的布局400的开口405小的开口705。
图8示出具有可由段701构成的条带135E的ESD保护器件101E。条带135E及段701与有源区147间隔开距离D3。在一些实施例中，距离D3是有源区147与块状环103之间的距离D2的一半或大于一半。在一些实施例中，距离D3介于约0.1微米至约10微米的范围内。在一些实施例中，距离D3介于约0.2微米至约5微米的范围内。朝有源区147或远离有源区147移动条带提供调节基极区140(参见图1)与块状环103之间的电流的手段以在维持总电流的同时达成平衡。
图9至图11提供布局900至布局1100，其提供示出用于达成电阻平衡的其他概念的附加实施例。图9示出包括位于有源区147的四个侧上的四个段901的布局900。所述四个段901可构成图1所示的条带135A或图2所示的条带135B。段901短于有源区147的对应侧，使得段901的端部在较有源区147的相应的端部短距离D4的位置处终止。在一些实施例中，距离D4介于约0.2微米至约100微米的范围内。在一些实施例中，距离D4介于约0.5微米至约30微米的范围内。段901短于有源区147的相应侧使得条带135A或135B的隅角处的开口905较大。相同的原理可应用于条带135C及条带135D。
图9示出围绕有源区147的环路907。由段901构成的条带沿环路907的长度的大部分设置。在一些实施例中，所述条带沿环路907的长度的90％或大于90％设置。该些陈述适用于本实用新型的其中条带不完全环绕有源区147的所有布局。
图10示出布局1000。布局1000相似于图4所示的布局400，但具有在段401中形成的宽度为W3的狭槽1005，进而将段401断成更小的段1001。狭槽1005的间距及间距可发生变化，以调节基极区140(参见图1)与块状环103之间的电阻。在一些实施例中，狭槽1005的宽度W3介于约0.01微米至约20微米的范围内。在一些实施例中，宽度W3介于约0.5微米至约5微米的范围内。在一些实施例中，间距P1介于约0.5微米至约200微米的范围内。在一些实施例中，间距P1介于约1微米至约100微米的范围内。
图11示出布局1100。布局1100相似于布局1000，除了布局1100具有将所述条带划分成短段1101的狭槽1105。段1101具有小于或等于其宽度W1的长度L1。在一些实施例中，长度L1介于约0.01微米至约10微米的范围内。在一些实施例中，长度L1介于约0.1微米至约5微米的范围内。狭槽1105具有宽度W6。在一些实施例中，宽度W6介于约0.01微米至约10微米的范围内。在一些实施例中，宽度W6介于约0.03微米至约3微米的范围内。在一些实施例中，宽度W6介于约0.1微米至约1微米的范围内。在布局1100中，隅角区1103可保持敞开以更佳地调节有源区147内的体电压(bulk voltage)。
应理解，图10及图11所示的布局1000及布局1100的特征可与图5、图7及图9的布局500、布局700及布局900中的任一者的特征组合起来以提供附加实施例。此外，在该些布局中示出的段可像图1所示的条带135A一样进行轻度P型掺杂，像图2所示的条带135B一样进行N型掺杂，不进行掺杂，或者可进行其组合。
图12示出布局1200，布局1200相似于图4所示的布局400，除了在布局1200中，指状物109在整个有源区147上均匀地间隔开。参照图2，此使漏极区115的宽度W4等于源极区107的宽度W5。如布局1200所示，在一些实施例中，宽度W4小于宽度W5的两倍且可等于宽度W5。如图2所示，在一些实施例中，宽度W4是宽度W5的至少两倍。在一些实施例中，宽度W4是宽度W5的三倍或大于三倍。根据任何前述实例的电阻平衡对于任何该些指状物间距而言可为有效的。
图2示出具有四个指状物109的有源区147。图12示出具有六个指状物109的有源区147。该些仅为实例。更一般而言，指状物109的数目可为自1至100。在一些实施例中，存在多个指状物109。在一些实施例中，指状物109的数目为自4至40。在一些实施例中，指状物109的数目是八或大于八。无论指状物109的数目及厚度如何，条带135A至条带135E对于电阻平衡而言可为有效的。
在一些实施例中，漏极区115的宽度W4介于约0.1微米至约20微米的范围内。在一些实施例中，宽度W4介于约0.2微米至约6微米的范围内。在一些实施例中，源极区107的宽度W5介于约0.1微米至约20微米的范围内。在一些实施例中，宽度W5介于约0.2微米至约6微米的范围内。
前面的实例已示出为正方形的有源区147。然而，有源区147可为矩形的或其他形状的。前面的实例已示出在有源区147的每一侧上相同的布局。然而，不同的布局可用于不同侧上。此外，如下面给出的实例所示，可自一些侧完全消除段。如下面给出的实例所示，条带135A至条带135D可具有选择性地设置于有源区的所述四个侧中的两侧上的段。
图13示出根据本实用新型一些态样的集成芯片(IC)1300。集成芯片1300在其周边附近具有接触垫1305。根据本实用新型的ESD保护器件101A或其他ESD保护器件定位于接触垫1305与核心区1309之间。由ESD保护器件101A保护的电路位于核心区1309中。Vss轨125在围绕核心区1309的环路中在ESD保护器件101A上方通过，并与ESD保护器件101A形成连接。
除了ESD保护器件101A之外，另一组器件1307亦可定位于接触垫1305与核心区1309之间。在一些实施例中，附加器件1307包括P型金属氧化物半导体(P type metaloxide semiconductor，PMOS)器件。在一些实施例中，附加器件1307包括ESD保护器件101A的PMOS对应体(PMOS counterpart)。Vdd轨1301可在围绕核心区1309的环路中在附加器件1307上方通过且形成与附加器件1307的连接。
在区1303中形成将接触垫1305连接至ESD保护器件101A、附加器件1307及核心区1309的配线。该些配线位于第一金属化层(未示出)中。Vss轨125及Vdd轨1301位于第二金属化层中。在一些实施例中，第二金属化层位于第一金属化层上方。在一些实施例中，第一金属化层是M3金属化层。在一些实施例中，指状物109在自相应的接触垫1305朝核心区1309的方向上延伸且垂直于Vss轨125。该些配置有利于进行配线连接。
ESD保护器件101A的有源区147(参见图1)可为矩形的且具有四个侧。在集成芯片1300中，第一侧面向对应的接触垫1305。第二侧面向核心区1309。第三侧及第四侧平行于指状物109伸展。条带135A(参见图1)可在有源区的所有四个侧上具有段。
图14示出根据本实用新型一些其他态样的集成芯片(IC)1400。集成芯片1400具有相较于集成芯片1300的接触垫而言间隔更近的接触垫1305。为了维持面积，位于集成芯片1400中的ESD保护器件101A的有源区147具有大于其宽度W2的长度L2。在一些实施例中，长度L2较宽度W2大至少50％。在一些实施例中，长度L2是宽度W2的至少两倍。在一些实施例中，长度L2是宽度W2的至少三倍。
图15至图22示出布局1500至布局2200，布局1500至布局2200是集成芯片1400中所使用的ESD保护器件101A或其他ESD保护器件的布局的非限制性实例。在所有该些实例中，条带仅在有源区147的两侧上选择性地具有段。该些段位于有源区147的较长侧上且平行于指状物109伸展。
图15示出布局1500。布局1500相同于图9所示的布局900之处在于，布局1500包括与指状物109及有源区147近似同样长的段901。然而，布局1500仅使用段901中的两者。图16示出布局1600，布局1600相似于布局1500，除了在布局1600中指状物109是均匀间隔开的。
图17示出布局1700。布局1700相同于图5所示的布局500之处在于，布局1700包括在块状环103之下延伸且相较于距有源区147而言距块状环103更近的两个段501。图18示出布局1800。布局1800相同于图7所示的布局700之处在于，布局1800包括相较于距块状环103而言距有源区147更近的两个段701。
图19示出布局1900。布局1900相同于图10所示的布局1000之处在于，所述布局包括被狭槽1005划分成更小的段1001的段401。图20示出布局2000。布局2000相同于图11所示的布局1100之处在于，布局2000具有拥有将条带划分成段1101的诸多狭槽1105的条带，段1101的长度L1小于或等于其宽度W1。
图21示出布局2100。布局2100相同于图9所示的布局900之处在于，布局2100包括在较与有源区147的端部对齐之处短距离D4的位置处终止的段901。图22示出布局2200。布局2200将布局1900的特征与布局2100的特征相结合，使得布局2200包括藉由狭槽1005而分隔开的段1001且最末端的段1001与有源区147的边缘相距距离D4。应理解，其他布局的特征可同样进行组合，且段可为轻度P型掺杂区或N型掺杂区。在布局2200中以及潜在地在任何该些其他组合中，段1001及/或其他段共同占据围绕有源区147的环路2201的长度的大部分。
图23示出根据本实用新型一些其他态样的集成芯片(IC)2300。集成芯片2300具有较图13所示的集成芯片1300大的核心区1309。为了容纳较大的核心区1309，位于集成芯片2300中的ESD保护器件101A或其他ESD保护器件的有源区147具有大于其长度L2的宽度W2。在一些实施例中，宽度W2较长度L2大至少50％。在一些实施例中，宽度W2是长度L2的至少两倍。在一些实施例中，宽度W2是长度L2的至少三倍。
图24至图31示出布局2400至布局3100，布局2400至布局3100是可用于集成芯片2300中的位于ESD保护器件101A中的条带的布局的非限制性实例。在所有该些实例中，所述条带仅在有源区147的两侧上具有段。所述段位于有源区147的较长侧上且垂直于指状物109伸展。
图24示出布局2400。布局2400相同于图9所示的布局900之处在于，布局2400包括与有源区147近似同样宽的段901。然而，布局2400仅使用段901中的两者。图25示出布局2500，布局2500相似于布局2400，除了在布局2500中，指状物109是均匀间隔开的。
图26示出布局2600。布局2600相同于图5所示的布局500之处在于，布局1700包括在块状环103之下延伸且相较于距有源区147而言距块状环103更近的两个段501。图27示出布局2700。布局2700相同于图7所示的布局700之处在于，布局2700包括相较于距块状环103而言距有源区147更近的两个段701。
图28示出布局2800。布局2800相同于图10所示的布局1000之处在于，所述布局包括被狭槽1005划分成更小的段1001的段401。图29示出布局2900。布局2900相同于图11所示的布局1100之处在于，布局2900具有拥有将条带划分成段1101的诸多狭槽1105的条带，段1101的长度L1小于或等于其宽度W1。
图30示出布局3000。布局3000相同于图9所示的布局900之处在于，所述布局包括在较与有源区147的端部对齐之处短距离D4的位置处终止的段901。图31示出布局3100。布局3100将布局2800的特征与布局3000的特征组合起来。布局2200包括藉由狭槽1005而分隔开的段1001且最末端的段1001与有源区147的边缘相距距离D4。应理解，其他布局的特征可同样进行组合，且段可为轻度P型掺杂区或N型掺杂区。
仅在有源区147的两侧上具有段可在块状环与一些基极区140(参见图1)之间留下低电阻路径。此可使ESD保护器件101A的一些区断开，而其他区保持现用(active)。然而，ESD保护器件101A的藉由低电阻路径而断开的区相较于保持现用的区而言可较小。因此，保持现用的区不会经受过度的电流负载且电阻平衡是充分的。
图32至图42是举例示出形成具有本实用新型的ESD保护器件的集成芯片的根据本实用新型的方法的剖视图。尽管参照方法的各种实施例阐述了图32至图42，然而应理解，图32至图42所示的结构不限于所述方法，而是可独立于所述方法。图32至图42被阐述为一系列动作。在其他实施例中，该些动作的次序可变更。尽管图32至图42示出且阐述了一组特定的动作，然而在其他实施例中可省略一些动作。此外，其他实施例中可包括未示出及/或阐述的动作。尽管图32至图42所示的方法示出ESD保护器件101A的形成，然而所述方法可用于形成本实用新型的其他ESD保护器件。
如图32的剖视图3200所示，所述方法可首先提供半导体基底131。半导体基底131可为块状半导体、绝缘体上硅(silicon-on-insulator，SOI)型结构或任何另一类型的半导体主体。所述半导体可为硅或另一半导体材料，例如SiGe及/或其他III族、IV族及/或V族元素、其组合或类似材料。在一些实施例中，半导体基底131设置有N型掩埋层133。半导体基底131亦包括上部部分3201。在一些实施例中，上部部分3201具有浓度介于约1012/立方厘米至约1015/立方厘米的范围内的P型掺杂。在一些实施例中，在上部部分3201进行外延生长之后形成N型掩埋层133。
如图33的剖视图3300所示，所述方法可继续进行形成掩膜3303，随后刻蚀掩膜3303以形成沟渠3301。所述方法中使用的掩膜3303及类似的掩膜可藉由光刻而形成。所述刻蚀可为湿蚀刻或等离子体蚀刻。在进行刻蚀之后，剥除掩膜3303。
如图34的剖视图3400所示，可沉积介电质以填充沟渠3301且形成STI区105。在进行沉积之后，可利用例如化学机械抛光(chemical mechanical polishing，CMP)等平坦化工艺来移除过量的介电质。作为另外一种选择，可藉由氧化来形成隔离结构。在一些实施例中，STI区105是二氧化硅或类似材料，然而亦可使用另一介电质。
如图35的剖视图3500所示，可在植入P型掺杂剂3501以形成P型阱141之后形成掩膜3503。相同的植入可用于同一集成电路中的其他器件，包括核心区1309中的器件(参见图13)。掩膜3503使上部部分3201的区未经掺杂或仅具有轻P型掺杂以形成条带135A。在进行掺杂之后，可剥除掩膜3503。
如图36的剖视图3600所示，可形成栅极堆叠3601。栅极堆叠3601包括栅极介电层3605及电极层3603。栅极介电层3605可为或包含氧化硅、高介电常数(highκ)介电质、类似材料、某种(一些)其他合适的介电质或前述材料的任何组合。电极层3603可为或包含经掺杂的多晶硅、金属、类似材料、某种其他合适的导电材料或前述材料的组合。在一些实施例中，电极层3603是经掺杂的多晶硅。在一些实施例中，电极层3603包含金属且栅极介电层3605是高介电常数介电质。在一些实施例中，栅极介电层3605藉由氧化而形成。在一些实施例中，栅极介电层3605藉由沉积而形成。沉积工艺可为原子层沉积(atomic layerdeposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、类似工艺或前述工艺的组合。电极层3603可进行沉积或生长。可能合适的工艺的实例包括ALD、CVD、PVD、电镀及无电镀覆。栅极堆叠3601亦可为虚设栅极堆叠且所示方法被修改成包括栅极替换工艺。
如图37的剖视图3700所示，掩膜3701可形成且用于自栅极堆叠3601界定指状物109的刻蚀中。所述刻蚀可为等离子体蚀刻或类似工艺。如图38的剖视图3800所示，然后可在指状物109的侧面上形成侧壁间隔件113。形成侧壁间隔件113可包括沉积间隔件材料且然后实行仅留下形成侧壁间隔件113的材料的各向异性蚀刻。间隔件材料可为或包括氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、类似材料或任何另一合适的介电质。侧壁间隔件113可包含几层不同的材料。
如图39的剖视图3900所示，可形成掩膜3903，随后植入N型掺杂剂3901以形成源极区107及漏极区115。源极区107及漏极区115与指状物109自对准。所述植入提供重掺杂。重掺杂是掺杂成至少约1020/立方厘米的浓度。如图40的剖视图4000所示，可形成掩膜4003，随后植入P型掺杂剂4001以形成块状环103。在一些实施例中，块状环103被掺杂成至少1020/立方厘米的浓度。
如图41的剖视图4100所示，所述工艺继续进行沉积RPO层4101。沉积工艺可为ALD、CVD、PVD、类似工艺或前述工艺的组合。RPO可为氧化物，例如二氧化硅(SiO2)或类似氧化物。作为另外一种选择，RPO层可为氮化硅(SiN)、氮氧化硅(SiON)、其组合或类似材料。如图42的剖视图4200所示，然后形成掩膜4201，随后对掩膜4201进行刻蚀以界定RPO层114。所述工艺可继续进行在块状环103、源极区107、漏极区115与栅电极111的被暴露出的区上形成硅化物，随后形成金属内连线以形成具有图1所示的ESD保护器件101A的集成芯片。
图43及图44提供剖视图43及剖视图44，其示出前述工艺的变型。如图43的剖视图4300所示，P型掺杂剂3501的植入在没有掩膜3503(参见图35)的情况下进行。如图44的剖视图4400所示，形成掩膜4403。植入N型掺杂剂4401以在P型阱141中形成条带135B，同时掩膜4403覆盖P型阱141的其他区。以上示出的进一步处理形成具有图2所示的ESD保护器件101B的集成芯片。
图45展示出可用于形成根据本实用新型的具有ESD保护器件的集成芯片的工艺4500的流程图。尽管图45所示的工艺4500在本文中被示出及阐述为一系列动作或事件，然而应理解，此些动作或事件的所示次序不应被解释为限制性的。举例而言，一些动作可以不同的次序发生及/或与除了本文中所示出及/或阐述的动作或事件之外的其他动作或事件同时发生。此外，并非所有示出的动作是实施本文中的说明的一或多个态样或实施例所必需的，且本文中所绘示的一或多个动作可在一或多个单独的动作及/或阶段中施行。
工艺4500可开始进行动作4501，动作4501提供半导体基底。图32所示的剖视图3200提供了实例。如此实例所示，基底可包括N型掩埋层及经轻度P型掺杂的上部层。
所述工艺继续进行动作4503，动作4503形成隔离结构。图33及图34所示的剖视图3300及剖视图3400提供了实例。如此实例所示，隔离结构可为STI结构。作为另外一种选择，隔离结构可为场氧化物(field oxide)或某种其他类型的隔离结构。隔离结构界定有源区。
所述工艺继续进行动作4505，动作4505形成掩膜且对所述掩膜进行掺杂以形成P型阱。在被所述掩膜覆盖的区中形成电阻平衡条带。图35所示的剖视图3500提供了实例。视需要，此掺杂发生在形成隔离结构的动作4503之前。
所述工艺继续进行动作4507，动作4507形成指状物。指状物是细长的栅极。动作4507可包括形成栅极堆叠，对栅极堆叠进行图案化以形成栅极，以及形成栅极的侧壁间隔件。图36至图38所示的剖视图3600至剖视图3800提供了实例。形成指状物亦可包括形成高介电常数金属栅极的替换栅极工艺。
所述工艺继续进行动作4509，动作4509进行掺杂以形成源极及漏极区。图39及图40所示的剖视图3900及剖视图4000提供了实例。所述掺杂可包括形成掩膜及植入离子。
所述工艺继续进行动作4511，动作4511形成RPO层。此可包括沉积RPO材料、形成掩膜及进行刻蚀。图41及图42所示的剖视图4100及剖视图4200提供了实例。作为另外一种选择，基底的一些部分可被掩膜覆盖，同时藉由氧化或类似工艺形成RPO层。所述工艺可继续进行动作4513以及动作4515，动作4513在未被RPO层等覆盖的区中形成硅化物，动作4515进行后段工艺(back-end-of-line，BEOL)处理以形成金属内连线。
图46提供工艺4600的流程图，工艺4600是图45所示的工艺4500的变型。工艺4600的不同之处在于其利用动作4601，在动作4601中，掺杂P型阱，而不对所述条带的期望位置进行屏蔽。图43所示的剖视图4300提供了实例。相反，工艺4600利用动作4603来形成所述条带。动作4603对所述条带进行N型掺杂，同时对P型阱的其他区进行屏蔽。图44所示的剖视图4400提供了实例。
本实用新型的一些态样是有关于一种集成电路器件，所述集成电路器件具有半导体基底、P型阱、由隔离结构环绕的有源区、栅极接地N型通道金属氧化物半导体(ggNMOS)静电放电器件及条带。ggNMOS器件位于P型阱之上且包括设置于有源区内的多个MOSFET指状物。半导体基底的位于有源区外且环绕有源区的重度P型掺杂区为ggNMOS静电放电器件提供块状环。所述条带是半导体基底的具有较P型阱轻的P型掺杂或者具有N型掺杂的区。所述条带位于块状环下方或块状环内。在一些实施例中，集成电路(integrated circuit，IC)器件包括在半导体基底中位于P型阱下方且位于块状环及有源区二者正下方的N型掩埋层。所述条带向下延伸至N型掩埋层。在一些实施例中，所述条带位于隔离结构正下方。在一些实施例中，所述条带相较于距有源区而言距块状环更近。在一些实施例中，所述条带包括长度较有源区的对应侧短的段。在一些实施例中，所述条带被开有狭槽。在一些实施例中，所述有源区是矩形的，且所述条带选择性地设置于有源区的四个侧中的两个侧上。在一些实施例中，MOSFET指状物平行于条带伸展。在一些实施例中，MOSFET指状物垂直于条带伸展。在一些实施例中，所述条带在所述四个侧中的每一者上包括段。在一些实施例中，对应于所述四个侧的段彼此分离。
本实用新型的一些态样是有关于一种包括半导体基底的集成电路器件，所述半导体基底包括由隔离结构环绕的有源区。ggNMOS静电放电器件形成于半导体基底的P型阱之上。ggNMOS器件包括设置于有源区内的第一指状物及第二指状物。ggNMOS静电放电器件的基底接触件位于有源区外。电阻平衡条带在半导体基底中形成于基底接触件与有源区之间。由P型阱提供的第一基极区位于第一指状物正下方。由P型阱提供的第二基极区位于第二指状物正下方。基底接触件与第一基极区之间具有第一电阻。基底接触件与第二基极区之间具有第二电阻。第一电阻大于第二电阻。电阻平衡条带与P型阱的掺杂不同，藉此降低第一电阻对第二电阻的比率。在一些实施例中，体电路器件更包括接触垫及含有由ggNMOS静电放电器件保护的电路的核心区。ggNMOS静电放电器件设置于接触垫与核心区之间。在一些实施例中，电阻平衡条带设置于接触垫与ggNMOS静电放电器件之间。在一些实施例中，有源区具有面向接触垫的第一侧、面向核心区的第二侧，且电阻平衡条带沿着第三侧。在一些实施例中，电阻平衡条带沿围绕有源区的环路的长度的大部分进行定位。在一些实施例中，电阻平衡条带不完全环绕有源区。
本实用新型的一些态样是有关于一种方法，所述方法包括：提供具有N型掩埋层及位于N型掩埋层之上的P型阱的半导体基底；在N型掩埋层上方形成隔离结构，其中隔离结构环绕半导体基底的有源区；藉由对半导体基底的位于隔离结构外及P型阱正上方的区进行重度P型掺杂来形成块状环；直接在位于半导体基底中的P型阱之上形成ggNMOS静电放电器件，其中ggNMOS静电放电器件包括位于有源区内的多个指状物；在半导体基底中在有源区外形成条带。所述条带是半导体基底的具有较P型阱轻的P型掺杂或者具有N型掺杂的区。所述条带位于块状环下方或块状环内。所述条带向下延伸至N型掩埋层。在一些实施例中，形成所述条带包括在进行掺杂以形成P型阱的同时对条带的位置进行屏蔽。在一些实施例中，形成所述条带包括植入N型掺杂剂。在一些实施例中，所述条带位于隔离结构正下方。
上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本实用新型的各方面。所属领域的技术人员应了解，他们可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本实用新型的精神及范围，且其可在不背离本实用新型的精神及范围的情况下在本文中做出各种变化、替代及更改。

Claims (10)

1.一种集成电路器件，其特征在于，包括：
半导体基底，包括由隔离结构环绕的有源区；
栅极接地N型通道金属氧化物半导体静电放电器件，形成于所述半导体基底的P型阱之上且包括设置于所述有源区内的多个金属氧化物半导体场效应晶体管指状物；
所述半导体基底的重度P型掺杂区，环绕所述有源区且为所述栅极接地N型通道金属氧化物半导体静电放电器件提供块状环；以及
条带，位于所述半导体基底中，其中所述条带是所述半导体基底的具有较所述P型阱轻的P型掺杂或具有N型掺杂的区，且所述条带位于所述有源区外且位于所述块状环下方或位于所述块状环内。
2.根据权利要求1所述的集成电路器件，其特征在于，所述条带位于所述隔离结构正下方。
3.根据权利要求1所述的集成电路器件，其特征在于，所述条带相较于其距所述有源区而言距所述块状环更近。
4.根据权利要求1所述的集成电路器件，其特征在于，
所述有源区是矩形的，具有四个侧；
且所述条带选择性地设置于所述四个侧中的两个侧上。
5.根据权利要求4所述的集成电路器件，其特征在于，所述条带在所述四个侧中的每一者上包括段。
6.一种集成电路器件，其特征在于，包括：
半导体基底，包括由隔离结构环绕的有源区；
栅极接地N型通道金属氧化物半导体静电放电器件，形成于所述半导体基底的P型阱之上且包括设置于所述有源区内的第一指状物及第二指状物；
所述栅极接地N型通道金属氧化物半导体静电放电器件的基底接触件，位于所述有源区外；
电阻平衡条带，在所述半导体基底中位于所述基底接触件与所述有源区之间；
由所述P型阱提供的第一基极区，位于所述第一指状物下方；以及
由所述P型阱提供的第二基极区，位于所述第二指状物下方，其中所述基底接触件与所述第一基极区之间具有第一电阻，所述基底接触件与所述第二基极区之间具有第二电阻，所述第一电阻大于所述第二电阻；且所述电阻平衡条带与所述P型阱的掺杂不同，藉此降低所述第一电阻对所述第二电阻的比率。
7.根据权利要求6所述的集成电路器件，其特征在于，还包括：
接触垫；以及
核心区，其中所述栅极接地N型通道金属氧化物半导体静电放电器件设置于所述接触垫与所述核心区之间；且
所述电阻平衡条带设置于所述接触垫与所述栅极接地N型通道金属氧化物半导体静电放电器件之间。
8.根据权利要求6所述的集成电路器件，其特征在于，还包括：
接触垫；以及
核心区，其中所述有源区是矩形的，所述有源区具有面向所述接触垫的第一侧，所述有源区具有面向所述核心区的第二侧，且所述有源区具有面向所述电阻平衡条带的第三侧。
9.根据权利要求6所述的集成电路器件，其特征在于，所述电阻平衡条带沿围绕所述有源区的环路的长度的大部分进行定位。
10.根据权利要求9所述的集成电路器件，其特征在于，所述电阻平衡条带不完全环绕所述有源区。
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