CN106920748A - 鳍式场效应晶体管及其形成方法 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 claims abstract description 139
- 238000002955 isolation Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 59
- 230000007704 transition Effects 0.000 claims description 24
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 15
- 238000000407 epitaxy Methods 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000009616 inductively coupled plasma Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000026267 regulation of growth Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
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Abstract
本发明提供了一种鳍式场效应晶体管及其形成方法，所述方法包括：提供基底，所述基底上具有凸起的鳍部，所述鳍部包括源极区域和漏极区域；在所述鳍部周围的基底上形成隔离结构，所述隔离结构的顶表面低于所述鳍部的顶表面；形成覆盖所述鳍部的第一半导体层和位于所述第一半导体层上的第二半导体层；形成覆盖所述鳍部漏极区域上的第二半导体层的掩膜层；对所述掩膜层暴露出的第二半导体层进行刻蚀，使得所述鳍部的源极区域的第二半导体层的厚度小于漏极区域的第二半导体层的厚度，所述鳍部的漏极区域上的第二半导体层构成衬垫层。本发明的鳍式场效应晶体管减少了漏区的碰撞电离现象，减小了漏电流。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种鳍式场效应晶体管及所述鳍式场效应晶体管的形成方法。
背景技术
MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。但随着半导体器件关键尺寸的缩小，传统的平面式MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。
鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，请参考图1，图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。所述鳍式场效应晶体管包括：半导体衬底10，所述半导体衬底10上形成有凸起的鳍部14，所述鳍部14一般是通过对半导体衬底10刻蚀后得到；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层和位于栅介质层上的栅电极(未示出)。
此外，III-V族化合物由于具有稳定性好、电子迁移率高、以及光吸收系数较高等优点，也被广泛地应用于半导体器件的制造中。现有技术中也有采用III-V族化合物制成鳍式场效应晶体管的报道，但是存在漏电流大的问题。
发明内容
本发明解决的问题是现有技术形成的鳍式场效应晶体管的性能不佳。
为解决上述问题，本发明实施例提供了一种鳍式场效应晶体管的形成方法，所述方法包括：提供基底，所述基底上具有凸起的鳍部，所述鳍部包括源极区域和漏极区域；在所述鳍部周围的基底上形成隔离结构，所述隔离结构的顶表面低于所述鳍部的顶表面；形成覆盖所述鳍部的第一半导体层和位于所述第一半导体层上的第二半导体层；形成覆盖所述鳍部漏极区域上的第二半导体层的掩膜层；对所述掩膜层暴露出的第二半导体层进行刻蚀，使得所述鳍部的源极区域上的第二半导体层的厚度小于漏极区域上的第二半导体层的厚度，所述鳍部的漏极区域上的第二半导体层构成衬垫层。
可选地，对所述掩膜层暴露出的第二半导体层进行刻蚀后，使得所述鳍部的漏极区域之外的第二半导体层全部被去除。
可选地，所述第一半导体层和所述第二半导体层采用外延工艺形成。
可选地，对所述掩膜层暴露出的第二半导体层进行刻蚀的工艺为干法刻蚀。
可选地，所述干法刻蚀为电感耦合等离子体刻蚀，刻蚀气体包括Cl2和HBr。
可选地，所述第二半导体层的禁带宽度大于所述第一半导体层的禁带宽度。
可选地，所述鳍部的材料为InP，所述第一半导体层的材料为InGaAs，所述第二半导体层的材料为InP。
可选地，所述方法还包括，在形成所述隔离结构前，形成覆盖所述鳍部的过渡层，所述过渡层的材料为InAlAs。
可选地，所述方法还包括，在所述鳍部的源极区域和漏极区域之间的部分上形成栅极结构。
对应地，本发明实施例还提供了采用上述方法形成的鳍式场效应晶体管，所述鳍式场效应晶体管包括：基底，所述基底上具有凸起的鳍部，所述鳍部包括源极区域和漏极区域；位于所述基底上的隔离结构，所述隔离结构的顶表面低于所述鳍部的顶表面；覆盖所述鳍部的第一半导体层和位于所述第一半导体层上的第二半导体层，其中，所述鳍部的源极区域上的第二半导体层的厚度小于漏极区域上的第二半导体层的厚度，所述鳍部的漏极区域上的第二半导体层构成衬垫层。
可选地，所述鳍部的源极区域的第二半导体层的厚度为零。
可选地，所述第二半导体层的禁带宽度大于所述第一半导体层的禁带宽度。
可选地，所述鳍部的材料为InP，所述第一半导体层的材料为InGaAs，所述第二半导体层的材料为InP。
可选地，所述鳍式场效应晶体管还包括：位于所述鳍部和所述第一半导体层之间的过渡层，所述过渡层的材料为InAlAs。
可选地，所述鳍式场效应晶体管还包括：位于所述鳍部上的源极区域和漏极区域之间的栅极结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的鳍式场效应晶体管的形成方法中，在鳍部之上的第一半导体层上还形成有第二半导体层，并形成了覆盖所述鳍部的漏极区域上的第二半导体层的掩膜层，通过对所述掩膜层暴露出的第二半导体层进行刻蚀，使得所述鳍部的源极区域的第二半导体层的厚度小于漏极区域的第二半导体层的厚度，从而所述鳍部的漏极区域上的第二半导体层构成衬垫层。由于本发明实施例的方法中，在漏区上形成了衬垫层，可以减小漏区高电场强度下的碰撞电离现象的发生，从而减小了鳍式场效应晶体管的漏电流。
对应地，本发明的鳍式场效应晶体管也具有上述优点。
附图说明
图1示出了现有技术的一种鳍式场效应晶体管的结构示意图；
图2至图8示出了本发明一实施例的鳍式场效应晶体管的形成方法中所形成的中间结构的示意图。
具体实施方式
由背景技术可知，现有技术形成的鳍式场效应晶体管存在漏电流大的问题。
本发明的发明人研究了现有技术采用III-V族化合物形成的鳍式场效应晶体管，发现，晶体管沟道长度的缩小使得沟道区的横向电场增大，当沟道长度减小而保持电源电压不变时，沟道区靠近漏端附件的最大电场增加，随着载流子从源向漏移动，在漏端高电场区将得到足够的动能，引起碰撞电离(impact ionization)；进一步地，由于III-V族材料的禁带宽度通常小于硅材料，带间隧穿电压更小，使得碰撞电离更容易发生。上述原因综合导致了III-V族化合物形成的鳍式场效应晶体管具有较高的漏电流。
基于以上研究，本发明实施例提供了一种鳍式场效应晶体管的形成方法。所述方法在位于鳍部上的用于形成沟道区域的第一半导体层上形成了第二半导体层，并通过在鳍部的漏极区域上形成掩膜层，刻蚀去除或者减薄漏极区域外的第二半导体层，使得位于所述漏极区域上的第二半导体层构成了衬垫层，从而形成了具有源区和漏区不对称的鳍式场效应晶体管结构。由于在漏区上形成了衬垫层，可以减小漏区高电场强度下的碰撞电离现象的发生，从而减小了漏电流，提高了击穿电压。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
本发明下面的实施例中，将以形成InGaAs鳍式场效应晶体管为例对本发明的技术方案进行详细说明。但需要说明的是，本发明的技术方案也适用于形成其他半导体材料的鳍式场效应晶体管，尤其是，III-V族半导体材料的鳍式场效应晶体管。
首先，参考图2，提供基底100，所述基底上具有凸起的鳍部110，所述鳍部110包括源极区域和漏极区域(未标示)。
本实施例中，所述基底100为InP晶圆，所述鳍部110通过对所述基底100的刻蚀后形成，所述鳍部110的材料也为InP。
但由于InP晶圆成本较高，在另一些实施例中，所述基底100也可以为硅晶圆或者其他材料的晶圆，所述鳍部110通过外延工艺形成于所述基底100上。例如，在一具体实施例中，可以采用(100)晶面的硅晶圆，在所述硅晶圆上形成隔离结构及位于隔离结构之间的硅鳍部；对所述硅鳍部进行回刻蚀，形成位于隔离结构之间的凹槽；接着，采用外延工艺形成填充所述凹槽的InP材料；接着，对所述InP材料进行平坦化处理，使其顶表面与隔离结构的顶表面齐平；随后，对所述隔离结构进行回刻蚀，暴露出所述InP材料层，形成InP鳍部。
所述鳍部110包括源极区域和漏极区域，分别与图2中剖视线AA1和BB1所指向的鳍部部分相对应，位于所述鳍部110延伸方向的两端；所述鳍部110还包括位于所述源极区域和所述漏极区域之间的沟道区域。后续工艺中，分别在所述源极区域和所述漏极区域上的第一半导体层内形成鳍式场效应晶体管的源区和漏区，在所述沟道区域上方形成栅介质层和位于栅介质层之上的栅电极。
接着，参考图3，形成覆盖所述鳍部110的过渡层120，其中，图3为沿图2中AA1方向或者BB1方向的剖视图。
本实施例中，所述鳍部110的材料为InP，后续形成的第一半导体层的材料为InGaAs。但是，由于InGaAs材料与InP材料的晶格常数并不完全匹配，如果直接在所述InP鳍部110上形成InGaAs材料的第一半导体层，由于晶格失配会在第一半导体层中存在较大的残余应力，该残余应力会在第一半导体层内产生不良影响，例如，大的残余应力将会使得第一半导体层在生长过程中产生裂纹甚至开裂，还有可能在第一半导体层中引入大量的缺陷，降低薄膜质量。
因此，本实施例中，在所述鳍部110上形成第一半导体层之前，先在所述鳍部110上形成过渡层120。所述过渡层120的晶格常数介于所述鳍部110和后续形成的第一半导体层的晶格常数之间，可以释放所述鳍部110和所述第一半导体层之间由于晶格失配产生的应力。本实施例中，所述鳍部110的材料为InP，所述第一半导体层的材料为InGaAs，则所述过渡层120的材料可以为InAlAs。在一具体实施例中，所述鳍部110的材料为InP，所述过渡层120的材料为In0.52Al0.48As，所述第一半导体层的材料为In0.75Ga0.25As。
需要说明的是，本发明对所述鳍部110，所述过渡层120，所述第一半导体和所述第二半导体层的材料和组分不做具体限定，在其他实施例中，也可以根据具体工艺选择适当的材料和组分。
本实施例中，所述过渡层120采用外延工艺形成，例如分子束外延工艺或者化学气相沉积工艺，所述过渡层120覆盖所述基底100和所述鳍部110的整个表面。
接着，参考图4，在所述鳍部110周围的基底100上形成隔离结构130，所述隔离结构130的顶表面低于所述鳍部110的顶表面。
本实施例中，在所述鳍部110上还形成有过渡层120，因此所述隔离结构130位于所述过渡层120之上。所述隔离结构130用于隔离相邻的鳍式场效应晶体管，形成所述隔离结构130的工艺为沉积工艺，比如低压化学气相沉积或等离子体化学气相沉积。所述隔离结构130的材料可以为氧化硅、氮化硅或者氮氧化硅。
具体地，在采用沉积工艺形成隔离结构材料层后，所述隔离结构材料层会覆盖所述鳍部110；因此，还需要对所述隔离结构材料层进行回刻蚀，去除所述鳍部110表面的隔离结构材料，使得所述隔离结构材料的顶表面的高度低于所述鳍部110的顶表面，从而形成所述隔离结构130。
接着，参考图5，形成覆盖所述鳍部110的第一半导体层140和位于所述第一半导体层140上的第二半导体层150。
本实施例中，所述鳍部110上还形成有过渡层120，因此，所述第一半导体层140和第二半导体层150形成于所述过渡层120表面上。
所述第一半导体层140后续用于形成鳍式场效应晶体管的沟道区域，所述第二半导体材料150后续用于形成漏区的衬垫层，起到减小漏区碰撞电离的作用。因此，所述第二半导体层150的禁带宽度需要大于所述第一半导体层140。所述第二半导体层150优选地为未掺杂的半导体层，由于缺陷中心的减少，可以进一步减少碰撞电离。本实施例中，所述第一半导体层140的材料为InGaAs，所述第二半导体层150的材料可以为未掺杂的InP，InP材料的禁带宽度大于InGaAs材料的禁带宽度。在一些实施例中，所述InP层的厚度较薄，例如可以为5～20nm。
具体地，可以采用外延工艺直接在所述过渡层120上生长第一半导体层140，以及在所述第一半导体层140上生长第二半导体层150。由于外延工艺的选择性较高，仅在具有相同或相似的晶格结构上进行外延生长，因此所述第一半导体层140和所述第二半导体层150仅形成于所述鳍部110上的过渡层120的表面，而不会形成于所述隔离结构130上。
接着，参考图6，图6为图2中沿CC1方向，也就是鳍部110延伸方向的剖面示意图，形成覆盖所述鳍部110漏极区域上的第二半导体层150的掩膜层160。
具体地，在一些实施例中，可以在所述第二半导体层150上形成掩膜材料层，所述掩膜材料层包括底部抗反射层和位于所述底部抗反射层上的光刻胶层，根据所述光刻胶层光学特性对所述掩膜材料层进行曝光刻蚀之后，去除所述鳍部110漏极区域之外的掩膜材料层，剩余的掩膜材料层即构成所述掩膜层160。
接着，同时参考图7和图8，图7为图2中沿CC1方向的剖面示意图，图8为图2中沿AA1方向和BB1方向的剖面示意图，对所述掩膜层160暴露出的第二半导体层150进行刻蚀(如图6所示)，使得所述鳍部110的源极区域的第二半导体层150的厚度小于漏极区域的第二半导体层150的厚度，所述鳍部110的漏极区域上的第二半导体层150构成衬垫层151。
在一些实施例中，对所述掩膜层160暴露出的第二半导体层150进行刻蚀的工艺为干法刻蚀，所述干法刻蚀可以精确控制刻蚀去除所述第二半导体层150的厚度。具体地，在一具体实施例中，采用基于Cl2和HBr的电感耦合等离子体刻蚀工艺，首先采用Cl2的等离子体进行主刻蚀步骤，随后采用HBr的等离子体对刻蚀表面进行后刻蚀处理。由于Cl2的等离子体刻蚀会在InP或者其他基底表面造成富磷的表面，采用HBr的等离子体进行处理后可以去除所述富磷表面。在上述刻蚀步骤中，还可以在刻蚀气体中加入其他辅助气体，例如Ar，O2等等。在刻蚀工艺后，去除所述掩膜层160，图8为去除所述掩膜层160后的结构。
在其他一些实施例中，还可以采用湿法刻蚀工艺对所述掩膜层160暴露出的第二半导体层150进行刻蚀，本发明对此不作限制。
本实施例中，如图7和图8所示，对所述掩膜层160暴露出的第二半导体层150进行刻蚀后，使得所述鳍部110的漏极区域之外的第二半导体层150全部被去除，则仅位于所述漏极区域上的第二半导体层150构成衬垫层151。在其他一些实施例中，所述刻蚀工艺仅将所述鳍部110的漏极区域之外的第二半导体层150减薄至设定厚度而没有完全去除，则位于所述漏极区域上的厚度较大的第二半导体层150构成衬垫层151。
在后续工艺中，还需要在所述源极区域和所述漏极区域之间的鳍部110上形成栅极结构(未示出)。所述栅极结构可以包括高介电常数的栅介质层和金属栅极，形成HKMG结构。形成所述栅极结构的方法可以参考已有的工艺方法，在此不再赘述。
本发明实施例中，在鳍式场效应晶体管的漏极区域上形成有衬垫层151，例如未掺杂的InP衬垫层，与源极区域相比具有不对称结构，由于所述InP衬垫层151的禁带宽度大于沟道区域的InGaAs材料的禁带宽度，可以减小漏区碰撞电离现象的发生，从而减小了漏电流，提高了本发明的鳍式场效应晶体管的性能。
对应地，本发明实施例还提供了采用上述方法形成的一种鳍式场效应晶体管。参考上述方法所涉及的图2和图8，其中图8是图2中沿AA1方向和BB1方向的剖面示意图，所述鳍式场效应晶体管包括：基底100，所述基底100上具有凸起的鳍部110，所述鳍部110包括源极区域和漏极区域(未标示)；位于所述基底100上的隔离结构130，所述隔离结构130的顶表面低于所述鳍部110的顶表面；覆盖所述鳍部110的第一半导体层140和位于所述第一半导体层140上的第二半导体层(未标示)，其中，所述鳍部110的源极区域上的第二半导体层的厚度小于漏极区域上的第二半导体层的厚度，且所述鳍部110的漏极区域上的第二半导体层构成衬垫层151。
本实施例中，所述鳍部110的源极区域的第二半导体层的厚度为零，也就是说所述第二半导体层仅位于所述漏极区域上，且构成衬垫层151；在其他一些实施例中，所述鳍部110的源极区域也具有第二半导体层，不过其厚度小于漏极区域上的第二半导体层的厚度，位于漏极区域上的较厚的第二半导体层构成衬垫层151。其中，所述第二半导体层的禁带宽度大于所述第一半导体层140的禁带宽度，从而所述衬垫层151的禁带宽度大于所述第一半导体层140的禁带宽度。在一具体实施例中，所述鳍部110的材料为InP，所述第一半导体层140的材料为InGaAs，所述第二半导体层的材料为InP。
在本实施例中，由于鳍部110和第一半导体层140的材料的晶格之间具有差异，即InP材料和InGaAs材料的晶格常数之间具有差异，因此，在所述鳍部110和所述第一半导体层140之间还具有过渡层120，所述过渡层的材料为InAlAs，晶格常数介于InP材料和InGaAs材料之间。
需要说明的是，虽然为了简单明了起见，没有示出本发明的鳍式场效应晶体管的栅极结构，但是应当理解的是本发明的鳍式场效应晶体管应当还包括位于所述鳍部110上的源极区域和漏极区域之间的栅极结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供基底，所述基底上具有凸起的鳍部，所述鳍部包括源极区域和漏极区域；
在所述鳍部周围的基底上形成隔离结构，所述隔离结构的顶表面低于所述鳍部的顶表面；
形成覆盖所述鳍部的第一半导体层和位于所述第一半导体层上的第二半导体层；
形成覆盖所述鳍部漏极区域上的第二半导体层的掩膜层；
对所述掩膜层暴露出的第二半导体层进行刻蚀，使得所述鳍部的源极区域上的第二半导体层的厚度小于漏极区域上的第二半导体层的厚度，所述鳍部的漏极区域上的第二半导体层构成衬垫层。
2.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，对所述掩膜层暴露出的第二半导体层进行刻蚀后，使得所述鳍部的漏极区域之外的第二半导体层全部被去除。
3.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一半导体层和所述第二半导体层采用外延工艺形成。
4.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，对所述掩膜层暴露出的第二半导体层进行刻蚀的工艺为干法刻蚀。
5.如权利要求4所述的鳍式场效应晶体管的形成方法，其特征在于，所述干法刻蚀为电感耦合等离子体刻蚀，刻蚀气体包括Cl2和HBr。
6.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二半导体层的禁带宽度大于所述第一半导体层的禁带宽度。
7.如权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，所述鳍部的材料为InP，所述第一半导体层的材料为InGaAs，所述第二半导体层的材料为InP。
8.如权利要求7所述的鳍式场效应晶体管的形成方法，其特征在于，还包括，在形成所述隔离结构前，形成覆盖所述鳍部的过渡层，所述过渡层的材料为InAlAs。
9.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括，在所述鳍部的源极区域和漏极区域之间的部分上形成栅极结构。
10.一种鳍式场效应晶体管，其特征在于，包括：
基底，所述基底上具有凸起的鳍部，所述鳍部包括源极区域和漏极区域；
位于所述基底上的隔离结构，所述隔离结构的顶表面低于所述鳍部的顶表面；
覆盖所述鳍部的第一半导体层和位于所述第一半导体层上的第二半导体层，其中，所述鳍部的源极区域上的第二半导体层的厚度小于漏极区域上的第二半导体层的厚度，所述鳍部的漏极区域上的第二半导体层构成衬垫层。
11.如权利要求10所述的鳍式场效应晶体管，其特征在于，所述鳍部的源极区域的第二半导体层的厚度为零。
12.如权利要求10所述的鳍式场效应晶体管，其特征在于，所述第二半导体层的禁带宽度大于所述第一半导体层的禁带宽度。
13.如权利要求12所述的鳍式场效应晶体管，其特征在于，所述鳍部的材料为InP，所述第一半导体层的材料为InGaAs，所述第二半导体层的材料为InP。
14.如权利要求13所述的鳍式场效应晶体管，其特征在于，还包括：位于所述鳍部和所述第一半导体层之间的过渡层，所述过渡层的材料为InAlAs。
15.如权利要求10所述的鳍式场效应晶体管，其特征在于，还包括：位于所述鳍部上的源极区域和漏极区域之间的栅极结构。
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