KR20150017555A - 수직형 전력소자 및 이의 제조방법 - Google Patents

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Abstract

본 발명은, 2차원 전자 가스(2DEG)를 갖는 채널 영역; 상기 채널 영역의 상측에 형성되는 게이트; 상기 게이트와 이격되게 상기 채널 영역의 상측에 형성되는 소스; 상기 채널 영역의 하측에 형성되되, 상기 소스와 대응되는 하측을 제외한 상기 게이트와 대응되는 하측에 형성되는 드리프트 영역; 및 상기 드리프트 영역의 하측에 형성되는 드레인;을 포함하는 것을 특징으로 하는 수직형 전력소자를 제공한다. 또한, 본 발명은 상기 수직형 전력소자를 제조하기 위한 방법으로서, 드리프트 영역 형성층의 상측에 식각저지층을 형성하는 단계; 상기 식각저지층의 상측에 상기 채널 영역을 형성하는 단계; 및 상기 게이트와 대응되는 하측에 형성되는 상기 드리프트 영역과, 상기 소스와 대응되는 하측에 형성되는 영역 사이에 이들을 상호 격리시키는 트렌치가 형성되도록, 상기 드리프트 영역 형성층을 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 전력소자 제조방법을 제공한다.

Description

수직형 전력소자 및 이의 제조방법{VERTICAL POWER DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 수직형 전력소자 및 이의 제조방법에 관한 것으로서, 더욱 상세하게는 누설전류를 효과적으로 감소시킬 수 있는 수직형 전력소자 및 이의 제조방법에 관한 것이다.
GaN 는 Si 에 비해 ~10 배 높은 절연파괴전계 (Breakdown field strength), ~2.5 배 높은 포화전자이동속도 (Saturated electron velocity), ~1.5 배 높은 열전도율 (Thermal conductivity)를 갖는 고전압/고속/고온동작에 적합한 차세대 전력소자용 반도체이다.
지금까지 연구되거나 상용화된 대부분의 GaN 전력소자는 Gate, Source, Drain 전극이 GaN 의 동일면상에 위치하는 수평형 전력소자 (도 1)이다. 이러한 수평형 GaN 전력소자는 구조가 단순하고 공정이 용이한 장점이 있지만, Drain 전극이 GaN 의 반대면에 위치하는 수직형 전력소자 (도 2)와 비교했을 때 항복전압 (breakdown voltage), 단위면적당 저항 (specific on-resistance), 전류붕괴현상 (current collapse) 측면에서 특성이 떨어지는 단점이 있다.
수직형 GaN 전력소자는 Free-standing GaN substrate 을 이용해 구현하는 것이 이상적이며 (GaN on GaN) 지금까지 제안된 전력소자의 구조로는 CAVET (Current Aperture Vertical Electron Transistor), VHFET with re-grown AlGaN/GaN two-dimensional electron gas channels, Vertical trench gate MOSFETs 등이 있다. 그 중에서도 CAVET(도 3)는 수직형 전력소자의 장점을 모두 만족시킬 수 있고 특성도 어느 정도 검증된 구조이기에 유망하다. 통상적으로 CBL (Current Blocking Layer) 은 Mg-doped p-type GaN 이며, GaN 의 성장과정에서 박막성장 (epitaxial growth) 또는 이온주입 (ion implantation)으로 형성한다.
그러나, 종래의 CAVET 이 갖는 중요한 문제 중 하나는 OFF 상태에서 전력소자의 누설전류 및 그로 인한 항복전압 감소이며, 이는 CBL 이 Drain 과 Source 사이의 수직방향 전류를 효과적으로 차단하지 못해 발생한다.
또한, CAVET 은 CBL 구조를 만들기 위해 n- GaN 을 성장시키고 기판을 reactor 밖으로 빼내어 '패턴 → 식각 또는 이온주입' 과정을 거친 후 다시 reactor 내에 넣어 나머지 GaN층을 성장시키는데, 이러한 복잡한 과정을 거치면 GaN 표면이 오염되고 결함이 발생할 확률이 크다.
본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 누설전류의 문제를 해결하는 새로운 구조를 제안하는데 목적이 있다.
또한, 본 발명은 제조 공정이 단순하고, 오염에 의한 결함 발생 확률이 낮은 전력소자를 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명은, 2차원 전자 가스(2DEG)를 갖는 채널 영역; 상기 채널 영역의 상측에 형성되는 게이트; 상기 게이트와 이격되게 상기 채널 영역의 상측에 형성되는 소스; 상기 채널 영역의 하측에 형성되되, 상기 소스와 대응되는 하측을 제외한 상기 게이트와 대응되는 하측에 형성되는 드리프트 영역; 및 상기 드리프트 영역의 하측에 형성되는 드레인;을 포함하는 것을 특징으로 하는 수직형 전력소자를 제공한다.
상기 채널 영역은 헤테로정션 반도체층일 수 있다.
바람직하게는, 상기 헤테로정션 반도체층은 헤테로졍션 III족-질화물층이다. 더욱 바람직하게는, 상기 헤테로졍션 III족-질화물층은 GaN층과 그 GaN층의 상측에 형성되는 AlGaN층을 포함하고, 상기 2차원 전자 가스는 상기 AlGaN층에 의하여 상기 GaN층 내에 형성된다.
상기 GaN층과 상기 AlGaN층 사이에는 AlN층이 개재될 수 있다.
상기 채널 영역의 하측에는 III족-질화물층이 형성되고, 상기 III족-질화물층은 상기 게이트와 대응되는 하측에 형성되는 드리프트 영역과, 상기 소스와 대응되는 하측에 형성되는 영역을 포함하고, 상기 드리프트 영역과 상기 소스와 대응되는 하측에 형성되는 영역 사이에는 이들을 상호 격리시키는 트렌치가 형성될 수 있다.
바람직하게는, 상기 채널 영역과 상기 드리프트 영역 사이에는 식각저지층이 형성된다.
상기 식각저지층은 III족-질화물층일 수 있다.
바람직하게는, 상기 식각저지층은 도핑될 수 있다.
바람직하게는, 상기 게이트와 상기 채널 영역의 사이에는 유전체가 개재된다.
바람직하게는, 상기 드리프트 영역은 III족-질화물을 포함하고, 상기 드리프트 영역과 상기 드레인 사이에는 III족-질화물 기판이 개재된다.
또한, 본 발명은 상기 수직형 전력소자를 제조하기 위한 방법으로서, 드리프트 영역 형성층의 상측에 식각저지층을 형성하는 단계; 상기 식각저지층의 상측에 상기 채널 영역을 형성하는 단계; 및 상기 게이트와 대응되는 하측에 형성되는 상기 드리프트 영역과, 상기 소스와 대응되는 하측에 형성되는 영역 사이에 이들을 상호 격리시키는 트렌치가 형성되도록, 상기 드리프트 영역 형성층을 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 전력소자 제조방법을 제공한다.
상기한 구성에 따르면, 본 발명은 누설전류의 문제를 효과적으로 차단할 수 있는 효과가 있다.
또한, 본 발명은 제조 공정이 단순하고, 오염에 의한 결함 발생 확률이 낮은 전력소자를 제공할 수 있는 효과가 있다.
도 1은 종래의 수평형 GaN 전력소자의 구조를 보여주는 도면이다.
도 2는 종래의 수직형 GaN 전력소자의 구조를 보여주는 도면이다.
도 3은 종래의 CAVET의 구조를 보여주는 도면이다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 수직형 GaN 전력소자의 제조방법을 보여주는 도면이다.
도 10은 도 9의 수직형 GaN 전력소자의 OFF 상태 누설전류 차단 효과를 예시하는 도면이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 명세서에서는 수직형 전력소자로서, 편의상 GaN 전력소자를 예시하여 설명한다. 그러나, 본 발명이 GaN의 재료에 한정되는 것은 아니다.
본 발명은, 원기판(10a)과 드리프트 영역 형성층(20a)을 뒷면으로부터 선택적으로 식각해 누설전류의 경로를 근본적으로 제거한다. 본 발명의 구조는 CAVET 처럼 복잡한 GaN 성장과정이 필요 없는 장점도 있다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 수직형 GaN 전력소자의 제조방법을 보여주는 도면이다.
먼저, Free-standing GaN 원기판(10a)을 준비한다. 원기판(10a)은 도 9 및 도 10의 기판(10)을 형성하는 구성부이다. (도 4)
다음으로, 전력소자의 spec. (항복전압, On저항 등)에 맞는 두께와 농도의 드리프트 영역 형성층(20a)(n- GaN층)을 성장한다. 드리프트 영역 형성층(20a)은 도 9 및 도 10의 드리프트 영역(20)을 형성하는 구성부이다. (도 5)
다음으로, 아주 얇은 식각저지층(30)(etch-stop layer; 예컨대, AlGaN층, InAlN 층, InGaN층, AlN 층 등)을 성장한다. 식각저지층(30)은, 후에 원기판(10a) 뒷면으로부터 원기판(10a) 및 드리프트 영역 형성층(20a)을 식각해 들어오는 공정을 할 때 식각을 멈추고 그 위의 채널 영역(40)을 보호하기 위한 것이다. 후에 전력소자가 동작할 때 전하의 원활한 수직방향 이동을 위해 도핑(예컨대, Si) 을 해서 에너지 장벽을 낮춰 줄 수도 있다. (도 6)
다음으로, 2차원 전자 가스(2DEG)(43)를 갖는 채널 영역(40)을 형성한다. 채널 영역(40)은 (unintentionally doped 또는 intentionally doped) GaN층(41)과 AlGaN층(45)을 차례로 성장해 형성하며, 계면에는 2DEG(43)가 형성된다. 엄밀하게 말하면, 2DEG(43)는 경계면에 가까운 상기 GaN층(41) 내에 형성(confined)된다. 2DEG(43)의 전하이동도 (electron mobility)를 증가시키기 위해 AlGaN층(45) 과 GaN층(41) 사이에 아주 얇은 AlN 층(< 1nm)을 삽입해 scattering을 줄일 수도 있다. (도 7)
다음으로, 수직형 전력소자를 제작 (게이트 유전체 및 passivaion 물질(50)로 SixNy, SiO2, high-k dielectric 등 가능)한다. 소스(63)는 게이트(61)의 양측에 각각 하나씩 형성한다. 드레인(65)은 소스(63)와 게이트(61)가 형성되는 반대쪽 면에 GaN 원기판(10a)과 접하도록 형성하며, 필요하다면 드레인(65)을 형성하기 이전에 GaN 원기판(10a)을 thinning 해주는 과정 (CMP 등을 이용)을 추가해 후속 과정에서 식각 (etch profile, etch time, aspect ratio 등)을 용이하게 할 수도 있음. (도 8)
다음으로, 식각저지층(30)에 대해 GaN 를 선택적으로 식각하는 화학물질(예컨대, Cl2 또는 SF6-based dry etching)을 사용하여, 원기판(10a) 뒷면으로부터 원기판(10a) 및 드리프트 영역 형성층(20a)을 식각한다. 미설명 도면 부호 23은 트렌치를 나타낸다. (도 9)
상기 본 발명의 전력소자는 GaN 를 reactor 내에서 성장하는 과정 (도 4 ~ 도 7)이 연속적으로 한 번에 진행되는 만큼 성장된 GaN 품질이 우수하다. CAVET 은 CBL 구조를 만들기 위해 n- GaN 을 성장시키고 기판을 reactor 밖으로 빼내어 '패턴 → 식각 또는 이온주입' 과정을 거친 후 다시 reactor 내에 넣어 나머지 GaN층을 성장시키는데, 이러한 복잡한 과정을 거치면 GaN 표면이 오염되고 결함이 발생할 확률이 크다.
도 10은 도 9의 수직형 GaN 전력소자의 OFF 상태 누설전류 차단 효과를 예시하는 도면이다.
제안된 구조의 수직형 GaN 전력소자는 전력소자 내에 존재하는 누설전류의 가능한 경로를 제거함으로써 (CAVET 구조에서는 CBL에 해당) 누설전류를 효과적으로 줄여 ON 상태에서는 게이트(61)의 전류조절능력을 향상시키고, OFF 상태에서는 항복전압을 향상시킨다. 특히 도 10은 전력소자의 OFF 상태 (VG= -15V, VD= 600V) 예시를 나타낸 것으로, 수직방향으로는 OFF 상태에서 형성된 공핍 영역(depletion region) 에 의해 누설전류가 차단되고, 수평방향으로는 식각된 GaN 에 의해 경로가 차단돼 누설전류가 흐르지 않게 된다. 결국 게이트(61)와 드레인(65) 사이에 형성된 depletion region 은 누설전류 없이 인가된 전압을 견뎌내게 되며, GaN 가 갖는 이상적인 절연파괴전계만큼 높은 항복전압 특성을 나타낼 수 있다.
10: 기판, 20: 드리프트 영역
30: 식각저지층, 40: 채널 영역
43: 2DEG, 50: 게이트 유전체 및 패시베이션
61: 게이트, 63: 소스
65: 드레인

Claims (12)

  1. 2차원 전자 가스(2DEG)를 갖는 채널 영역;
    상기 채널 영역의 상측에 형성되는 게이트;
    상기 게이트와 이격되게 상기 채널 영역의 상측에 형성되는 소스;
    상기 채널 영역의 하측에 형성되되, 상기 소스와 대응되는 하측을 제외한 상기 게이트와 대응되는 하측에 형성되는 드리프트 영역; 및
    상기 드리프트 영역의 하측에 형성되는 드레인;을 포함하는 것을 특징으로 하는 수직형 전력소자.
  2. 제1항에 있어서,
    상기 채널 영역은 헤테로정션 반도체층인 것을 특징으로 하는 수직형 전력소자.
  3. 제1항에 있어서,
    상기 헤테로정션 반도체층은 헤테로졍션 III족-질화물층인 것을 특징으로 하는 수직형 전력소자.
  4. 제3항에 있어서,
    상기 헤테로졍션 III족-질화물층은 GaN층과 그 GaN층의 상측에 형성되는 AlGaN층을 포함하고,
    상기 2차원 전자 가스는 상기 AlGaN층에 의하여 상기 GaN층 내에 형성되는 것을 특징으로 하는 수직형 전력소자.
  5. 제4항에 있어서,
    상기 GaN층과 상기 AlGaN층 사이에는 AlN층이 개재되는 것을 특징으로 하는 수직형 전력소자.
  6. 제1항에 있어서,
    상기 채널 영역의 하측에는 III족-질화물층이 형성되고,
    상기 III족-질화물층은 상기 게이트와 대응되는 하측에 형성되는 드리프트 영역과, 상기 소스와 대응되는 하측에 형성되는 영역을 포함하고, 상기 드리프트 영역과 상기 소스와 대응되는 하측에 형성되는 영역 사이에는 이들을 상호 격리시키는 트렌치가 형성된 것을 특징으로 하는 수직형 전력소자.
  7. 제1항에 있어서,
    상기 채널 영역과 상기 드리프트 영역 사이에는 식각저지층이 형성된 것을 특징으로 하는 수직형 전력소자.
  8. 제7항에 있어서,
    상기 식각저지층은 III족-질화물층인 것을 특징으로 하는 수직형 전력소자.
  9. 제8항에 있어서,
    상기 식각저지층은 도핑된 것을 특징으로 하는 수직형 전력소자.
  10. 제1항에 있어서,
    상기 게이트와 상기 채널 영역의 사이에는 유전체가 개재되는 것을 특징으로 하는 수직형 전력소자.
  11. 제1항에 있어서,
    상기 드리프트 영역은 III족-질화물을 포함하고,
    상기 드리프트 영역과 상기 드레인 사이에는 III족-질화물 기판이 개재된 것을 특징으로 하는 수직형 전력소자.
  12. 제1항의 수직형 전력소자를 제조하기 위한 방법으로서,
    드리프트 영역 형성층의 상측에 식각저지층을 형성하는 단계;
    상기 식각저지층의 상측에 상기 채널 영역을 형성하는 단계; 및
    상기 게이트와 대응되는 하측에 형성되는 상기 드리프트 영역과, 상기 소스와 대응되는 하측에 형성되는 영역 사이에 이들을 상호 격리시키는 트렌치가 형성되도록, 상기 드리프트 영역 형성층을 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 전력소자 제조방법.
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