KR102578076B1 - 항복 전압이 높아진 고전압 반도체 소자 및 그 제조 방법 - Google Patents

항복 전압이 높아진 고전압 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

고전압 반도체 소자 및 그 제조 방법이 개시된다. 고전압 반도체 소자는 반도체 기판, 반도체 기판 위의 게이트 구조, 적어도 하나의 제 1 격리 구조, 및 적어도 하나의 제 1 드리프트 영역을 포함한다. 제 1 격리 구조와 제 1 드리프트 영역은 게이트 구조의 일측에서 반도체 기판에 배치된다. 제1 격리 구조는 제1 드리프트 영역을 수직으로 관통한다.

Description

항복 전압이 높아진 고전압 반도체 소자 및 그 제조 방법
본 발명은 반도체 소자와 그 제조 방법에 관한 것으로, 더 상세하게는 항복 전압이 높아진 고전압 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적인 금속 산화물 반도체(metal-oxide-semiconductor, MOS) 트랜지스터에서, 드레인 영역이 게이트 전극과 중첩하므로, 게이트 유도 드레인 누설(gate induced drain leakage, GIDL)의 효과로 인해 드레인 영역과 게이트 전극의 중첩 영역에서 절연 파괴가 일어나기 쉽다. 특히, 플래시의 주변 회로의 적용에 있어서, 예를 들어 3D NAND 플래시에서, TLC 또는 QLC를 제어하기 위한 MOS 트랜지스터가 더 높은 항복 전압을 요구할 수 있도록, 티너리-레벨 셀(trinary-level cell, TLC) 또는 쿼드-레벨 셀(quad-level cell, QLC)에 대한 더 높은 소거 전압이 필요하다.
MOS 트랜지스터의 항복 전압을 높이기 위해, 평면형 고전압 MOS 트랜지스터가 확장된 드레인, 예컨대 드레인 확장 MOS(drain extended MOS, DEMOS)를 가지도록 개발되어 높은 항복 전압을 나타낸다. 다른 방법이 드레인에 격리 구조를 더 가지도록 개발되어 드레인, 예컨대 측면 확산 MOS(lateral diffusion MOS, LDMOS)에서 항복 전압을 높인다. 하지만, 이러한 방법은 MOS 트랜지스터의 탑 뷰 면적을 영역을 늘림으로써, MOS 트랜지스터가 있는 디바이스의 크기의 감소를 제한한다. 또 다른 방법은 게이트 전극과 드레인 영역 사이의 게이트 산화막의 두께를 증가시키기 위해 계단 모양의 게이트 산화막을 만드는 것이지만, 이 방법은 별도의 마스크와 추가 공정이 필요하므로 제조 비용이 높아진다. 결과적으로, 면적을 늘리지 않고 비용을 절감하고 또한 MOS 트랜지스터의 항복 전압을 높이는 것이 항상 필요하다.
본 발명에서는 고전압 반도체 소자의 실시예와 그 제조 방법에 대해 설명한다.
일부 실시예에서, 고전압 반도체 소자가 개시된다. 상기 고전압 반도체 소자는 반도체 기판, 게이트 구조, 적어도 하나의 제1 격리 구조(isolation structure), 및 적어도 하나의 제1 드리프트 영역을 포함한다. 상기 반도체 기판은 활성 영역을 가지고 있고, 상기 반도체 기판은 제1 전도도 유형을 가지고 있다. 상기 게이트 구조는 상기 반도체 기판의 활성 영역 위에 배치되고, 상기 적어도 하나의 제1 격리 구조는 상기 게이트 구조의 일측에서 상기 반도체 기판의 활성 영역에 배치된다. 상기 적어도 하나의 제1 드리프트 영역은 상기 게이트 구조의 일측에서 상기 반도체 기판의 활성 영역에 배치되고, 상기 적어도 하나의 제1 드리프트 영역은 상기 제1 전도도 유형을 보완하는 제2 전도도 유형을 가지고 있다. 여기서, 상기 적어도 하나의 제1 격리 구조는 상기 적어도 하나의 제1 드리프트 영역을 수직으로 관통한다.
일부 실시예에서, 상기 고전압 반도체 소자는 상기 적어도 하나의 제1 드리프트 영역에 배치되는 적어도 하나의 제1 도핑 영역을 더 포함하고, 상기 적어도 하나의 제1 격리 구조는 상기 적어도 하나의 제1 도핑 영역과 상기 게이트 구조 사이에 배치된다. 여기서, 상기 적어도 하나의 제1 도핑 영역은 상기 제2 전도도 유형을 가지고 있다.
일부 실시예에서, 상기 적어도 하나의 제1 드리프트 영역의 도핑 농도가 상기 적어도 하나의 제1 도핑 영역의 도핑 농도보다 낮다.
일부 실시예에서, 상기 적어도 하나의 제1 도핑 영역은, 상기 게이트 구조의 연장 방향으로 상기 적어도 하나의 제1 격리 구조의 양측 가장자리 사이에 배치된다.
일부 실시예에서, 상기 적어도 하나의 제1 드리프트 영역은, 평면도에서 상기 적어도 하나의 제1 격리 구조를 둘러싼다.
일부 실시예에서, 상기 고전압 반도체 소자는 상기 반도체 기판에 배치되는 제2 격리 구조를 더 포함하고, 상기 제2 격리 구조는 상기 활성 영역을 규정하는 개구부를 가지고 있다.
일부 실시예에서, 상기 적어도 하나의 제1 격리 구조는 상기 제2 격리 구조로부터 분리되어 있다.
일부 실시예에서, 상기 제2 격리 구조의 바닥이 상기 적어도 하나의 제1 드리프트 영역의 바닥보다 깊다.
일부 실시예에서, 상기 고전압 반도체 소자는 상기 게이트 구조의 다른 측에서 상기 반도체 기판의 활성 영역에 배치되는 적어도 하나의 제2 도핑 영역을 더 포함하고, 상기 제2 도핑 영역은 상기 제2 전도도 유형을 가지고 있다.
일부 실시예에서, 상기 고전압 반도체 소자는 상기 게이트 구조의 다른 측에서 상기 반도체 기판의 활성 영역에 배치되는 적어도 하나의 제2 드리프트 영역을 더 포함하고, 상기 적어도 하나의 제2 도핑 영역은 상기 적어도 하나의 제2 드리프트 영역에 배치된다. 여기서, 상기 적어도 하나의 제2 드리프트 영역은 상기 제2 전도도 유형을 가지고 있고, 상기 적어도 하나의 제2 드리프트 영역의 도핑 농도가 상기 적어도 하나의 제2 도핑 영역의 도핑 농도보다 낮다.
일부 실시예에서, 상기 고전압 반도체 소자는 상기 적어도 하나의 제2 도핑 영역과 상기 게이트 구조 사이에 배치된 상기 반도체 기판의 활성 영역에 배치된 제3 격리 구조를 더 포함하고, 상기 제3 격리 구조는 상기 적어도 하나의 제2 드리프트 영역을 수직으로 관통한다.
일부 실시예에서, 상기 적어도 하나의 제2 도핑 영역은, 상기 게이트 구조의 연장 방향으로 상기 제3 격리 구조의 양측 가장자리 사이에 배치된다.
일부 실시예에서, 상기 적어도 하나의 제1 격리 구조는 상기 게이트 구조의 연장 방향에 수직인 방향을 따라 배열되는 복수의 제1 격리 구조를 포함한다.
일부 실시예에서, 상기 적어도 하나의 제1 격리 구조는, 서로 이격되어 있고 상기 게이트 구조의 연장 방향을 따라 배열되는 복수의 제1 격리 구조를 포함하고, 상기 고전압 반도체 소자는 복수의 제1 도핑 영역을 포함하며, 상기 제1 도핑 영역은 상기 게이트 구조의 연장 방향에 수직인 방향으로 상기 제1 격리 구조와 완전히 중첩한다.
일부 실시예에서, 고전압 반도체 소자를 제조하기 위한 방법이 개시된다. 상기 고전압 반도체 소자를 제조하기 위한 방법은, 제1 전도도 유형을 가진 반도체 기판을 제공하는 단계 - 상기 반도체 기판은 활성 영역을 가지고 있음 -; 상기 반도체 기판의 활성 영역에 적어도 하나의 제1 격리 구조를 형성하는 단계; 상기 적어도 하나의 제1 격리 구조의 일측에서 그리고 상기 반도체 기판의 활성 영역 위에 게이트 구조를 형성하는 단계; 및 상기 게이트 구조의 일측에서 상기 반도체 기판의 활성 영역에 적어도 하나의 제1 드리프트 영역을 형성하는 단계를 포함한다. 여기서, 상기 제1 드리프트 영역은 상기 제1 전도도 유형을 보완하는 제2 전도도 유형을 가지고 있고, 상기 적어도 하나의 제1 격리 구조의 바닥이 상기 적어도 하나의 제1 드리프트 영역의 바닥보다 깊다.
일부 실시예에서, 상기 고전압 반도체 소자를 제조하기 위한 방법은 상기 적어도 제1 드리프트 영역에 적어도 하나의 제1 도핑 영역을 형성하는 단계를 더 포함한다. 여기서, 상기 적어도 하나의 제1 도핑 영역은 상기 제2 전도도 유형을 가지고 있고, 상기 적어도 하나의 제1 격리 구조는 상기 게이트 구조와 상기 적어도 하나의 제1 도핑 영역 사이에 배치된다.
일부 실시예에서, 상기 적어도 하나의 제1 드리프트 영역의 도핑 농도가 상기 적어도 하나의 제1 도핑 영역의 도핑 농도보다 낮다.
일부 실시예에서, 상기 적어도 하나의 제1 격리 구조를 형성하는 단계는, 상기 반도체 기판에 제2 격리 구조를 형성하는 단계를 포함한다. 여기서, 상기 제2 격리 구조는 상기 활성 영역을 규정하는 개구부를 가지고 있다.
일부 실시예에서, 상기 적어도 하나의 제1 격리 구조는 상기 제2 격리 구조로부터 이격되어 있다.
일부 실시예에서, 상기 적어도 하나의 제1 도핑 영역을 형성하는 단계는, 상기 게이트 구조의 다른 측에서 상기 반도체 기판의 활성 영역에 적어도 하나의 제2 도핑 영역을 형성하는 단계를 포함하고, 상기 적어도 하나의 제2 도핑 영역은 상기 제2 전도도 유형을 가지고 있다.
일부 실시예에서, 상기 제1 드리프트 영역을 형성하는 단계는 상기 반도체 기판에 적어도 하나의 제2 드리프트 영역을 형성하는 단계를 포함하고, 상기 적어도 하나의 제2 드리프트 영역은 상기 제2 전도도 유형을 가지고 있으며, 상기 적어도 하나의 제2 도핑 영역은 상기 적어도 하나의 제2 드리프트 영역에 배치되고, 상기 적어도 하나의 제2 드리프트 영역의 도핑 농도가 상기 적어도 하나의 제2 도핑 영역의 도핑 농도보다 낮다.
일부 실시예에서, 상기 적어도 하나의 제1 격리 구조를 형성하는 단계는 상기 반도체 기판에 그리고 상기 적어도 하나의 제2 도핑 영역과 상기 게이트 구조 사이에 제3 격리 구조를 형성하는 단계를 포함하고, 상기 제3 격리 구조는 적어도 하나의 제2 드리프트 영역을 수직으로 관통한다.
다양한 그림과 도면에 예시된 바람직한 실시예의 다음의 상세한 설명을 읽은 후에는 본 발명의 이러한 목적 및 다른 목적이 당업자에게 의심의 여지 없이 명백해질 것이다.
본 명세서에 통합되고 본 명세서의 일부를 구성하는 첨부 도면이 본 발명의 실시예를 예시하고, 추가적으로 이러한 설명과 함께 본 발명의 원리를 설명하는 역할을 하고 또한 당업자로 하여금 본 발명을 만들고 사용하게 할 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 예시적인 HV 반도체 소자를 개략적으로 나타내는 평면도이다.
도 1b는 예시적인 HV 반도체 소자를 도 1의 절단선 A-A'를 따라 자른 단면도를 개략적으로 나타낸다.
도 2는 제1 실시예에 따른 HV 반도체 소자 및 제1 격리 구조가 없는 HV 반도체 소자의 항복 전압을 개략적으로 도시한다.
도 3은 제1 실시예에 따른 HV 반도체 소자를 제조하기 위한 예시적인 방법을 개략적으로 나타내는 흐름도이다.
도 4a 내지 도 5a는 예시적인 방법의 다른 단계에서 예시적인 구조를 개략적으로 나타내는 평면도이다.
도 4b 내지 도 5b는 예시적인 방법의 다른 단계에서 예시적인 구조를 개략적으로 나타내는 평면도이다.
도 6은 본 발명의 제2 실시예에 따른 예시적인 HV 반도체 소자를 개략적으로 나타내는 평면도이다.
도 7a는 본 발명의 제3 실시예에 따른 따른 예시적인 HV 반도체 소자를 개략적으로 나타내는 평면도이다.
도 7b는 예시적인 HV 반도체 소자를 도 7a의 절단선을 따라 자른 단면도를 개략적으로 도시한다.
도 8은 본 발명의 제4 실시예에 따른 예시적인 HV 반도체 소자소자를 개략적으로 나타내는 평면도이다.
첨부 도면을 참조하여 본 발명의 실시예에 대해 설명할 것이다.
구체적인 구성과 배열이 논의되지만, 예시적인 목적을 위해서만 이러한 논의가 이루어진다고 이해해야 한다. 당업자라면 본 발명의 사상과 범위를 벗어나지 않고 다른 구성과 배열이 사용될 수 있음을 인식할 것이다. 본 발명이 다양한 다른 응용에도 사용될 수 있다는 것이 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등을 언급하는 것은 설명되는 실시예가 특정 특징, 또는 구조, 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예가 반드시 특정 특징, 또는 구조, 또는 특성을 반드시 포함하지 않을 수도 있다는 것을 유의해야 한다. 또한, 이러한 문구가 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 일 실시예와 관련하여 특정 특징, 또는 구조, 또는 특성을 설명할 때, 명시적으로 설명하든 그렇지 않든 간에 다른 구현과 관련하여 이러한 특징, 또는 구조, 또는 특성에 영향을 미치는 것이 당업자의 지식의 범위 내에 있을 것이다.
일반적으로, 문맥에서의 용법으로부터 전문 용어를 적어도 부분적으로 이해할 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어가 적어도 부분적으로 문맥에 따라 어떤 특징, 또는 구조, 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나, 또는 특징, 또는 구조 또는 특징의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "하나" 또는 "상기"와 같은 용어는 적어도 부분적으로 문맥에 따라 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수 있다.
본 발명의 "상에"와 "위에"의 의미가 "위에"가 어떤 것 "바로 위에"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 있는 어떤 것 "위에"의 의미도 포함하도록 가장 넓게 해석되어야 하고, 또한 "위에"가 어떤 것 "위에"를 의미할 뿐만 아니라 중간 피처 또는 층이 없는 어떤 것 "위에"(즉, 어떤 것 직접 위에)를 의미할 수도 있다는 것을 쉽게 이해해야 한다.
공간적으로 상대적인 용어가 도면에 묘사된 방향 외에 사용 중이거나 또는 작동 중인 디바이스의 다른 방향을 포함하려고 한다. 장치는 다르게 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(descriptor)가 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용되는 "기판"이라는 용어가 후속 재료층이 추가되는 재료를 의미한다. 기판 자체가 패터닝될 수 있다. 기판 위에 추가되는 재료가 패터닝되거나 또는 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 다양한 반도체 재료를 포함할 수 있다.
본 명세서에서 사용된 바와 같이, "실질적으로"라는 용어는 원하는 값 이상 및/또는 이하의 값의 범위와 함께, 제품 또는 공정의 설계 단계 중에 설정되는, 구성 요소 또는 공정 작업에 대한 특성이나 파라미터의 원하는 값이나 목표 값을 지칭한다. 값의 범위가 제조 공정또는 공차의 약간의 차이로 인해 발생할 수 있다. 본 명세서에서 사용된 바와 같이, 본 명세서에서 사용되는 "약"이라는 용어가 대상 포토 마스크 구조와 관련된 특정 기술 노드에 기초하여 달라질 수 있는 주어진 양의 값, 예를 들어 주어진 값의 10-30%(예를 들어, 주어진 값의 ±10%, 또는 ±20%, 또는 ±30%)을 나타낸다.
본 출원 전반에 걸쳐 사용되는 바와 같이, "~할 수 있다"는 단어는 필수적인 의미(예를 들어, "~해야 한다는" 의미)라기보다 허용적인 의미(예를 들어, ~할 가능성이 있다는 의미)로 사용된다. "포함"이라는 단어는 개방형 관계를 나타내며, 따라서 포함하는 것을 의미하지만 이에 제한되지 않는다. 유사하게, "~를 가지고 있다"와 "~를 가진"이라는 단어 역시 개방형 관계를 나타내며, 따라서 "가지고 있음"을 의미하지만 이에 제한되지 않는다. 본 명세서에서 사용되는 "제1", "제2", "제3" 등의 용어가 서로 다른 요소를 구별하는 라벨로서의 의미이고, 숫자 지정에 따라 반드시 순서적 의미를 가지고 있을 필요는 없다.
본 발명에서, 다음의 설명에서 설명되는 서로 다른 실시예의 서로 다른 기술적 특징을 조합하거나, 또는 대체하거나, 또는 혼합하여 다른 실시예를 구성할 수 있다.
본 발명에서, 다음의 예시적인 실시예의 고전압(HV) 반도체 소자가 플래시 메모리의 주변 회로, 또는 전력 디바이스, 또는 다른 적합한 디바이스와 같은 어떠한 종류의 반도체 소자로도 구현될 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 예시적인 HV 반도체 소자를 개략적으로 나타내는 평면도이고, 도 1b는 예시적인 HV 반도체 소자를 도 1a의 절단선 A-A '를 따라 자른 단면도를 개략적으로 나타낸다. 도 1a와 도 1b에 도시된 바와 같이, 본 실시예에 의해 제공되는 HV 반도체 소자(100)는 반도체 기판(102), 적어도 하나의 제1 격리 구조(isolation structure, 106), 적어도 하나의 제1 드리프트 영역(108), 적어도 하나의 제1 도핑 영역(110), 적어도 하나의 제2 도핑 영역(112), 및 게이트 구조(114)를 포함한다. 반도체 기판(102)은 HV 반도체 소자(100)를 형성하기 위한 활성 영역(AA)을 가지고 있다. 일부 실시예에서, 반도체 기판(102)은 반도체 기판(102)에 형성되는, 제1 전도도 유형을 가진 우물 영역(well region, 118)을 선택적으로 포함할 수 있고, 우물 영역(118)은 HV 반도체 소자(100)의 베이스 역할을 할 수 있다. 이런 상황에서, 반도체 기판(102)은 제1 전도도 유형 또는 제1 전도도 유형을 보완하는 제2 전도도 유형을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. HV 반도체 소자(100)의 문턱 전압이, 예를 들어 우물 영역(118)의 도핑 농도에 기초하여 조정될 수 있다. 반도체 기판(102)이 우물 영역(118)과 동일한 전도도 유형을 가지고 있으면, 우물 영역(118)의 도핑 농도가 반도체 기판(102)의 도핑 농도보다 높을 수 있지만, 이에 제한되지 않는다. 일부 실시예에서, 우물 영역(118)은 평면도에서 활성 영역(AA)을 덮고 있을 수 있다. 일부 실시예에서, 반도체 기판(102)은 내부에 형성된 우물 영역을 포함하지 않을 수 있고, 반도체 기판은 HV 반도체 소자(100)의 베이스 역할을 하는 제1 전도도 유형을 가지고 있다. 일부 실시예에서, 반도체 기판(102)은 예를 들어, HV 반도체 소자(100)를 형성하는 데 적합한 어떠한 재료도 포함할 수 있다. 예를 들어, 반도체 기판(102)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 온 인슐레이터(silicon on insulator, SOI), 게르마늄 온 인슐레이터(germanium on insulator, GOI), 유리, 질화 갈륨, 갈륨 비소, 및/또는 기타 적합한 III-V 화합물을 포함할 수 있지만, 이에 제한되지 않는다. 본 발명에서, 평면도는 반도체 기판(102)의 상면에 수직인 수직 방향(VD)이라고 할 수 있다.
일부 실시예에서, HV 반도체 소자(100)는 선택적으로, 활성 영역(AA)을 규정하는 개구부(116a)를 가진 제2 격리 구조(116)를 포함할 수 있다. 예를 들어, 제2 격리 구조(116)가 동일한 반도체 기판(102)에 형성되는 다른 디바이스로부터 HV 반도체 소자(100)를 절연시킬 수 있도록, 제2 격리 구조(116)는 HV 반도체 소자(100)의 요소들을 둘러싸고 있다. 일부 실시예에서, 제2 격리 구조(116)는 얕은 트렌치 격리(shallow trench isolation, STI)이거나 또는 다른 적절한 종류의 격리 구조일 수 있다.
게이트 구조(114)는 반도체 기판(102)의 활성 영역(AA) 위에 배치된다. 본 실시예에서, 게이트 구조(114)는 제1 방향(D1)을 따라 그리고 활성 영역(AA)을 가로 질러 연장되는 스트립 구조일 수 있다. 일부 실시예에서, 게이트 구조(114)는 활성 영역(AA)을 가로 질러 연장되지 않을 수 있다. 일부 실시예에서, 게이트 구조(114)는 HV 반도체 소자(100)의 게이트 역할을 하는 게이트 전극(132), 및 게이트 전극(132)과 반도체 기판(102) 사이에 배치되는 게이트 유전체층(134)을 포함할 수 있다. 일부 실시예에서, 게이트 구조(114)는 게이트 전극(132)과 게이트 유전체층(134)의 측벽에 배치되는 스페이서를 더 포함할 수 있다.
제1 격리 구조(106)는 게이트 구조(114)의 일측에서 반도체 기판(102)의 활성 영역(AA)에 배치된다. 게이트 구조(114)의 연장 방향(예를 들어, 제1 방향(D1))에서의 제1 격리 구조(106)의 폭(W1)이 제1 방향(D1)에서의 활성 영역(AA)의 폭보다 작다. 일부 실시예에서, 제1 격리 구조(106)는 제2 격리 구조(116)로부터 분리되어 있다. 일부 실시예에서, 제1 격리 구조(106)는 STI 또는 다른 적절한 종류의 격리 구조일 수 있다. 제2 방향(D2)에서의 제1 격리 구조(106)의 폭이 디바이스 특성의 요구사항에 따라 조정될 수 있다.
제1 드리프트 영역(108)은 평면도에서 반도체 기판(102)의 활성 영역(AA)과 제1 격리 구조(106)의 적어도 3개의 측면에 배치되고, 제1 격리 구조(106)는 제1 드리프트 영역(108)을 수직으로 관통한다. 다르게 말하면, 제1 격리 구조(106)의 바닥(106B)이 제1 드리프트 영역(108)의 바닥(108B)보다 깊다. 제1 격리 구조(106)가 수직 방향(VD)을 따라 제1 드리프트 영역(108)을 관통할 수 있다는 것을 유의해야 한다. 일부 실시예에서, 제1 드리프트 영역(108)은 평면도에서 제1 격리 구조(106)를 횡방향으로(laterally) 둘러쌀 수 있다. 따라서, 평면도에서의 제1 드리프트 영역(108)의 형상이 "O" 형상또는 링 형상과 유사할 수 있다. 일부 실시예에서, 제1 드리프트 영역(108)이 제1 격리 구조(106)의 다른 3개의 측면에 배치될 수 있도록, 제1 격리 구조(106)의 가장자리(106E1)와 가장자리(106E2)가 제2 격리 구조(116)에 연결될 수 있다. 제1 드리프트 영역(108)은 제1 전도도 유형을 보완하는 제2 전도도 유형을 가지고 있을 수 있다. 일부 실시예에서, 제1 드리프트 영역(108)은 평면도에서 부분적으로 게이트 구조(114)와 중첩할 수 있다. 일부 실시예에서, 제1 방향(D1)에서의 제1 드리프트 영역(108)의 폭(W2)이 제2 격리 구조(116)에 의해 규정될 수 있고, 따라서 제1 방향(D1)에서의 활성 영역(AA)의 폭과 실질적으로 동일할 수 있다.
제1 도핑 영역(110)은 제1 드리프트 영역(108)에 배치되고 제1 드리프트 영역(108)으로 둘러싸여 있고, 제1 격리 구조(106)는 제1 도핑 영역(110)과 게이트 구조(114) 사이에 배치된다. 제1 도핑 영역(110)은 제2 전도도 유형을 가지고 있고, 제1 드리프트 영역(108)의 도핑 농도가 제1 도핑 영역(110)의 도핑 농도보다 낮다. 제1 도핑 영역(110)은 HV 반도체 소자(100)의 드레인/소스 역할을 할 수 있다. 일 실시예에서, 제1 도핑 영역(110)은 HV 반도체 소자(100)의 드레인/소스 단자로 사용되어 다른 외부 디바이스 또는 전원에 연결될 수 있다. 즉, 제1 드리프트 영역(108)은 제1 도핑 영역(110)을 통해서만 다른 외부 디바이스에 전기적으로 연결된다. 제1 격리 구조(106)가 제1 도핑 영역(110)과 게이트 구조(114) 사이에 배치되고 또한 제1 격리 구조(106)가 제1 드리프트 영역(108)을 수직으로 관통하기 때문에, 게이트 구조(114) 아래의 제1 도핑 영역(110)으로부터 반도체 기판(102) 또는 우물 영역(118)까지의 전류 경로(CP)(도 1a에 도시된 화살표로 표시됨)가 제1 격리 구조(106) 주위에 있어야 하며, 제1 격리 구조(106) 바로 아래에 있지 않을 것이다. 따라서, 제1 격리 구조(106)의 배치로 인해 제1 도핑 영역(110)으로부터의 전기장이 게이트 구조(114)에 영향을 미치는 것을 감소시킴으로써, HV 반도체 소자(100)의 드레인/소스에서의 항복 전압을 높일 수 있다. 제1 방향(D1)에서 제1 격리 구조(106)의 폭(W1)을 넓힘으로써, 전류 경로(CP)가 연장될 수 있다. 본 실시예에서, 제1 방향(D1)에서의 제1 격리 구조(106)의 폭(W1)이 제1 방향(D1)에서의 제1 도핑 영역(110)의 폭(W3)보다 크거나 같을 수 있다. 예를 들어, 제1 방향(D1)에서의 제1 격리 구조(106)의 폭(W1)이 제1 방향(D1)에서의 제1 도핑 영역(110)의 폭(W3)과 제1 방향(D1)에서의 제1 드리프트 영역(108)의 폭(W2) 사이에 있을 수 있다. 즉, 제1 도핑 영역(110)은 제1 방향(D1)에서의 제1 격리 구조(106)의 양측 가장자리(106E1, 106E2)(즉, 제2 격리 구조(116)에 가까운 가장자리) 사이에 배치되고, 게이트 구조(114) 아래의 제1 도핑 영역(110)에서 반도체 기판(102) 또는 우물 영역(118)까지의 전류 경로(CP)가 연장될 수 있도록, 제1 도핑 영역(110)은 게이트 구조(114)의 연장 방향에 수직인 방향(예를 들어, 제2 방향(D2))으로 제1 격리 구조(106)와 완전히 중첩함으로써, HV 반도체 소자(100)의 드레인/소스에서의 항복 전압을 더 크게 높인다. 또한, 항복 전압은, 예를 들어 제1 격리 구조(106)의 폭(W1)에 기초하여 조정될 수 있다.
제2 도핑 영역(112)은 제1 드리프트 영역(108)에 대향하는 게이트 구조(114)의 다른 측에서 반도체 기판(102)의 활성 영역(AA)에 배치된다. 제2 도핑 영역(112)은 제2 전도도 유형을 가지고 있고 HV 반도체 소자(100)의 소스/드레인 역할을 할 수 있으며, 이는 제2 도핑 영역(112)이 HV 반도체 소자(110)의 소스/드레인 단자로 사용되어 다른 외부 디바이스 또는 전원과 연결될 수 있다는 것을 의미한다.
일부 실시예에서, HV 반도체 소자(100)는 선택적으로, 제2 도핑 영역(112)과 마주하는 게이트 구조(114)의 일측에서 반도체 기판(102)의 활성 영역(AA)에 배치되는 적어도 하나의 제2 드리프트 영역(130)을 더 포함할 수 있고, 제2 도핑 영역(112)은 제2 드리프트 영역(130)에 배치되고 제2 드리프트 영역(130)으로 둘러싸여 있다. 이러한 상황에서, 제2 드리프트 영역(130)은 제2 전도도 유형을 가지고 있고, 제2 드리프트 영역(130)의 도핑 농도가 제2 도핑 영역(112)의 도핑 농도보다 낮으며, 제2 드리프트 영역(130)은 제2 도핑 영역(112)을 통해서만 다른 외부 디바이스에 전기적으로 연결된다. 일부 실시예에서, 제2 드리프트 영역(130)은 평면도에서 게이트 구조(114)와 부분적으로 중첩할 수 있다. 이러한 상황에서, 제1 드리프트 영역(108)과 제2 드리프트 영역(130) 사이에 그리고 게이트 구조(114) 아래에 있는 반도체 기판(102) 또는 우물 영역(118)은 HV 반도체 소자(100)의 채널 영역(104)을 형성할 수 있다. 일부 실시예에서, 제2 드리프트 영역(130)의 폭(W5)이 제1 방향(D1)에서의 활성 영역(AA)의 폭과 실질적으로 동일할 수 있다.
일부 실시예에서, HV 반도체 소자(100)는 선택적으로, 제2 도핑 영역(112)과 마주하는 게이트 구조(114)의 일측에서 반도체 기판(102)의 활성 영역(AA)에 배치되는 적어도 하나의 제3 격리 구조(136)를 더 포함할 수 있다. 제3 격리 구조(136)는 제2 도핑 영역(112)과 게이트 구조(114) 사이에 배치된다. 제2 드리프트 영역(130)은 평면도에서 제3 격리 구조(136)의 적어도 3개의 측면에 배치될 수 있다. 일부 실시예에서, 제2 드리프트 영역(130)은 평면도에서 제3 격리 구조(136)를 횡방향으로 둘러쌀 수 있다. 따라서, 평면도에서의 제2 드리프트 영역(130)의 형상도 "O"자형 또는 링 형상일 수 있다. 일부 실시예에서, 제2 드리프트 영역(130)이 제3 격리 구조(136)의 3개의 측면에 배치될 수 있도록, 제3 격리 구조(136)의 가장자리가 제2 격리 구조(116)에 연결될 수 있다. 일부 실시예에서, 제3 격리 구조(136)는 제2 드리프트 영역(130)을 수직으로 관통할 수 있다. 다르게 말하면, 제3 격리 구조(136)의 바닥(136B)이 제2 드리프트 영역(130)의 바닥(130B)보다 깊다. 일부 실시예에서, 제1 방향(D1)에서의 제3 격리 구조(136)의 폭(W4)이 제1 방향(D1)에서의 제2 드리프트 영역(130)의 폭(W5)보다 작다. 제2 방향(D2)에서의 제3 격리 구조(136)의 폭이 디바이스 특성의 요구사항에 따라 조정될 수 있다. 일부 실시예에서, 제3 격리 구조(136)는 제2 격리 구조(116)로부터 분리되어 있다. 일부 실시예에서, 제3 격리 구조(136)는 STI 또는 다른 적합한 격리 구조일 수 있다. 일부 실시예에서, 제1 도핑 영역(110), 제1 드리프트 영역(108), 및 제1 격리 구조(106)는 게이트 구조(114)에 대해 제2 도핑 영역(112), 제2 드리프트 영역(130), 및 제3 격리 구조(136)와 각각 대칭일 수 있다.
제3 격리 구조(136)가 제1 격리 구조(106)과 유사하거나 또는 동일한 구조를 가지고 있으므로, 제3 격리 구조(136)는 제1 격리 구조(106)과 동일한 기능을 가지고 있을 수 있다. 따라서, 제3 격리 구조(136)의 배치가 게이트 구조(114) 위의 제2 도핑 영역(112)으로부터의 전기장의 효과를 감소시킴으로써, HV 반도체 소자(100)의 소스/드레인에서의 항복 전압을 높일 수 있다. 본 실시예에서, 제1 방향(D1)에서의 제3 격리 구조(136)의 폭(W4)이 제1 방향(D1)에서의 제2 도핑 영역(112)의 폭(W6)과 제1 방향(D1)에서의 제2 드리프트 영역(130)의 폭(W5) 사이에 있다. 다르게 말하면, 게이트 구조(114) 아래에 있는 제2 도핑 영역(112)에서 반도체 기판(102) 또는 우물 영역(118)까지의 전류 경로가 연장될 수 있도록, 제2 도핑 영역(112)은 제1 방향(D1)으로 제3 격리 구조(136)의 양측 가장자리(136E1, 136E2) 사이에 배치되고, 제2 도핑 영역(112)은 게이트 구조(114)의 연장 방향(예를 들어 제2 방향(D2))에 수직인 방향으로 제3 격리 구조(136)와 완전히 중첩함으로써, HV 반도체 소자(100)의 소스/드레인에서의 항복 전압을 더 크게 높인다.
일부 실시예에서, 제1 전도도 유형과 제2 전도도 유형이 각각 p형과 n형이므로, HV 반도체 소자(100)는 n형 트랜지스터이지만 이에 제한되지 않는다. 일부 실시예에서, HV 반도체 소자(100)가 p형 트랜지스터일 수 있도록, 제1 전도도 유형과 제2 전도도 유형도 각각 n형과 p형일 수 있다.
전술한 HV 반도체 소자(100)와 같이, 제1 격리 구조(106)의 깊이(DP1)가 제1 드리프트 영역(108)의 깊이(DP2)보다 크고 또한 제1 격리 구조(106)의 폭(W1)이 제1 도핑 영역(110)의 폭(W3)보다 크기 때문에, 드레인/소스에서의 항복 전압이 크게 높아질 수 있다. 유사하게, 제3 격리 구조(136)의 배치는 소스/드레인에서의 항복 전압을 크게 높일 수 있다. 제1 격리 구조(106)의 깊이(DP1)와 제3 격리 구조(136)의 깊이가 예를 들어 각각 300nm일 수 있다. 제1 드리프트 영역(108)의 깊이(DP2)가 제1 격리 구조(106)의 깊이(DP1)보다 작으므로, HV 반도체 소자(100)의 채널 영역(104)의 채널 길이(CL)가 약 1㎛이도록 제어될 수 있다는 것을 유의해야 한다. 제1 드리프트 영역의 깊이가 제1 격리 구조보다 크게 만들어지면, 예컨대 300nm보다 크게 만들어지면, 채널 영역의 채널 길이가 2㎛보다 크게 연장됨으로써, HV 반도체 소자의 크기가 줄어드는 것을 제한할 필요가 있다. 하지만, 본 실시예의 HV 반도체 소자(100)에서, 제1 격리 구조(106)의 깊이(DP1)가 제1 드리프트 영역(108)의 깊이(DP2)보다 크기 때문에, 항복 전압이 높아질 수 있을 뿐만 아니라 채널 영역(104)의 채널 길이(CL)도 유지되거나 또는 줄어들 수 있다.
도 2는 제1 실시예에 따른 HV 반도체 소자와 제1 격리 구조가 없는 HV 반도체 소자의 항복 전압을 개략적으로 나타내는 도면이다. 도 2에 도시된 바와 같이, 제1 격리 구조가 없는 HV 반도체 소자는 드레인에서 약 30V의 항복 전압을 가질 수 있지만, 전술한 실시예의 HV 반도체 소자(100)는 드레인에서 약 40V의 항복 전압을 가질 수 있다. 이러한 이유로, 전술한 실시예의 HV 반도체 소자(100)의 항복 전압이 크게 높아진다.
도 3은 제1 실시예에 따른 HV 반도체 소자를 제조하기 위한 예시적인 방법을 개략적으로 나타내는 흐름도이다. 도 4a 내지 도 5a와 도 1a는 예시적인 방법의 다른 단계에서 예시적인 구조를 개략적으로 나타내는 평면도이다. 도 4b 내지 도 5b와 도 1b는 예시적인 방법의 다른 단계에서 예시적인 구조를 개략적으로 나타내는 단면도이다. 본 실시예의 HV 반도체 소자를 제조하는 방법은 다음의 단계를 포함하지만 이에 제한되지 않는다. 먼저, 도 3, 도 4a, 및 도 4b에 도시된 바와 같이, 반도체 기판(102)을 제공하는 단계 S10이 수행된다. 일부 실시예에서, 반도체 기판(102)을 제공하는 단계는, 반도체 기판(102)에 우물 영역(118)을 형성하는 단계를 더 포함할 수 있다. 다음, 적어도 하나의 제1 격리 구조(106)를 형성하는 단계 S12가 수행된다. 일부 실시예에서, 제1 격리 구조(106)를 형성하는 단계는, 활성 영역(AA)을 규정하기 위해 반도체 기판(102)에 제2 격리 구조(116)를 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 제1 격리 구조(106)를 형성하는 단계는 선택적으로, 반도체 기판(102)에 제3 격리 구조(136)를 형성하는 단계를 더 포함할 수 있다. 즉, 제1 격리 구조(106), 제2 격리 구조(116), 및 제3 격리 구조(136)는 동시에 형성될 수 있다. 따라서, 제1 격리 구조(106)의 바닥(106B), 제2 격리 구조(116)의 바닥(116B), 및 제3 격리 구조(136)의 바닥(136B)이 동일한 레벨에 위치한다. 일부 실시예에서, 제1 격리 구조(106)의 바닥(106B)이 우물 영역(118)의 바닥(118B)보다 얕을 수 있다.
이어서, 도 3, 도 5a, 및 도 5b에 도시된 바와 같이, 반도체 기판(102) 위에 게이트 구조(114)를 형성하는 단계 S14가 수행된다. 구체적으로, 유전체층과 도전층이 반도체 기판(102) 위에 순차적으로 적층될 수 있고, 그런 다음 도전층과 유전체층이 하나의 단계 또는 다른 단계에서 패터닝되어 게이트 전극(132)과 게이트 유전체층(134)을 형성한다. 일부 실시예에서, 게이트 구조(114)를 형성하는 단계는, 게이트 전극(132)과 게이트 유전체층(134)을 둘러싸는 스페이서를 형성하는 단계를 더 포함할 수 있다. 게이트 구조(114)가 형성된 후, 단계 S16이 수행되어 게이트 구조(114)의 일측에서 반도체 기판(102)의 활성 영역에 제1 드리프트 영역(108)을 형성한다. 일부 실시예에서, 제1 드리프트 영역(108)을 형성하는 단계는, 제1 드리프트 영역(1)과 대향하는 게이트 구조(114)의 다른 측에서 반도체 기판(102)의 활성 영역에 제2 드리프트 영역(130)을 형성하는 단계를 더 포함한다. 따라서, 채널 영역(104)은 제1 드리프트 영역(108)과 제2 드리프트 영역(130) 사이에 형성될 수 있다. 예를 들어, 제1 드리프트 영역(108)과 제2 드리프트 영역(130)은 게이트 구조(114)와 전술한 격리 구조를 마스크로 이용하는 자기 정렬 공정(self-aligning process)에 의해 형성될 수 있다. 이러한 상황에서, 채널 영역(104)의 채널 길이(CL)가 게이트 구조(114)에 의해 규정될 수 있다. 일부 실시예에서, 제1 드리프트 영역(108)과 제2 드리프트 영역(130)을 형성하는 단계는 여분의 포토마스크를 이용하여 수행될 수 있고, 이러한 상황에서, 채널 영역(104)의 채널 길이(CL)가 제1 드리프트 영역(108)과 제2 드리프트 영역(130)에 의해 규정된다. 일부 실시예에서, 제1 드리프트 영역(108)과 제2 드리프트 영역(130)을 형성하는 단계는 제1 격리 구조(106), 제2 격리 구조(116), 및 제3 격리 구조(136)를 형성하기 전에 수행될 수 있다. 일부 실시예에서, 제1 드리프트 영역(108)과 제2 드리프트 영역(130)을 형성하는 단계는 게이트 구조(114)를 형성하기 전에 수행될 수 있다. 제1 드리프트 영역(108)의 깊이(DP2)가 제1 격리 구조(106)의 깊이(DP1)보다 얕으므로, 제1 드리프트 영역(108)에 대한 어닐링 시간이 너무 길지 않아도 된다. 따라서, 동작 전압이 약 40V인 HV 반도체 소자(100)의 경우, 채널 길이(CL)가 용이하게 제어되어 약 1μm로 줄어들 수 있고; 동작 전압이 약 10 V 이상인 HV 반도체 소자(100)의 경우, 채널 길이(CL)가 1μm보다 작게 줄어들 수 있다.
도 3, 도 1a, 및 도 1b에 도시된 바와 같이, 다른 포토마스크를 이용하여 제1 드리프트 영역(108)에 제1 도핑 영역(110)을 형성하고 제2 드리프트 영역(130)에 제2 도핑 영역(112)을 형성하는 단계 S18이 수행된다. 따라서, 본 실시예의 HV 반도체 소자(100)가 형성될 수 있다. 제1 도핑 영역(110)과 제2 도핑 영역(112)이 전술한 격리 구조를 마스크로 이용하여 형성되지 않기 때문에, 형성된 제1 도핑 영역(110)이 제1 격리 구조(106)와 이격되어 있을 수 있고, 형성되는 제2 도핑 영역(112)이 제3 격리 구조(136)과 이격되어 있을 수 있다. 일부 실시예에서, 게이트 구조(114)가 제1 도핑 영역(110)과 제2 도핑 영역(112)을 형성한 후에 형성될 수 있도록, 게이트 구조(114)는 게이트-마지막 공정(gate-last process)에 의해 형성될 수 있다.
HV 반도체 소자와 그 제조 방법은 전술한 실시예에 제한되지 않으며, 다른 바람직한 실시예가 있을 수 있다. 설명을 단순화하기 위해, 다음의 실시예 각각의 동일한 구성 요소들이 동일한 기호로 표시된다. 이러한 실시예들 간의 차이점을 비교하는 것이 더 용이할 수 있도록, 하기 설명에서는 다른 실시예들 간의 차이점을 자세히 설명하고 동일한 특징은 반복하여 설명하지 않는다.
도 6은 본 발명의 제2 실시예에 따른 예시적인 HV 반도체 소자를 개략적으로 나타내는 평면도이다. 본 실시예에서 제공되는 HV 반도체 소자(200)와 제1 실시예의 차이점은, HV 반도체 소자(200)가 하나의 단자(드레인 또는 소스)에서 높은 항복 전압을 가질 수 있다는 것이다. 구체적으로, HV 반도체 소자(200)는 제1 실시예의 제2 드리프트 영역과 제3 격리 구조를 포함하지 않는다. 본 실시예에서, HV 반도체 소자(200)는 반도체 기판(102)에 그리고 제2 도핑 영역(112) 바로 옆에 콘택 도핑 영역(238)을 더 포함할 수 있다. 콘택 도핑 영역(238)은 제2 도핑 영역(112)을 형성한 후 형성될 수 있고, 제2 전도도 유형을 가지고 있을 수 있다. 일부 실시예에서, HV 반도체 소자(200)는 우물 영역을 포함하지 않을 수 있다.
도 7a는 본 발명의 제3 실시예에 따른 예시적인 HV 반도체 소자를 개략적으로 나타내는 평면도이고, 도 7b는 예시적인 HV 반도체 소자를 도 7a의 절단선 B-B '를 따라 자른 단면도를 개략적으로 도시하고 있다. 본 실시예에서 제공되는 HV 반도체 소자(300)와 제1 실시예의 차이점은, HV 반도체 소자(300)가 게이트 구조의 연장 방향에 수직인 방향(예를 들어, 제2 방향(D2))을 따라 배열되는 복수의 제1 격리 구조(306)를 포함한다는 것이다. 본 실시예에서, 각각의 제1 격리 구조(306)는 제1 실시예의 제1 격리 구조와 유사하거나 또는 동일할 수 있고, 제2 방향(D2)에서의 각각의 제1 격리 구조(306)의 폭이 디바이스 특성의 요구사항에 따라 조정될 수 있다. 일부 실시예에서, 제1 격리 구조(306)의 적어도 하나의 폭(W1)이 제1 도핑 영역(110)의 폭(W3)과 제1 드리프트 영역(108)의 폭(W2) 사이에 있을 수 있고, 제1 격리 구조(306)의 다른 하나의 폭(W1)이 제1 도핑 영역(110)의 폭(W3)보다 작을 수 있다. 일부 실시예에서, 제1 격리 구조(306)의 적어도 하나의 바닥(306B)이 제1 드리프트 영역(108)의 바닥(108B)보다 깊을 수 있고, 제1 격리 구조(306)의 다른 하나의 바닥(306B)이 제1 드리프트 영역(108)의 바닥(108B)보다 얕을 수 있다. 일부 실시예에서, HV 반도체 소자(300)는 선택적으로, 제2 방향(D2)을 따라 배열되는 복수의 제3 격리 구조(336)를 포함할 수 있다. 제3 격리 구조(336)의 구조가 제1 격리 구조(306)와 유사하거나 또는 동일할 수 있고 이에 대해 상세하게 설명하지 않을 것이다.
도 8은 본 발명의 제4 실시예에 따른 예시적인 HV 반도체 소자를 개략적으로 타내는 평면도이다. 본 실시예에서 제공되는 HV 반도체 소자(400)와 제1 실시예의 차이점은, HV 반도체 소자(400)가 게이트 구조(114)의 연장 방향(예를 들어, 제1 방향(D1))을 따라 배열되는 복수의 제1 격리 구조(406)를 포함한다는 것이다. 본 실시예에서, 제1 격리 구조(406)는 서로 이격되어 있고, HV 반도체 소자(400)는 또한 제1 드리프트 영역(108)에 배치되고 제1 방향(D1)을 따라 배열되는 복수의 제1 도핑 영역(410)을 포함할 수 있다. 각각의 제1 격리 구조(406)는 제1 실시예의 제1 격리 구조(106)와 유사하거나 또는 동일할 수 있고, 제1 드리프트 영역(108)을 수직으로 관통하기 때문에 상세하게 설명하지 않을 것이다. 각각의 제1 도핑 영역(410)에서 채널 영역까지의 전류 경로(CP)를 연장하기 위해, 각각의 제1 격리 구조(406)는 대응하는 제1 도핑 영역(410)과 게이트 구조(114) 사이에 배치될 수 있다. 구체적으로, 제1 도핑 영역(410)은 게이트 구조(114)의 연장 방향에 수직인 방향(예를 들어, 제2 방향(D2))으로 제1 격리 구조(406)와 완전히 중첩한다. 즉, 제1 방향에서의 각각의 제1 격리 구조(406)의 폭(D1)이 제1 방향(D1)에서의 대응하는 제1 도핑 영역(410)의 폭보다 크다. 일부 실시예에서, HV 반도체 소자(400)는 또한 복수의 제1 드리프트 영역(108)을 포함할 수 있고, 제1 격리 구조(406) 중 하나와 제1 도핑 영역(410) 중 하나가 각각의 제1 드리프트 영역(108)에 배치된다. 일부 실시예에서, HV 반도체 소자(400)는 선택적으로, 제1 방향(D1)을 따라 배열되는 복수의 제3 격리 구조(436)와, 제2 드리프트 영역(130)에 배치되고 제1 방향(D1)으로 배열되는 복수의 제2 도핑 영역(412)을 포함할 수 있다. 제3 격리 구조(436)의 구조가 제1 격리 구조(406)과 유사하거나 또는 동일할 수 있고, 제2 드리프트 영역(130)을 수직으로 관통하며 상세하게 설명하지 않을 것이다. 각각의 제2 도핑 영역(412)에서 채널 영역까지의 전류 경로를 연장하기 위해, 각각의 제3 격리 구조(436)는 대응하는 제2 도핑 영역(412)과 게이트 구조(114) 사이에 배치될 수 있고, 제1 방향(D1)에서의 각각의 제3 격리 구조(436)의 폭이 제1 방향(D1)에서의 대응하는 제2 도핑 영역(412)의 폭보다 크다. 일부 실시예에서, HV 반도체 소자(400)는 또한 복수의 제2 드리프트 영역(130)을 포함할 수 있고, 제2 격리 구조(436) 중 하나와 제2 도핑 영역(412) 중 하나가 각각의 제2 드리프트 영역(130)에 배치된다.
개시되는 HV 반도체 소자와 그 제조 방법을 사용함으로써, 채널 영역의 채널 길이를 연장하지 않으면서 드레인/소스에서의 항복 전압을 크게 높일 수 있거나 또는 채널 영역의 채널 길이를 줄일 수 있도록, 도핑 영역과 게이트 구조 사이의 격리 구조의 깊이가 드리프트 영역의 깊이보다 클 수 있고, 격리 구조의 제1 방향의 폭이 도핑 영역의 폭보다 클 수 있다.
구체적인 실시예에 대한 앞의 설명이 본 발명의 일반적인 특성을 완전히 드러내기 때문에, 다른 사람들이 당 업계의 기술 내에서 지식을 적용함으로써 과도한 실험없이 그리고 본 발명의 일반적인 개념에서 벗어나지 않으면서 이러한 특정 실시예를 쉽게 수정하거나 및/또는 개조하여 다양하게 적용할 수 있다. 따라서, 이러한 개조와 수정은 본 발명과 본 명세서에서 제시된 지침에 기초하여, 개시된 실시예의 균등물의 의미와 범위 안에 있게 하려는 것이다. 본 명세서의 어법 또는 용어가 제한이 아니라 설명을 위한 것으로, 본 명세서의 전문 용어 또는 어법이 본 발명과 지침을 고려하여 당업자에 의해 해석되어야 한다고 이해해야 한다.
앞에서는 지정된 기능들과 이들의 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 본 발명의 실시예에 대해 설명하였다. 본 명세서에서는 이러한 기능적 빌딩 블록의 경계가 설명의 편의를 위해 임의로 정의되어 있다. 지정된 기능들과 이들의 관계가 적절하게 수행되는 한, 대체 경계가 정의될 수 있다.
발명의 내용과 초록은 발명자가 고려한 바와 같이 본 발명의 모든 예시적인 실시예가 아니라 하나 이상의 실시예를 제시할 수 있고, 따라서 본 발명과 첨부된 청구 범위를 어떤 식으로든 제한하려는 것이 아니다.
당업자라면 본 발명의 교시를 유지하면서 고전압 반도체 소자와 그 제조 방법에 대해 수많은 수정과 변경이 이루어질 수 있다는 것을 쉽게 알 수 있을 것이다. 따라서, 전술한 개시는 첨부된 청구 범위의 한계와 경계에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (22)

  1. 고전압 반도체 소자(high voltage semiconductor device)로서,
    활성 영역을 가진 반도체 기판 - 상기 반도체 기판은 제1 전도도 유형을 가지고 있음 -;
    상기 반도체 기판의 활성 영역의 상면 위에 배치되는 게이트 구조;
    평면도에서 상기 게이트 구조의 일측에 상기 반도체 기판의 활성 영역에 배치되는 적어도 하나의 제1 격리 구조(isolation structure);
    상기 게이트 구조의 일측에서 상기 반도체 기판의 활성 영역에 배치되는 적어도 하나의 제1 드리프트 영역 - 상기 적어도 하나의 제1 드리프트 영역은 상기 제1 전도도 유형을 보완하는 제2 전도도 유형을 가지고 있고, 상기 적어도 하나의 제1 격리 구조는 상기 적어도 하나의 제1 드리프트 영역을 수직으로 관통하며, 상기 적어도 하나의 제1 드리프트 영역 아래의 상기 적어도 하나의 제1 격리 구조의 일부는 상기 제1 전도도 유형의 반도체 기판에 물리적으로 직접 접촉함 -; 및
    상기 적어도 하나의 제1 드리프트 영역에 배치되는 적어도 하나의 제1 도핑 영역 - 상기 적어도 하나의 제1 도핑 영역은 상기 제2 전도도 유형을 가지고 있고, 상기 적어도 하나의 제1 격리 구조는 상기 평면도에서 상기 게이트 구조와 상기 적어도 하나의 제1 도핑 영역 사이에 배치되고, 상기 게이트 구조, 상기 적어도 하나의 제1 격리 구조 및 상기 적어도 하나의 제1 도핑 영역은 상기 평면도에서 일 방향을 따라 순차적으로 배열되고, 상기 일 방향에 수직인 다른 방향에서의 상기 적어도 하나의 제1 격리 구조의 폭은 상기 평면도에서 상기 다른 방향에서의 상기 적어도 하나의 제1 도핑 영역의 폭보다 크거나 같음 -
    을 포함하고,
    상기 적어도 하나의 제1 드리프트 영역 및 상기 적어도 하나의 제1 격리 구조는 상기 평면도에서 상기 게이트 구조의 동일한 측면에 배치되고, 상기 적어도 하나의 제1 드리프트 영역은 상기 평면도에서 상기 적어도 하나의 제1 격리 구조를 횡방향으로 둘러싸며,
    상기 적어도 하나의 제1 도핑 영역은 상기 적어도 하나의 제1 드리프트 영역에 의해 상기 적어도 하나의 제1 격리 구조로부터 이격되고, 상기 적어도 하나의 제1 드리프트 영역의 바닥은 상기 적어도 하나의 제1 도핑 영역의 바닥보다 깊으며, 상기 적어도 하나의 제1 드리프트 영역의 도핑 농도는 상기 적어도 하나의 제1 도핑 영역의 도핑 농도보다 낮은, 고전압 반도체 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 도핑 영역은, 상기 게이트 구조의 연장 방향으로 상기 적어도 하나의 제1 격리 구조의 양측 가장자리 사이에 배치되는, 고전압 반도체 소자.
  3. 제1항에 있어서,
    상기 고전압 반도체 소자는 상기 반도체 기판에 배치되는 제2 격리 구조를 더 포함하고, 상기 제2 격리 구조는 상기 활성 영역을 규정하는 개구부를 가진, 고전압 반도체 소자.
  4. 제3항에 있어서,
    상기 적어도 하나의 제1 격리 구조는 상기 제2 격리 구조로부터 분리되어 있는, 고전압 반도체 소자.
  5. 제3항에 있어서,
    상기 제2 격리 구조의 바닥이 상기 적어도 하나의 제1 드리프트 영역의 바닥보다 깊은, 고전압 반도체 소자.
  6. 제1항에 있어서,
    상기 고전압 반도체 소자는 상기 게이트 구조의 다른 측에서 상기 반도체 기판의 활성 영역에 배치되는 적어도 하나의 제2 도핑 영역을 더 포함하고, 상기 적어도 하나의 제2 도핑 영역은 상기 제2 전도도 유형을 가진, 고전압 반도체 소자.
  7. 제6항에 있어서,
    상기 고전압 반도체 소자는 상기 게이트 구조의 다른 측에서 상기 반도체 기판의 활성 영역에 배치되는 적어도 하나의 제2 드리프트 영역을 더 포함하고, 상기 적어도 하나의 제2 도핑 영역은 상기 적어도 하나의 제2 드리프트 영역에 배치되며, 상기 적어도 하나의 제2 드리프트 영역은 상기 제2 전도도 유형을 가지고 있으며, 상기 적어도 하나의 제2 드리프트 영역의 도핑 농도가 상기 적어도 하나의 제2 도핑 영역의 도핑 농도보다 낮은, 고전압 반도체 소자.
  8. 제7항에 있어서,
    상기 고전압 반도체 소자는 상기 적어도 하나의 제2 도핑 영역과 상기 게이트 구조 사이에서 상기 반도체 기판의 활성 영역에 배치되는 제3 격리 구조를 더 포함하고, 상기 제3 격리 구조는 상기 적어도 하나의 제2 드리프트 영역을 수직으로 관통하는, 고전압 반도체 소자.
  9. 제8항에 있어서,
    상기 적어도 하나의 제2 도핑 영역은 상기 게이트 구조의 연장 방향으로 상기 제3 격리 구조의 양측 가장자리 사이에 배치되는, 고전압 반도체 소자.
  10. 제1항에 있어서,
    상기 적어도 하나의 제1 격리 구조는 상기 게이트 구조의 연장 방향에 수직인 방향을 따라 배열되는 복수의 제1 격리 구조를 포함하는, 고전압 반도체 소자.
  11. 제1항에 있어서,
    상기 적어도 하나의 제1 격리 구조는, 서로 이격되어 있고 상기 게이트 구조의 연장 방향을 따라 배열되는 복수의 제1 격리 구조를 포함하고, 상기 고전압 반도체 소자는 복수의 제1 도핑 영역을 포함하며, 상기 복수의 제1 도핑 영역은 상기 게이트 구조의 연장 방향에 수직인 방향으로 상기 복수의 제1 격리 구조와 완전히 중첩하는, 고전압 반도체 소자.
  12. 고전압 반도체 소자(high voltage semiconductor device)를 제조하기 위한 방법으로서,
    제1 전도도 유형을 가진 반도체 기판을 제공하는 단계 - 상기 반도체 기판은 활성 영역을 가지고 있음 -;
    상기 반도체 기판의 활성 영역에 적어도 하나의 제1 격리 구조(isolation structure)를 형성하는 단계;
    평면도에서 상기 적어도 하나의 제1 격리 구조의 일측에 그리고 상기 반도체 기판의 활성 영역의 상면 위에 게이트 구조를 형성하는 단계;
    상기 게이트 구조의 일측에서 상기 반도체 기판의 활성 영역에 적어도 하나의 제1 드리프트 영역을 형성하는 단계 - 상기 적어도 하나의 제1 드리프트 영역은 상기 제1 전도도 유형을 보완하는 제2 전도도 유형을 가지고 있고, 상기 적어도 하나의 제1 격리 구조의 바닥이 상기 적어도 하나의 제1 드리프트 영역의 바닥보다 깊으며, 상기 적어도 하나의 제1 드리프트 영역 아래의 상기 적어도 하나의 제1 격리 구조의 일부는 상기 제1 전도도 유형의 반도체 기판에 물리적으로 직접 접촉함 -; 및
    상기 적어도 하나의 제1 드리프트 영역에 적어도 하나의 제1 도핑 영역을 형성하는 단계 - 상기 적어도 하나의 제1 도핑 영역은 상기 제2 전도도 유형을 가지고 있고, 상기 적어도 하나의 제1 격리 구조는 상기 평면도에서 상기 게이트 구조와 상기 적어도 하나의 제1 도핑 영역 사이에 배치되고, 상기 게이트 구조, 상기 적어도 하나의 제1 격리 구조 및 상기 적어도 하나의 제1 도핑 영역은 상기 평면도에서 일 방향을 따라 순차적으로 배열되고, 상기 일 방향에 수직인 다른 방향에서의 상기 적어도 하나의 제1 격리 구조의 폭은 상기 평면도에서 상기 다른 방향에서의 상기 적어도 하나의 제1 도핑 영역의 폭보다 크거나 같음 -
    를 포함하고,
    상기 적어도 하나의 제1 드리프트 영역 및 상기 적어도 하나의 제1 격리 구조는 상기 평면도에서 상기 게이트 구조의 동일한 측면에 배치되고, 상기 적어도 하나의 제1 드리프트 영역은 상기 평면도에서 상기 적어도 하나의 제1 격리 구조를 횡방향으로 둘러싸며,
    상기 적어도 하나의 제1 도핑 영역은 상기 적어도 하나의 제1 드리프트 영역에 의해 상기 적어도 하나의 제1 격리 구조로부터 이격되고, 상기 적어도 하나의 제1 드리프트 영역의 바닥은 상기 적어도 하나의 제1 도핑 영역의 바닥보다 깊으며, 상기 적어도 하나의 제1 드리프트 영역의 도핑 농도는 상기 적어도 하나의 제1 도핑 영역의 도핑 농도보다 낮은, 고전압 반도체 소자를 제조하기 위한 방법.
  13. 제12항에 있어서,
    상기 적어도 하나의 제1 격리 구조를 형성하는 단계는,
    상기 반도체 기판에 제2 격리 구조를 형성하는 단계 - 상기 제2 격리 구조는 상기 활성 영역을 규정하는 개구부를 가지고 있음 -
    를 포함하는, 고전압 반도체 소자를 제조하기 위한 방법.
  14. 제13항에 있어서,
    상기 적어도 하나의 제1 격리 구조는 상기 제2 격리 구조와 이격되어 있는, 고전압 반도체 소자를 제조하기 위한 방법.
  15. 제12항에 있어서,
    상기 적어도 하나의 제1 도핑 영역을 형성하는 단계는,
    상기 게이트 구조의 다른 측에서 상기 반도체 기판의 활성 영역에 적어도 하나의 제2 도핑 영역을 형성하는 단계 - 상기 적어도 하나의 제2 도핑 영역은 상기 제2 전도도 유형을 가지고 있음 -
    를 포함하는 고전압 반도체 소자를 제조하기 위한 방법.
  16. 제15항에 있어서,
    상기 적어도 하나의 제1 드리프트 영역을 형성하는 단계는,
    상기 반도체 기판에 적어도 하나의 제2 드리프트 영역을 형성하는 단계 - 상기 적어도 하나의 제2 드리프트 영역은 상기 제2 전도도 유형을 가지고 있고, 상기 적어도 하나의 제2 도핑 영역은 상기 적어도 하나의 제2 드리프트 영역에 배치되며, 상기 적어도 하나의 제2 드리프트 영역의 도핑 농도가 상기 적어도 하나의 제2 도핑 영역의 도핑 농도보다 낮음 -
    를 포함하는, 고전압 반도체 소자를 제조하기 위한 방법.
  17. 제16항에 있어서,
    상기 적어도 하나의 제1 격리 구조를 형성하는 단계는,
    상기 반도체 기판에 그리고 상기 적어도 하나의 제2 도핑 영역과 상기 게이트 구조 사이에 제3 격리 구조를 형성하는 단계 - 상기 제3 격리 구조는 상기 적어도 하나의 제2 드리프트 영역을 수직으로 관통함 -
    를 포함하는, 고전압 반도체 소자를 제조하기 위한 방법.
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