TW202034530A - 具有增大的崩潰電壓的高電壓半導體元件及其製造方法 - Google Patents

具有增大的崩潰電壓的高電壓半導體元件及其製造方法 Download PDF

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Abstract

公開了高電壓半導體元件及其製造方法。高電壓半導體元件包括半導體基底、半導體基底上的閘極結構、至少一個第一隔離結構、以及至少一個第一漂移區。第一隔離結構和第一漂移區設置在閘極結構的一側的半導體基底中。第一隔離結構垂直穿透第一漂移區。

Description

具有增大的崩潰電壓的高電壓半導體元件及其製造方法
本發明有關於半導體元件及其製造方法，更具體地，有關於具有增大的崩潰電壓的高電壓半導體元件及其製造方法。
在通常的金屬氧化物半導體（MOS）電晶體中，因為汲極區域與閘電極重疊，因此由於閘極引發汲極漏電流（GIDL）的影響而導致在汲極區域和閘電極的重疊區域處容易發生電擊穿。特別是在快閃記憶體的周邊電路的應用中，例如在3D NAND快閃記憶體中，需要用於三級單元（TLC）或四級單元（QLC）的越來越高的擦除電壓，因此用於控制TLC或QLC的MOS電晶體需要較高的崩潰電壓。
為了增加MOS電晶體的崩潰電壓，開發了平面高電壓MOS電晶體以具有延長的汲極以呈現高崩潰電壓，例如汲極延長MOS（DEMOS）。開發另一種方法以在汲極中進一步具有隔離結構，以便增加汲極處的崩潰電壓，例如橫向擴散MOS（LDMOS）。然而，這些方法擴大了MOS電晶體的頂視區域，這限制了具有MOS電晶體的元件尺寸的減小。另一種方法是製造具有階梯形狀的閘極氧化層，以增加閘電極和汲極區域之間的閘極氧化層的厚度，但是該方法需要額外的遮罩和額外的製程，從而增加了製造成本。因此，總是存在在不增大面積且較少增加成本的情況下增加MOS電晶體的崩潰電壓的需求。
在本發明中描述了高電壓半導體元件及其製造方法的實施例。
在一些實施例中，公開了一種高電壓半導體元件。高電壓半導體元件包括半導體基底、閘極結構、至少一個第一隔離結構和至少一個第一漂移區。半導體基底具有主動區，並且半導體基底具有第一導電類型。閘極結構設置在半導體基底的主動區上。至少一個第一隔離結構設置在閘極結構的一側的半導體基底的主動區中。至少一個第一漂移區設置在閘極結構的該側的半導體基底的主動區中，並且至少一個第一漂移區具有與第一導電類型互補的第二導電類型，其中至少一個第一隔離結構垂直穿透至少一個第一漂移區。
在一些實施例中，高電壓半導體元件還包括設置在至少一個第一漂移區中的至少一個第一摻雜區，並且至少一個第一隔離結構設置在至少一個第一摻雜區和閘極結構之間，其中至少一個第一摻雜區具有第二導電類型。
在一些實施例中，至少一個第一漂移區的摻雜濃度小於至少一個第一摻雜區的摻雜濃度。
在一些實施例中，至少一個第一摻雜區沿閘極結構的延伸方向設置在至少一個第一隔離結構的兩個相對邊緣之間。
在一些實施例中，至少一個第一漂移區在頂視圖中圍繞至少一個第一隔離結構。
在一些實施例中，高電壓半導體元件還包括設置在半導體基底中的第二隔離結構，其中第二隔離結構具有用於限定主動區的開口。
在一些實施例中，至少一個第一隔離結構與第二隔離結構分離。
在一些實施例中，第二隔離結構的底部比至少一個第一漂移區的底部深。
在一些實施例中，高電壓半導體元件還包括至少一個第二摻雜區，其設置在閘極結構的另一側的半導體基底的主動區中，並且第二摻雜區具有第二導電類型。
在一些實施例中，高電壓半導體元件還包括至少一個第二漂移區，其設置在閘極結構的另一側的半導體基底的主動區中，並且至少一個第二摻雜區設置在至少一個第二漂移區中，其中至少一個第二漂移區具有第二導電類型，並且至少一個第二漂移區的摻雜濃度小於至少一個第二摻雜區的摻雜濃度。
在一些實施例中，高電壓半導體元件還包括第三隔離結構，其設置在至少一個第二摻雜區和閘極結構之間的半導體基底的主動區中，並且第三隔離結構垂直穿透至少一個第二漂移區。
在一些實施例中，至少一個第二摻雜區沿閘極結構的延伸方向設置在第三隔離結構的兩個相對邊緣之間。
在一些實施例中，至少一個第一隔離結構包括沿垂直於閘極結構的延伸方向的方向佈置的複數個第一隔離結構。
在一些實施例中，至少一個第一隔離結構包括複數個第一隔離結構，所述複數個第一隔離結構彼此間隔開並沿著閘極結構的延伸方向佈置，高電壓半導體元件包括複數個第一摻雜區，並且第一摻雜區在垂直於閘極結構的延伸方向的方向上與第一隔離結構完全重疊。
在一些實施例中，公開了一種用於製造高電壓半導體元件的方法。該方法包括提供具有第一導電類型的半導體基底，其中半導體基底具有主動區；在半導體基底的主動區中形成至少一個第一隔離結構；在半導體基底的主動區上且在至少一個第一隔離結構的一側形成閘極結構；以及在閘極結構的一側的半導體基底的主動區中形成至少一個第一漂移區，並且第一漂移區具有與第一導電類型互補的第二導電類型，其中至少一個隔離結構的底部比至少一個第一漂移區的底部深。
在一些實施例中，該方法還包括在至少一個第一漂移區中形成至少一個第一摻雜區，其中，至少一個第一摻雜區具有第二導電類型，並且至少一個第一隔離結構設置在閘極結構和至少一個第一摻雜區之間。
在一些實施例中，至少一個第一漂移區的摻雜濃度小於至少一個第一摻雜區的摻雜濃度。
在一些實施例中，形成至少一個第一隔離結構包括在半導體基底中形成第二隔離結構，其中第二隔離結構具有限定主動區的開口。
在一些實施例中，至少一個第一隔離結構與第二隔離結構間隔開。
在一些實施例中，形成至少一個第一摻雜區包括在閘極結構的另一側的半導體基底的主動區中形成至少一個第二摻雜區，並且至少一個第二摻雜區具有第二導電類型。
在一些實施例中，形成第一漂移區包括在半導體基底中形成至少一個第二漂移區，所述至少一個第二漂移區具有第二導電類型，至少一個第二摻雜區設置在至少一個第二漂移區中，並且至少一個第二漂移區的摻雜濃度小於至少一個第二摻雜區的摻雜濃度。
在一些實施例中，形成至少一個第一隔離結構包括在半導體基底中且在至少一個第二摻雜區與閘極結構之間形成第三隔離結構，並且所述第三隔離結構垂直穿透至少一個第二漂移區。
在閱讀了在各個視圖和圖式中示出的較佳實施例的以下詳細描述之後，本發明的這些和其他目的無疑將對本領域普通技術人員變得顯而易見。
儘管討論了具體的配置和佈置，但應該理解這僅出於說明性目的而進行。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明也可以用於各種其他應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）影響這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語可以被理解為表達單數使用或表達複數使用。
應當容易理解，本發明中的“在…上”、“在…之上”和“在…上方”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…之上”或“在…上方”不僅表示“在”某物“之上”或“上方”的含義，而且還可以包括其“在”某物“之上”或“上方”且其間沒有居間特徵或層（即，直接在某物上）的含義。
空間相關術語旨在涵蓋除了在圖式所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。
如本文中使用的，術語“基本上”是指在產品或製程的設計階段期間設定的元件或製程操作的特徵或參數的期望值或目標值、以及在期望值以上和/或以下的一系列值。該系列值可能是由於製造製程或公差的微小變化而導致。如本文中使用的，術語“約”表示可以基於與主題光罩結構相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”可以表示給定量的值，其在例如值的10-30％（例如，值的±10％、±20％或±30％）內變化。
如在整個本申請中所使用的，詞語“可以”以允許的含義使用（例如，意味著具有可能性），而不是強制性含義（例如，意味著必須）。詞語“包括”和“正包括”表示開放式關係，並因此意味著包括但不限於。類似地，詞語“具有”和“正具有”也表示開放式關係，並因此意味著具有但不限於。本文使用的術語“第一”、“第二”、“第三”等指的是用於區分不同元件的標籤，並且可以不一定具有根據它們數位標記的序數含義。
在本發明中，在以下描述中描述的不同實施例中的不同技術特徵可以彼此組合、替換或混合以構成另一實施例。
在本發明中，實施例中的以下示例性高電壓（HV）半導體元件可以在任何種類的半導體元件中實現，例如快閃記憶體的周邊電路、功率元件或其他合適的元件。
第1A圖是示出根據本發明第一實施例的示例性HV半導體元件的頂視圖的示意圖，並且第1B圖示意性示出了沿著第1A圖的剖面線A-A'截取的示例性HV半導體元件的截面圖。如第1A圖和第1B圖所示，本實施例提供的HV半導體元件100包括半導體基底102、至少一個第一隔離結構106、至少一個第一漂移區108、至少一個第一摻雜區110、至少一個第二摻雜區112、以及閘極結構114。半導體基底102具有用於形成HV半導體元件100的主動區AA。在一些實施例中，半導體基底102可以可選地包括其中形成有第一導電類型的井區118，並且井區118可用作HV半導體元件100的基極。在這種情況下，半導體基底102可以具有第一導電類型或與第一導電類型互補的第二導電類型，但是本發明不限於此。可以例如基於井區118的摻雜濃度來調節HV半導體元件100的閾值電壓。當半導體基底102具有與井區118相同的導電類型時，井區118的摻雜濃度可以大於半導體基底102的摻雜濃度，但不限於此。在一些實施例中，井區118可以在頂視圖中覆蓋主動區AA。在一些實施例中，半導體基底102可以不包括在其中形成的井區，並且具有第一導電類型的半導體基底用作HV半導體元件100的基極。在一些實施例中，半導體基底102包括用於形成HV半導體元件100的任何合適的材料。例如，半導體基底102可以包括矽、矽鍺、碳化矽、絕緣體上矽（SOI）、絕緣體上鍺（GOI）、玻璃、氮化鎵、砷化鎵和/或其他合適的III-V化合物，但不限於此。在本發明中，頂視圖可以稱為垂直於半導體基底102的頂表面的垂直方向VD。
在一些實施例中，HV半導體元件100可以可選地還包括第二隔離結構116，其具有用於限定主動區AA的開口116a。例如，第二隔離結構116圍繞HV半導體元件100的元件，使得第二隔離結構116可以使HV半導體元件100與形成在同一半導體基底102中的其他元件絕緣。在一些實施例中，第二隔離結構116可以是淺溝槽隔離（STI）或其他合適種類的隔離結構。
閘極結構114設置在半導體基底102的主動區AA上。在該實施例中，閘極結構114可以是沿第一方向D1延伸並跨越主動區AA的條狀結構。在一些實施例中，閘極結構114可以不跨越主動區AA。在一些實施例中，閘極結構114可以包括用作HV半導體元件100的閘極的閘電極132和設置在閘電極132和半導體基底102之間的閘極介電層134。在一些實施例中，閘極結構114可以進一步包括設置在閘電極132和閘極介電層134的側壁處的間隔體。
第一隔離結構106設置在閘極結構114的一側的半導體基底102的主動區AA中。第一隔離結構106在閘極結構114的延伸方向（例如，第一方向D1）上的寬度W1小於主動區AA在第一方向D1上的寬度。在一些實施例中，第一隔離結構106與第二隔離結構116分離。在一些實施例中，第一隔離結構106可以是STI或其他合適種類的隔離結構。可以根據元件特性的要求調整第一隔離結構106在第二方向D2上的寬度。
第一漂移區108設置在半導體基底102的主動區AA中，並且在頂視圖中在第一隔離結構106的至少三側，第一隔離結構106垂直穿透第一漂移區108。換句話說，第一隔離結構106的底部106B比第一漂移區108的底部108B深。應注意，第一隔離結構106可沿垂直方向VD穿透第一漂移區108。在一些實施例中，第一漂移區108可以在頂視圖中橫向圍繞第一隔離結構106。因此，頂視圖中的第一漂移區108的形狀可以像“O”形或環形。在一些實施例中，第一隔離結構106的邊緣106E1或邊緣106E2可以連接到第二隔離結構116，因此第一漂移區108可以設置在第一隔離結構106的另外三側。第一漂移區108可以具有與第一導電類型互補的第二導電類型。在一些實施例中，第一漂移區108可以在頂視圖中與閘極結構114部分地重疊。在一些實施例中，第一漂移區108在第一方向D1上的寬度W2可以由第二隔離結構116限定，並因此可以基本上等於主動區AA在第一方向D1上的寬度。
第一摻雜區110設置在第一漂移區108中並被第一漂移區108包圍，並且第一隔離結構106設置在第一摻雜區110和閘極結構114之間。第一摻雜區110具有第二導電類型，並且第一漂移區108的摻雜濃度小於第一摻雜區110的摻雜濃度。第一摻雜區110可以用作HV半導體元件100的汲極/源極。在一個實施例中，第一摻雜區110可以用作HV半導體元件100的汲極/源極端子，以用於連接到其他外部元件或電源；也就是說，第一漂移區108僅透過第一摻雜區110電連接到其他外部元件。應注意，由於第一隔離結構106設置在第一摻雜區110和閘極結構114之間，並且第一隔離結構106垂直穿透第一漂移區108，因此從第一摻雜區110到閘極結構114下方的半導體基底102或井區118的電流路徑CP（如第1A圖中箭頭所示）應該在第一隔離結構106周圍而不直接位於第一隔離結構106下方。因此，第一隔離結構106的設置可以減小來自第一摻雜區110的電場對閘極結構114的影響，從而增強在HV半導體元件100的汲極/源極處的崩潰電壓。透過在第一方向D1加寬第一隔離結構106的寬度W1，電流路徑CP可以被加長。在該實施例中，第一隔離結構106在第一方向D1上的寬度W1可以大於或等於第一摻雜區110在第一方向D1上的寬度W3。例如，第一隔離結構106在第一方向D1上的寬度W1可以處於第一摻雜區110在第一方向D1上的寬度W3與第一漂移區108在第一方向D1上的寬度W2之間。換句話說，第一摻雜區110設置在第一隔離結構106在第一方向D1上的兩個相對邊緣106E1、106E2（即，其靠近第二隔離結構116的邊緣）之間，並且第一摻雜區110在垂直於閘極結構114的延伸方向的方向（例如，第二方向D2）上完全重疊第一隔離結構106，因此可以增加從第一摻雜區110到閘極結構114下方的半導體基底102或井區118的電流路徑CP，從而更加顯著地增加了HV半導體元件100的汲極/源極處的崩潰電壓。而且，可以例如基於第一隔離結構106的寬度W1來調整崩潰電壓。
第二摻雜區112設置在閘極結構114的與第一漂移區108相對的另一側的半導體基底102的主動區AA中。第二摻雜區112具有第二導電類型，並且可以用作HV半導體元件100的源極/汲極，這意味著第二摻雜區112可以用作HV半導體元件110的源極/汲極端子，以用於連接到其他外部元件或電源。
在一些實施例中，HV半導體元件100可以可選地還包括至少一個第二漂移區130，其設置在閘極結構114的面向第二摻雜區112的一側的半導體基底102的主動區AA中，並且第二摻雜區112設置在第二漂移區130中並被第二漂移區130包圍。在這種情況下，第二漂移區130具有第二導電類型，第二漂移區130的摻雜濃度小於第二摻雜區112的摻雜濃度，並且第二漂移區130僅透過第二摻雜區112電連接到其他外部元件。在一些實施例中，第二漂移區130可以在頂視圖中與閘極結構114部分地重疊。在這種情況下，在第一漂移區108和第二漂移區130之間且在閘極結構114下方的半導體基底102或井區118可以形成HV半導體元件100的通道區104。在一些實施例中，第二漂移區130的寬度W5可以基本上等於主動區AA在第一方向D1上的寬度。
在一些實施例中，HV半導體元件100可以可選地還包括至少一個第三隔離結構136，其設置在閘極結構114的面向第二摻雜區112的一側的半導體基底102的主動區AA中。第三隔離結構設置在第二摻雜區112和閘極結構114之間。第二漂移區130可以在頂視圖中設置在第三隔離結構136的至少三側。在一些實施例中，第二漂移區130可以在頂視圖中橫向圍繞第三隔離結構136。因此，頂視圖中的第二漂移區130的形狀也可以像“O”形或環形。在一些實施例中，第三隔離結構136的邊緣可以連接到第二隔離結構116，因此第二漂移區130可以設置在第三隔離結構136的三側。在一些實施例中，第三隔離結構136可以垂直穿透第二漂移區130。換句話說，第三隔離結構136的底部136B比第二漂移區130的底部130B深。在一些實施例中，第三隔離結構136在第一方向D1上的寬度W4小於第二漂移區130在第一方向D1上的寬度W5。可以根據元件特性的要求調整第三隔離結構136在第二方向D2上的寬度。在一些實施例中，第三隔離結構136與第二隔離結構116分離。在一些實施例中，第三隔離結構136可以是STI或其他合適的隔離結構。在一些實施例中，第一摻雜區110、第一漂移區108和第一隔離結構106可以分別相對於閘極結構114與第二摻雜區112、第二漂移區130和第三隔離結構136對稱。
由於第三隔離結構136與第一隔離結構106類似或具有相同的結構，因此第三隔離結構136可以具有與第一隔離結構106相同的功能。因此，第三隔離結構136的設置可以減少來自第二摻雜區112的電場對閘極結構114的影響，從而增強HV半導體元件100的源極/汲極處的崩潰電壓。在該實施例中，第三隔離結構136在第一方向D1上的寬度W4處於第二摻雜區112在第一方向D1上的寬度W6與第二漂移區130在第一方向D1上的寬度W5之間。換句話說，第二摻雜區112設置在第三隔離結構136在第一方向D1上的兩個相對邊緣136E1、136E2之間，並且第二摻雜區112在垂直於閘極結構114的延伸方向的方向（例如，第二方向D2）上與第三隔離結構136完全重疊，因此可以增加從第二摻雜區112到閘極結構114下方的半導體基底102或井區118的電流路徑，從而更加顯著地增加HV半導體元件100的源極/汲極處的崩潰電壓。
在一些實施例中，第一導電類型和第二導電類型分別是p型和n型，因此HV半導體元件100是n型電晶體，但不限於此。在一些實施例中，第一導電類型和第二導電類型也可以分別是n型和p型，因此HV半導體元件100是p型電晶體。
作為上述HV半導體元件100，由於第一隔離結構106的深度DP1大於第一漂移區108的深度DP2，並且第一隔離結構106的寬度W1大於第一摻雜區110的寬度W3，因此汲極/源極處的崩潰電壓可以顯著增加。類似地，第三隔離結構136的設置可以顯著增加源極/汲極處的崩潰電壓。第一隔離結構106的深度DP1和第三隔離結構136的深度可以分別為例如300nm。注意，由於第一漂移區108的深度DP2小於第一隔離結構106的深度DP1，因此可以將HV半導體元件100的通道區104的通道長度CL控制為約1μm。如果第一漂移區的深度被製造為大於第一隔離結構，例如大於300nm，則通道區的通道長度需要被擴大到大於2μm，從而限制了HV半導體元件的尺寸的減小。然而，在本實施例的HV半導體元件100中，憑藉第一隔離結構106的深度DP1大於第一漂移區108的深度DP2，不僅可以增加崩潰電壓，而且還可以保持或減小通道區104的通道長度CL。
第2圖示意性示出了根據第一實施例的HV半導體元件和沒有第一隔離結構的HV半導體元件的崩潰電壓。如第2圖所示，沒有第一隔離結構的HV半導體元件可以在汲極處具有大約30V的崩潰電壓，但是上述實施例的HV半導體元件100可以在汲極處具有大約40V的崩潰電壓。因此，上述實施例的HV半導體元件100的崩潰電壓顯著增加。
第3圖示意性示出了用於製造根據第一實施例的HV半導體元件的示例性方法的流程圖。第4A圖-第5A圖和第1A圖示意性示出了示例性方法的不同步驟處的示例性結構的頂視圖。第4B圖-第5B圖和第1B圖示意性示出了示例性方法的不同步驟處的示例性結構的截面圖。製造本實施例的HV半導體元件的方法包括但不限於以下步驟。首先，如第3圖、第4A圖和第4B圖所示，進行步驟S10以提供半導體基底102。在一些實施例中，提供半導體基底102的步驟還可包括在半導體基底102中形成井區118。之後，進行步驟S12以形成至少一個第一隔離結構106。在一些實施例中，形成第一隔離結構106的步驟可包括在半導體基底102中形成第二隔離結構116以限定主動區AA。在一些實施例中，形成第一隔離結構106的步驟可以可選地還包括在半導體基底102中形成第三隔離結構136，即可同時形成第一隔離結構106、第二隔離結構116和第三隔離結構136。因此，第一隔離結構106的底部106B、第二隔離結構116的底部116B和第三隔離結構136的底部136B位於相同的位準。在一些實施例中，第一隔離結構106的底部106B可以比井區118的底部118B淺。
隨後，如第3圖、第5A圖和第5B圖所示，進行步驟S14以在半導體基底102上形成閘極結構114。具體地，介電層和導電層可以順序堆疊在半導體基底102上，然後，導電層和介電層在一個步驟或不同步驟中被圖案化，以形成閘電極132和閘極介電層134。在一些實施例中，形成閘極結構114的步驟還可包括形成圍繞閘電極132和閘極介電層134的間隔體。在形成閘極結構114之後，進行步驟S16以在閘極結構114的一側的半導體基底102的主動區中形成第一漂移區108。在一些實施例中，形成第一漂移區108的步驟可以進一步包括在閘極結構114的與第一漂移區108相對的另一側的半導體基底102的主動區中形成第二漂移區130。因此，通道區104可以形成在第一漂移區108和第二漂移區130之間。例如，第一漂移區108和第二漂移區130可以利用閘極結構114和上述隔離結構作為遮罩透過自對準製程來形成。在這種情況下，通道區104的通道長度CL可以由閘極結構114限定。在一些實施例中，形成第一漂移區108和第二漂移區130的步驟可以透過利用額外的光罩來進行，在這種情況下，通道區104的通道長度CL由第一漂移區108和第二漂移區130限定。在一些實施例中，可以在形成第一隔離結構106、第二隔離結構116和第三隔離結構136之前，進行形成第一漂移區108和第二漂移區130的步驟。在一些實施例中，可以在形成閘極結構114之前進行形成第一漂移區108和第二漂移區130的步驟。因為第一漂移區108的深度DP2小於第一隔離結構106的深度DP1，因此第一漂移區108的退火時間不需要太長。因此，對於工作電壓為約40V的HV半導體元件100，可以容易地控制通道長度CL並將其減小到約1μm；對於工作電壓為大約10伏或更高電壓的HV半導體元件100，通道長度CL可以被減小到小於1μm或更小。
如第3圖、第1A圖和第1B圖所示，進行步驟S18以透過利用另一光罩在第一漂移區108中形成第一摻雜區110和在第二漂移區130中形成第二摻雜區112。因此，可以形成該實施例的HV半導體元件100。由於第一摻雜區110和第二摻雜區112不是憑藉利用上述隔離結構作為遮罩而形成的，因此所形成的第一摻雜區110可以與第一隔離結構106間隔開，並且所形成的第二摻雜區112可以與第三隔離結構136間隔開。在一些實施例中，閘極結構114可以透過後閘極製程形成，因此閘極結構114可以在形成第一摻雜區110和第二摻雜區112之後形成。
HV半導體元件及其製造方法不限於上述實施例，並且可以具有其他不同的較佳實施例。為了簡化描述，以下每個實施例中的相同元件用相同的符號標記。為了更容易比較實施例之間的差異，以下描述將詳細說明不同實施例之間的不同之處，並且將不再重複描述相同的特徵。
第6圖是示出根據本發明第二實施例的示例性HV半導體元件的頂視圖的示意圖。本實施例中提供的HV半導體元件200與第一實施例的不同之處在於HV半導體元件200可以在一個端子（汲極或源極）處具有高崩潰電壓。具體地，HV半導體元件200不包括第一實施例中的第二漂移區和第三隔離結構。在該實施例中，HV半導體元件200還可以包括在半導體基底102中並且緊鄰第二摻雜區112的接觸摻雜區238。接觸摻雜區238可以在形成第二摻雜區112之後形成並且具有第二導電類型。在一些實施例中，HV半導體元件200可以不包括井區。
第7A圖是示出根據本發明第三實施例的示例性HV半導體元件的頂視圖的示意圖，第7B圖示意性示出了沿著第7A圖的剖面線B-B'截取的示例性HV半導體元件的截面圖。本實施例中提供的HV半導體元件300與第一實施例的不同之處在於，HV半導體元件300包括沿垂直於閘極結構114的延伸方向的方向（例如，第二方向D2）佈置的複數個第一隔離結構306。在本實施例中，每個第一隔離結構306可以與第一實施例的第一隔離結構相似或相同，並且每個第一隔離結構306在第二方向D2上的寬度可以根據元件特性的需要來進行調整。在一些實施例中，第一隔離結構306中的至少一個的寬度W1可以處於第一摻雜區110的寬度W3和第一漂移區108的寬度W2之間，並且第一隔離結構306的另一個的寬度W1可以小於第一摻雜區110的寬度W3。在一些實施例中，第一隔離結構306中的至少一個的底部306B可以比第一漂移區108的底部108B深，並且第一隔離結構306中的另一個的底部306B可以比第一漂移區108的底部108B淺。在一些實施例中，HV半導體元件300可以可選地包括沿第二方向D2佈置的複數個第三隔離結構336。第三隔離結構336的結構可以與第一隔離結構306類似或相同，而不再詳述。
第8圖是示出根據本發明第四實施例的示例性HV半導體元件的頂視圖的示意圖。本實施例中提供的HV半導體元件400與第一實施例的不同之處在於，HV半導體元件400包括沿閘極結構114的延伸方向（例如，第一方向D1）佈置的複數個第一隔離結構406。在該實施例中，第一隔離結構406彼此間隔開，HV半導體元件400還可以包括設置在第一漂移區108中並沿第一方向D1佈置的複數個第一摻雜區410。每個第一隔離結構406可以與第一實施例的第一隔離結構106類似或相同，並且垂直穿透第一漂移區108，因此將不再詳述。每個第一隔離結構406可以設置在對應的第一摻雜區410和閘極結構114之間，以便增加從每個第一摻雜區410到通道區的電流路徑CP。具體地，第一摻雜區410在垂直於閘極結構114的延伸方向的方向（例如，第二方向D2）上與第一隔離結構406完全重疊。即，每個第一隔離結構406在第一方向D1上的寬度大於對應的第一摻雜區410在第一方向D1上的寬度。在一些實施例中，HV半導體元件400還可以包括複數個第一漂移區108，並且第一隔離結構406中的一個和第一摻雜區410中的一個設置在每個第一漂移區108中。在一些實施例中，HV半導體元件400可以可選地包括沿第一方向D1佈置的複數個第三隔離結構436和設置在第二漂移區130中並沿第一方向D1佈置的複數個第二摻雜區412。第三隔離結構436的結構可以與第一隔離結構406類似或相同，並且垂直穿透第二漂移區130，而不再詳述。每個第三隔離結構436可以設置在對應的第二摻雜區412和閘極結構114之間，並且每個第三隔離結構436在第一方向D1上的寬度大於對應的第二摻雜區412在第一方向D1上的寬度，以增加從每個第二摻雜區412到通道區的電流路徑。在一些實施例中，HV半導體元件400還可以包括複數個第二漂移區130，並且第二隔離結構436中的一個和第二摻雜區412中的一個設置在每個第二漂移區130中。
透過使用所公開的HV半導體元件及其製造方法，摻雜區和閘極結構之間的隔離結構的深度可以大於漂移區的深度，並且隔離結構在第一方向上的寬度可以大於摻雜區的寬度，因此，可以在不增加通道區的通道長度的情況下顯著增加汲極/源極處的崩潰電壓，或者可以減小通道區的通道長度。
具體實施例的前述描述將充分揭示本發明的一般性質，透過應用本領域技術範圍內的知識，其他人可以針對各種應用來容易地修改和/或適應這些具體實施例，而無需過多的實驗，並且不脫離本發明的一般構思。因此，基於本文提出的發明和指導，這些適應和修改旨在落入所公開實施例的等同體的含義和範圍內。應理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據本發明和指導來解釋。
上面已經借助於示出特定功能及其關係的實現方式的功能構建塊來描述了本發明的實施例。為了便於描述，本文任意定義了這些功能構建塊的邊界。可以定義替代邊界，只要合適地進行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所預期的本發明的一個或複數個但不是所有示例性實施例，因此，並不旨在以任何方式限制本發明和所附申請專利範圍。
本領域技術人員將容易地觀察到，可以在保留本發明的教導的同時對裝置和方法進行多種修改和變更。因此，上述公開內容應被解釋為僅受所附申請專利範圍的範圍和界限的限制。
100、200、300、400:高電壓半導體元件 102:半導體基底 104:通道區 106、306、406:第一隔離結構 106B、108B、116B、118B、130B、136B、306B:底部 106E1、106E2、136E1、136E2:邊緣 108:第一漂移區 110、410:第一摻雜區 112、412:第二摻雜區 114:閘極結構 116:第二隔離結構 116a:開口 118:井區 130:第二漂移區 132:閘電極 134:閘極介電層 136、336、436:第三隔離結構 238:接觸摻雜區 AA:主動區 VD:垂直方向 D1:第一方向 D2:第二方向 W1、W2、W3、W4、W5、W6:寬度 CP:電流路徑 DP1、DP2:深度 CL:通道長度 S10、S12、S14、S16、S18:步驟
併入本文中並且構成說明書的部分的圖式示出了本發明的實施例，並且與說明書一起進一步用來對本發明的原理進行解釋，並且使相關領域技術人員能夠實施和使用本發明。 第1A圖是示出根據本發明第一實施例的示例性HV半導體元件的頂視圖的示意圖。 第1B圖示意性示出了沿著第1A圖的剖面線A-A'截取的示例性HV半導體元件的截面圖。 第2圖示意性示出了根據第一實施例的HV半導體元件和沒有第一隔離結構的HV半導體元件的崩潰電壓。 第3圖示意性示出了用於製造根據第一實施例的HV半導體元件的示例性方法的流程圖。 第4A圖-第5A圖示意性示出了示例性方法的不同步驟處的示例性結構的頂視圖。 第4B圖-第5B圖示意性示出了示例性方法的不同步驟處的示例性結構的截面圖。 第6圖是示出根據本發明第二實施例的示例性HV半導體元件的頂視圖的示意圖。 第7A圖是示出根據本發明第三實施例的示例性HV半導體元件的頂視圖的示意圖。 第7B圖示意性示出了沿著第7A圖的剖面線B-B'截取的示例性HV半導體元件的截面圖。 第8圖是示出根據本發明第四實施例的示例性HV半導體元件的頂視圖的示意圖。 將參考圖式來描述本發明的實施例。
100:高電壓半導體元件
106:第一隔離結構
106E1、106E2、136E1、136E2:邊緣
108:第一漂移區
110:第一摻雜區
112:第二摻雜區
114:閘極結構
116:第二隔離結構
116a:開口
130:第二漂移區
136:第三隔離結構
AA:主動區
VD:垂直方向
D1:第一方向
D2:第二方向
W1、W2、W3、W4、W5、W6:寬度
CP:電流路徑

Claims (22)

  1. 一種高電壓半導體元件，包括： 半導體基底，具有主動區，並且所述半導體基底具有第一導電類型； 閘極結構，設置在所述半導體基底的所述主動區上； 至少一個第一隔離結構，設置在所述閘極結構的一側的所述半導體基底的所述主動區中；以及 至少一個第一漂移區，設置在所述閘極結構的所述一側的所述半導體基底的所述主動區中，所述至少一個第一漂移區具有與所述第一導電類型互補的第二導電類型，並且所述至少一個第一隔離結構垂直穿透所述至少一個第一漂移區。
  2. 根據請求項1所述的高電壓半導體元件，還包括設置在所述至少一個第一漂移區中的至少一個第一摻雜區，並且所述至少一個第一隔離結構設置在所述至少一個第一摻雜區和所述閘極結構之間，其中，所述第一摻雜區具有所述第二導電類型。
  3. 根據請求項2所述的高電壓半導體元件，其中，所述至少一個第一漂移區的摻雜濃度小於所述至少一個第一摻雜區的摻雜濃度。
  4. 根據請求項2所述的高電壓半導體元件，其中，所述至少一個第一摻雜區沿所述閘極結構的延伸方向設置在所述至少一個第一隔離結構的兩個相對邊緣之間。
  5. 根據請求項1所述的高電壓半導體元件，其中，所述至少一個第一漂移區在頂視圖中圍繞所述至少一個第一隔離結構。
  6. 根據請求項1所述的高電壓半導體元件，還包括設置在所述半導體基底中的第二隔離結構，其中，所述第二隔離結構具有用於限定所述主動區的開口。
  7. 根據請求項6所述的高電壓半導體元件，其中，所述至少一個第一隔離結構與所述第二隔離結構分離。
  8. 根據請求項6所述的高電壓半導體元件，其中，所述第二隔離結構的底部比所述至少一個第一漂移區的底部深。
  9. 根據請求項2所述的高電壓半導體元件，還包括至少一個第二摻雜區，所述至少一個第二摻雜區設置在所述閘極結構的另一側的所述半導體基底的所述主動區中，並且所述至少一個第二摻雜區具有所述第二導電類型。
  10. 根據請求項9所述的高電壓半導體元件，還包括至少一個第二漂移區，所述至少一個第二漂移區設置在所述閘極結構的所述另一側的所述半導體基底的所述主動區中，並且所述至少一個第二摻雜區設置在所述至少一個第二漂移區中，其中，所述至少一個第二漂移區具有所述第二導電類型，並且所述至少一個第二漂移區的摻雜濃度小於所述至少一個第二摻雜區的摻雜濃度。
  11. 根據請求項10所述的高電壓半導體元件，還包括第三隔離結構，所述第三隔離結構設置在所述至少一個第二摻雜區和所述閘極結構之間的所述半導體基底的所述主動區中，並且所述第三隔離結構垂直穿透所述至少一個第二漂移區。
  12. 根據請求項11所述的高電壓半導體元件，其中，所述至少一個第二摻雜區沿所述閘極結構的延伸方向設置在所述第三隔離結構的兩個相對邊緣之間。
  13. 根據請求項1所述的高電壓半導體元件，其中，所述至少一個第一隔離結構包括沿垂直於所述閘極結構的延伸方向的方向佈置的複數個第一隔離結構。
  14. 根據請求項1所述的高電壓半導體元件，其中，所述至少一個第一隔離結構包括複數個第一隔離結構，所述複數個第一隔離結構彼此間隔開並沿著所述閘極結構的延伸方向佈置，所述高電壓半導體元件包括複數個第一摻雜區，並且所述第一摻雜區在垂直於所述閘極結構的延伸方向的方向上與所述第一隔離結構完全重疊。
  15. 一種用於製造高電壓半導體元件的方法，包括： 提供具有第一導電類型的半導體基底，其中，所述半導體基底具有主動區； 在所述半導體基底的所述主動區中形成至少一個第一隔離結構； 在所述半導體基底的所述主動區上且在所述至少一個第一隔離結構的一側形成閘極結構；以及 在所述閘極結構的一側的所述半導體基底的所述主動區中形成至少一個第一漂移區，並且所述至少一個第一漂移區具有與所述第一導電類型互補的第二導電類型，其中，所述至少一個第一隔離結構的底部比所述至少一個第一漂移區的底部深。
  16. 根據請求項15所述的用於製造高電壓半導體元件的方法，還包括在所述至少一個第一漂移區中形成至少一個第一摻雜區，其中，所述至少一個第一摻雜區具有所述第二導電類型，並且所述至少一個第一隔離結構設置在所述閘極結構和所述至少一個第一摻雜區之間。
  17. 根據請求項16所述的用於製造高電壓半導體元件的方法，其中，所述至少一個第一漂移區的摻雜濃度小於所述至少一個第一摻雜區的摻雜濃度。
  18. 根據請求項15所述的用於製造高電壓半導體元件的方法，其中，形成所述至少一個第一隔離結構包括在所述半導體基底中形成第二隔離結構，其中，所述第二隔離結構具有限定所述主動區的開口。
  19. 根據請求項18所述的用於製造高電壓半導體元件的方法，其中，所述至少一個第一隔離結構與所述第二隔離結構間隔開。
  20. 根據請求項16所述的用於製造高電壓半導體元件的方法，其中，形成所述至少一個第一摻雜區包括在所述閘極結構的另一側的所述半導體基底的所述主動區中形成至少一個第二摻雜區，並且所述至少一個第二摻雜區具有所述第二導電類型。
  21. 根據請求項20所述的用於製造高電壓半導體元件的方法，其中，形成所述至少一個第一漂移區包括在所述半導體基底中形成至少一個第二漂移區，所述至少一個第二漂移區具有所述第二導電類型，所述至少一個第二摻雜區設置在所述至少一個第二漂移區中，並且所述至少一個第二漂移區的摻雜濃度小於所述至少一個第二摻雜區的摻雜濃度。
  22. 根據請求項21所述的用於製造高電壓半導體元件的方法，其中，形成所述至少一個第一隔離結構包括在所述半導體基底中且在所述至少一個第二摻雜區與所述閘極結構之間形成第三隔離結構，並且所述第三隔離結構垂直穿透所述至少一個第二漂移區。
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