CN1964016A - 在高压集成电路中实现sti的方法 - Google Patents
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Abstract
本发明公开了一种在高压集成电路中实现STI的方法，首先进行场区的浅沟槽刻蚀，然后进行场区氧化膜淀积，最后进行高选择比的DCMP。本发明可充分利用现有的LOCOS工艺，在不增加掩膜板的情况下实现浅沟槽隔离。
Description
技术领域
本发明涉及一种半导体工艺中实现STI(浅沟槽隔离)的方法，特别是涉及一种在高压集成电路中实现STI的方法。
背景技术
现有的高压集成电路器件通常采用LOCOS(硅的局部氧化)隔离方式，但是LOCOS工艺由于其固有的鸟嘴效应给器件尺寸的进一步缩小带来困难。通常在深亚微米技术(＜0.25um)中采用STI工艺来取代LOCOS工艺。
一般的STI工艺同LOCOS工艺相比，两者主要工艺流程的区别如图1所示。LOCOS工艺是在进行场区刻蚀后，进行场区热氧化；而一般的STI工艺过程是依次进行场区浅沟刻蚀、场区氧化膜淀积、氧化膜反刻、氧化膜CMP(化学机械抛光)。
通过比较可以看出，采用STI工艺来取代LOCOS工艺所存在的问题是，如果在STI工艺中采用既有的LOCOS工艺的掩膜板，因为没有反刻掩膜板，需要增加一块专用的反刻掩膜板，不仅增加了工艺步骤而且会增加费用的。同时，在STI工艺中如果采用通常的CMP技术，由于抛光所用的材料对氧化膜和氮化膜的选择比不够高，其抛光后的膜厚均匀性会很差，并且残膜厚很难控制。
发明内容
本发明所要解决的技术问题是提供一种在高压集成电路中实现STI的方法，它可充分利用现有的LOCOS工艺，在不增加掩膜板的情况下实现浅沟槽隔离。
为解决上述技术问题，本发明在高压集成电路中实现STI的方法，采用如下技术方案，首先进行场区的浅沟槽刻蚀，然后进行场区氧化膜淀积，最后进行高选择比的DCMP(直接化学机械抛光)。
采用本发明的方法以后，同传统的一般STI工艺流程相比，节省了一块反刻掩膜板，并用高选择比(指研磨SiO2和SiN膜的速率比)的DCMP工艺取代了通常的低选择比CMP工艺，这样不仅简化了工艺流程，节省了生产费用，而且可以获得良好的器件隔离性能。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的LOCOS工艺和一般STI工艺流程比较示意图；
图2是本发明在高压集成电路中实现STI的方法工艺流程示意图；
图3是应用本发明后测得的18V高压NMOS场效应管(金属栅极)Vd-Id曲线；
图4是图2中DCMP工艺流程示意图。
具体实施方式
如图2所示，本发明在高压集成电路中实现STI的方法包括，首先进行场区的浅沟槽刻蚀(STI刻蚀)，然后进行场区氧化膜淀积。所述的STI刻蚀和场区氧化膜淀积与一般的STI工艺类似；并且在STI刻蚀时可以利用原有LOCOS工艺掩膜板。进行STI刻蚀时采用等离子体刻蚀，选择在刻蚀到沟深3300左右时停止刻蚀；进行场区氧化膜淀积时采用高密度等离子体工艺淀积，厚度为5500。
在实施了上述两个步骤后，本发明在高压集成电路中实现STI的方法最后进行DCMP，采用具有高选择比的磨料。DCMP的具体实施步骤如图4所示，首先进行隔离氧化膜的淀积，然后进行研磨或抛光。实际的研磨或抛光分两步完成，第一步采用普通低选择比的磨料，磨至有源区SiN上方的氧化膜基本没有(参见图4中的第一步STI CMP)；第二步采用高选择比的磨料，可以精确地控制氮化膜和氧化膜的膜厚损失量(参见图4中的第二步STI CMP)。上述第一步STI CMP和第二步STI CMP工艺时间的选择极为重要，时间短了磨不平，时间长了会造成作隔离用的氧化膜厚损失太多，影响隔离性能。在本发明的一个较佳实施例中，第一步STI CMP研磨时间为每硅片50秒，第二步STI CMP研磨时间为每硅片100秒。
采用本发明的方法可以获得良好的器件隔离性能。图3为应用本发明后测得的18V高压NMOS场效应管(金属栅极)Vd-Id曲线，由图可见，场效应管开启电压大约在36V左右，具备足够好的隔离性能。
Claims (3)
1、一种在高压集成电路中实现STI的方法，首先进行场区的浅沟槽刻蚀，然后进行场区氧化膜淀积，其特征在于：最后进行高选择比的DCMP。
2、根据权利要求1所述的在高压集成电路中实现STI的方法，其特征在于：所述DCMP的实施步骤包括，首先进行隔离氧化膜的淀积，然后进行第一步STI CMP，采用普通低选择比的磨料，磨至有源区SiN上方的氧化膜基本没有；再采用高选择比的磨料进行第二步STI CMP。
3、根据权利要求2所述的在高压集成电路中实现STI的方法，其特征在于：所述第一步STI CMP研磨时间为每硅片50秒，第二步STI CMP研磨时间为每硅片100秒。
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| CN 200510110235 CN1964016A (zh) | 2005-11-10 | 2005-11-10 | 在高压集成电路中实现sti的方法 |
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Publications (1)
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| CN 200510110235 Pending CN1964016A (zh) | 2005-11-10 | 2005-11-10 | 在高压集成电路中实现sti的方法 |
Country Status (1)
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| CN (1) | CN1964016A (zh) |
Cited By (3)
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|---|---|---|---|---|
| CN101350327B (zh) * | 2007-07-17 | 2011-03-23 | 上海华虹Nec电子有限公司 | 局部硅氧化隔离结构的制备方法 |
| CN102129996B (zh) * | 2010-01-18 | 2013-04-24 | 上海华虹Nec电子有限公司 | 双扩散漏高压mosfet的制造方法 |
| CN106531681A (zh) * | 2015-09-11 | 2017-03-22 | 北京大学 | 一种实现半导体器件隔离的方法 |
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2005
- 2005-11-10 CN CN 200510110235 patent/CN1964016A/zh active Pending
Cited By (4)
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|---|---|---|---|---|
| CN101350327B (zh) * | 2007-07-17 | 2011-03-23 | 上海华虹Nec电子有限公司 | 局部硅氧化隔离结构的制备方法 |
| CN102129996B (zh) * | 2010-01-18 | 2013-04-24 | 上海华虹Nec电子有限公司 | 双扩散漏高压mosfet的制造方法 |
| CN106531681A (zh) * | 2015-09-11 | 2017-03-22 | 北京大学 | 一种实现半导体器件隔离的方法 |
| CN106531681B (zh) * | 2015-09-11 | 2019-04-02 | 北京大学 | 一种实现半导体器件隔离的方法 |
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