CN106531681B - 一种实现半导体器件隔离的方法 - Google Patents

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Abstract

本发明公开了一种实现集成电路中半导体器件隔离的方法，该方法结合热氧化与淀积技术，先形成半导体器件的有源区；然后填充高深宽比间隙形成窄STI隔离；最后再填充低深宽比间隙形成宽STI隔离。本发明的优点如下：无论对于微米尺度的间隙还是技术节点为亚45nm的高深宽比间隙，都具有优异的间隙填充能力，填充质量好，不会产生空洞和裂缝；填充速率快，且稳定可控；不存在HDP‑CVD对衬底的刻蚀损伤；对间隙的截面形貌没有依赖性；完全和体硅CMOS工艺相兼容，工艺简单，成本代价小。

Description

一种实现半导体器件隔离的方法
技术领域
本发明属于超大规模集成电路制造技术领域，涉及一种实现集成电路中半导体器件隔离的方法。
背景技术
集成电路不同的技术时代是以其所加工的器件特征尺寸为标志的，随着集成电路产业的飞速发展，半导体器件的特征尺寸已经从亚微米尺度缩小到纳米尺度，相应地器件之间的间距也变得极小。Intel的14nm节点工艺中，Fin条之间的间距仅42nm，填充这类高深宽比的窄间隙以形成器件隔离对传统的化学气相淀积技术(CVD)是一个很大的挑战。
由于传统的CVD方法在间隙顶端较间隙中部填充速率更快，因此在填充小于0.8μm的高深宽比间隙时，会在间隙中部产生夹断和空洞。
为了保证高深宽比间隙的填充质量，诞生了高密度等离子体化学气相沉积工艺(HDP-CVD)。它的特点在于，可以在同一个反应腔内同步地进行沉积和物理轰击，当沉积速率大于物理轰击速率时，可实现绝缘介质在沟槽中的净填充。HDP-CVD从亚微米一直被沿用至45nm技术节点，但是该方法有沉积速率慢的缺点，同时随着“沉积-刻蚀”的循环次数增加，对衬底材料的损伤会变得很严重。
针对45nm以下工艺节点对间隙填充的要求，美国应用材料公司(AppliedMaterials)提出高深宽比-半常压化学气相淀积工艺(HARP-SACVD)，可以在保证填充能力的前提下，获得较快的填充物生长速度。但是，HARP-SACVD对填充的侧面轮廓要求较高，不理想的侧面轮廓例如U形槽，会导致沟槽内部形成空洞或裂缝，这些不足很难通过改进工艺条件进行改进。
发明内容
本发明针对上述问题，提出了一种结合热氧化与化学气相淀积技术来制备半导体器件之间隔离的方法。该方法能够满足45nm以下工艺节点对间隙填充的要求。
本发明的技术方案如下：
一种满足45nm以下工艺节点实现半导体器件隔离的方法，包括以下步骤：
1.形成半导体器件的有源区：
a)在半导体衬底上淀积介质材料作为有源区的硬掩膜层；
b)通过光刻在硬掩膜层上定义出有源区的图形；
c)通过刻蚀工艺将光刻定义的图形转移到硬掩膜层；
d)将硬掩膜层作为掩蔽层，通过刻蚀衬底材料形成器件有源区；
2.形成半导体器件的隔离区：
a)通过热氧化工艺生长第一种介质材料，相邻有源区之间的高深宽比间隙将由于第一种介质材料的生长而被填充，形成窄STI隔离区；
b)淀积第二种介质材料，低深宽比间隙和大面积的无源区域将被第二种介质材料填充，形成宽STI隔离区；
c)平坦化第二种介质材料，反应停止在硬掩膜层，半导体器件的STI隔离区形成；
d)去除硬掩膜层。
进一步地，步骤1a)中所述的衬底材料可以是硅、锗、锗硅等其他能形成绝缘氧化物的半导体材料。
进一步地，步骤1a)、2b)中所述淀积可选ALD(Atomic Layer Deposition，原子层淀积)、 LPCVD(Low Pressure Chemical Vapor Deposition，低压化学气相淀积)、PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相淀积)、ICPECVD(Inductively Coupled Plasma Enhance Chemical Vapor Deposition，电感耦合等离子体增强化学气相淀积)、溅射等。
进一步地，步骤1a)中所述的硬掩膜层可以是二氧化硅、氮氧化硅等具有良好掩蔽特性同时可作为步骤2c)中平坦化自停止层的介质材料。
进一步地，步骤1b)中所述光刻为电子束光刻、193nm浸没式光刻或其他先进光学光刻。
进一步地，步骤1c)、1d)中的刻蚀工艺可以是RIE(Reactive Ion Etching，反应离子刻蚀)、ICP(Inductively Coupled Plasma，电感耦合等离子体)等具有较好的刻蚀各向异性的刻蚀技术。
进一步地，步骤2a)中的热氧化工艺可以是干氧氧化、湿氧氧化、氢氧合成氧化等。
进一步地，步骤2a)中的第一种介质材料是由衬底材料热生长形成的绝缘氧化物，例如，衬底材料为硅时，第一种介质材料是二氧化硅。
进一步地，步骤2b)、2c)中的第二种介质材料要求具有良好的绝缘特性，可以与第一种介质材料相同或不同，但是不能和硬掩膜层材料相同。例如，衬底材料为硅时，第二种介质材料可以是二氧化硅、氧化硅/多晶硅的叠层等。
进一步地，步骤2c)中的平坦化方法可以选用CMP(Chemical MechanicalPolishing，化学机械抛光)、回刻等。
进一步地，步骤2d)中的硬掩膜层去除方法可以采用湿法腐蚀工艺，例如，硬掩膜层为氮化硅时，腐蚀液可以采用热磷酸溶液，腐蚀温度为170℃。
本发明的优点和积极效果如下：
a)无论对于微米尺度的间隙还是技术节点为亚45nm的高深宽比间隙，都具有优异的间隙填充能力，填充质量好，不会产生空洞和裂缝。
b)填充速率快，且稳定可控。
c)不存在HDP-CVD对衬底的刻蚀损伤。
d)对间隙的截面形貌没有依赖性。
e)完全和体硅CMOS工艺相兼容，工艺简单，成本代价小。
附图说明
图1-8是本发明提出的实现半导体器件隔离的工艺流程示意图，其中：
图1淀积硬掩膜层；
图2光刻有源区图形；
图3刻蚀有源区硬掩膜；
图4刻蚀有源区；
图5热氧化生长第一种介质材料，形成窄STI隔离；
图6淀积第二种介质材料，形成宽STI隔离；
图7平坦化第二种介质材料；
图8去除硬掩膜层；
图9为上述图1-图8的图例说明。
具体实施方式
下面结合附图和具体实例对本发明进行详细说明。
根据下列步骤可以实现纳米尺度硅基器件的隔离：
1)在(100)体硅衬底上ALDSiO2、Si3N4叠层结构作为硬掩膜层，如图1所示；
2)电子束光刻定义有源区图形，其中线条宽度为40nm，最小线条间距为30nm，最大线条间距为0.5μm。如图2所示；
3)各向异性刻蚀硬掩膜层，将光刻定义的图形转移到硬掩膜上，露出硅衬底；
4)去除光刻胶，如图3所示；
5)各向异性干法刻蚀硅将硬掩膜的图形转移到硅衬底上，形成硅的有源区，如图4所示；
6)在925℃下进行干氧氧化，深宽比为10:1的间隙被热生长的二氧化硅所填充，形成窄STI隔离区，如图5所示；
7)LPCVD氮氧化硅，深宽比为3:5的间隙以及大面积无源区域被氮氧化硅所填充，形成宽STI隔离区，如图6所示；
8)CMP去除顶部多余的氮氧化硅，露出顶部的硬掩膜层，如图7所示；
9)用热(170℃)的浓磷酸去除Si3N4硬掩膜层；
10)用BHF溶液(HF:NH4F＝1:40)去除硬掩膜中作为应力缓冲层的二氧化硅，如图8所示；
最终实现纳米尺度硅基器件的隔离。
本发明实施例并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (6)

1.一种实现半导体器件隔离的方法，包括以下步骤：
1)形成半导体器件的有源区：
1-a)在半导体衬底上淀积介质材料作为有源区的硬掩膜层；
1-b)通过光刻在硬掩膜层上定义出有源区的图形；
1-c)通过刻蚀工艺将光刻定义的图形转移到硬掩膜层；
1-d)将硬掩膜层作为掩蔽层，通过刻蚀衬底材料形成器件有源区；
2)形成半导体器件的隔离区：
2-a)通过热氧化工艺生长第一种介质材料，相邻有源区之间的高深宽比间隙将由于第一种介质材料的生长而被填充，形成窄STI隔离区；
2-b)淀积第二种介质材料，低深宽比间隙和大面积的无源区域将被第二种介质材料填充，形成宽STI隔离区；
2-c)平坦化第二种介质材料，反应停止在硬掩膜层，半导体器件的STI隔离区形成；
2-d)去除硬掩膜层。
2.如权利要求1所述的方法，其特征在于，所述衬底材料是硅、锗或锗硅半导体材料。
3.如权利要求1所述的方法，其特征在于，所述淀积为ALD、LPCVD、PECVD、ICPECVD或溅射。
4.如权利要求1所述的方法，其特征在于，所述硬掩膜层采用二氧化硅或氮氧化硅材料。
5.如权利要求1所述的方法，其特征在于，所述光刻为电子束光刻或193nm浸没式光刻。
6.如权利要求1所述的方法，其特征在于，所述刻蚀工艺是RIE或ICP。
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