CN102332448A - 半导体结构与半导体结构的制造方法 - Google Patents

半导体结构与半导体结构的制造方法 Download PDF

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Abstract

本发明提供一种半导体结构及半导体结构的制造方法。在一实施例中，半导体结构包含具有组件区与对准区的基材；位于对准区中且具有第一深度D1的第一浅沟渠隔离(STI)特征；位于组件区中且具有第二深度D2的第二STI特征；具有图案化特征的对准标记，其中图案化特征是覆盖在对准区中的第一STI特征之上；以及形成在组件区中的主动区之上的栅极堆叠。

Description

半导体结构与半导体结构的制造方法
技术领域
本发明一般是有关于一种微影蚀刻(Lithographic/Photolithography)制程的对准标记(Alignment Marks)，且特别是有关于一种高介电常数金属栅极制程的改进的对准标记(Alignment Marks)的系统与方法。
背景技术
对准标记在半导体或集成电路(IC)组件的制造中是重要的，因为组件是通过参照对准标记，以将多层的传导、半导体、及绝缘(Insulative)材料一层一层对准的方式来加以制造。精准地将每一层对准前一层，以使得最终的电路具备其功能性与可靠性是重要的。将一层与前一层对准，通常是使用晶片步进机(Wafer Stepper)来完成，其中晶片步进机是用来将一屏蔽上的电路图案光学投射至晶片的一层上，上述的屏蔽是架设在晶片步进机之中，而上述的晶片则设置在晶片步进机的晶片夹盘(Chuck)上。在上述屏蔽的图案被转移之前，晶片首先必需精确地对准上述的屏蔽。一旦达成上述的对准，即可执行投射屏蔽的图案至上述半导体晶片的其它步骤。
在对准相位(Phase)中，对准标记在晶片上的位置通常是使用激光束(LaserBeam)来侦测，其中激光束是由对准标记反弹以产生反射光束信号。上述的反射光束是反射至晶片步进机的检查器(Inspector)，其中检查器分析反射光束以决定对准标记的确切位置。值得注意的是，上述从对准标记反射的信号的质量是直接与对准标记中的结构的可靠性与完整性(Integrity)相关。使用现存技术制造的对准标记经常无法产生强烈的反射信号，因此使得精确对准变得更加困难。
因此，当现存形成对准标记的方法一般是已适用于其所欲的目的时，其尚无法完全满足各方面的需求。
发明内容
本发明的目的是在提供一种半导体结构及其制造方法，借此提供使用于微影蚀刻制程中的一强化与可调整的对准信号，进而提供较佳的覆盖与对准控制。
本发明的一实施例为一半导体结构。此半导体结构包含具有组件区以及对准区的基材；位于上述对准区之中且具有第一深度的第一浅沟渠隔离(ShallowTrench Isolation；STI)特征；位于上述组件区之中且具有第二深度的第二STI特征；具有覆盖于对准区中第一STI特征之上的图案化特征的对准标记；以及形成于上述组件区中的一主动区之上的栅极堆叠。
在另一实施例中，半导体结构包含具有组件区以及对准区的基材；位于上述对准区之中且具有第一深度的第一特征；位于上述组件区之中且具有第二深度的第二特征，其中第一及第二特征是形成于基材之中；以及覆盖于第一特征之上的第三特征，其中第三特征是配置作为一对准标记且形成于基材上的一材料层之中。
在又一实施例中，本发明亦提供一半导体结构的制造方法。此方法包含于半导体基材之上形成图案化材料层，其中上述的图案化材料层具有位于第一区域之中的第一开口部，且具有位于第二区域之中的第二开口部，第一开口部具有第一宽度，而第二开口部具有不同于第一宽度的第二宽度；经由上述图案化材料层的开口部，执行蚀刻制程至半导体基材，于第一区域中产生第一深度的第一沟渠，且于第二区域中产生第二深度的第二沟渠；填充介电材料于第一及第二沟渠中，以于第一区域中形成第一STI特征，并于第二区域中形成第二STI特征；以及图案化传导材料层，产生对准标记于第一STI特征之上，并产生栅极堆叠于第二区域的一主动区之上。
本发明的优点在于，透过于对准区中设置STI特征，并通过变化STI特征的宽度来调整STI特征的深度，使得由检查器侦测到的对准信号的强度能够最大化，进而提供较佳的覆盖与对准控制。故本发明可提升半导体结构的性能与其生产制造的合格率。
附图说明
为了能够对本发明有最佳的理解，请参照上述的详细说明并配合相应的附图。要强调的是，根据工业的标准常规，附图中的各种特征并未依比例绘示。事实上，为了讨论的清楚起见，可任意地放大或缩小各种特征的尺寸。相关附图内容说明如下。
图1A及1B是绘示已知的对准结构与方法；
图2是绘示根据一实施例的对准结构与方法；
图3是绘示STI特征的宽度与深度间的关系，其中STI特征是用来实施图2的对准结构的一部分；
图4是绘示包含图2的对准结构的晶片的制造的流程图；
图5是绘示根据另一实施例的半导体结构的剖面图，其中半导体结构具有根据本发明的各种观点所建构的对准标记。
【主要组件符号说明】
Figure BSA00000539064500041
具体实施方式
本发明一般是有关于一种微影蚀刻制程的对准标记，且特别是有关于一种高介电常数金属栅极微影蚀刻制程的改进的对准标记的系统及方法。然而，可理解的是，特定的实施例是被提供作为范例以教示较广义的发明概念，且熟悉此技艺者可轻易地将本发明所教示的内容应用至其它方法与系统中。此外，可以理解的是，本发明中所讨论的方法与系统包含许多已知的结构及/或步骤。由于这些结构和步骤为此技术领域所熟知，故其在细节上将仅会以一般程度来讨论。再者，为了方便及举例说明起见，重复使用参考符号于附图中，然而此重复并非代表附图中的特征或步骤的任何必要结合。
如前所述，使用微影蚀刻制程的IC制造的整个过程中，在转移屏蔽的图案之前，必需适当地将包含上述即将被转移至晶片或晶片一区域的图案的屏蔽，与晶片上的前一图案对准。如图1A所示，在特定的习知实施例中，包含接触层图案的屏蔽的对准，可通过提供包含有多晶硅栅极(Polysilicon Gate/PolyGate)特征的对准标记来达成，其中多晶硅栅极特征是以参考符号100加以标示，且多晶硅栅极特征是位于晶片104的一部分的对准区102中。由于在取代多晶硅栅极(RPG)制程中的不适当的多晶硅栅极特征高度，因此，此技术是有问题的，其中RPG制程无法提供接触层至多晶硅栅极层的高度可控制性的覆盖性能。此外，假如上述包含多晶硅栅极特征的对准标记100有所改变，则对于制造目的而言，对准信号的强度可能显得太弱且有所不足，其中就图1A的目的而言，对准信号是定义为由上述对准标记反射的信号，且以参考符号108加以标示，此对准信号是不可调整的。
此外，如图1B所示，对准结构可包含二特征(包含第一特征120与第二特征122)，在此一实例中，对准信号包含介于第一反射光束124与第二反射光束126之间的干涉(Interference)，其中第一反射光束124与第二反射光束126是分别由第一特征120与第二特征122所反射。如图1A与1B中所示的实施例，第一反射光束124与第二反射光束126是由检查器分析，以决定对准标记结构的位置。当对准信号是与第一特征(多晶硅栅极特征)120的厚度[或高度(H)]相关，或与介于第一反射光束124以及第二反射光束126之间的距离相关时，图1B所示的实施例包含类似于图1A所示的实施例的缺陷(Deficiencies)。上述多晶硅栅极特征120的高度是由IC设计所决定。因此，自由且独立地调整多晶硅栅极特征的高度可能有所困难。
根据此处所描述的实施例的特征，提供结构与方法，借以提供使用于微影蚀刻制程中的一强化与可调整的对准信号，进而提供较佳的覆盖与对准控制。如此处即将描述的内容，实施与三图案层(称之为L1、L2与L3)相关的实施例。在此处所描述的一范例中，上述的图案层L1、L2及L3分别包含STI层、多晶硅栅极层及接触层。然而，可确认的是，上述的层可为包含STI、多晶硅栅极、接触窗、金属层M1、M2、M3等的一系列层中任何三个的连续层。用来对准图案层L3至图案层L2的屏蔽的信号(图案层L3对准信号或对准信号)是定义为，从对准结构反射并由一检查器所接收的信号，且图案层L3对准信号包含介于第一反射光束与第二反射光束之间的干涉，其中第一反射光束是来自于图案层L2的对准特征，而第二反射光束是来自于图案层L1的特征。假如上述介于第一反射光束与第二反射光束之间的干涉为建设性干涉，则图案层L3对准信号将被最大化。
如图2所示，在一实施例中，晶片200的一部分包含对准区202。位于对准区202内的图案层L2之中的多晶硅栅极特征204形成第一对准标记(对准特征)，用以产生第一反射光束，其中第一反射光束于图2中是以参考符号206加以标示。位于图案层L1之中的STI特征208形成第二对准特征，其中STI特征208的底表面是用来产生第二反射光束，其中第二反射光束于图2中是以参考符号212加以标示。调整位于图案层L1之中的STI图案，使得STI特征208具有适当的深度D，借此使得第一反射光束206与第二反射光束212分别与彼此做建设性干涉，以产生一对准信号。
如图3中所示，由于用来形成STI特征的蚀刻制程的固有特性，在一定的范围内，STI特征的深度D是直接与其宽度W相关；因此，对准标记结构包含位于图案层L2中的多晶硅栅极特征204，以及位于图案层L1中且具有最佳化的宽度W的STI特征208。
对准标记是形成于图案层L2中，且设置在为对准标记保留的一特定区域中。晶片200的每一区域可具有一对准标记。在一实施例中，深度D与宽度W间的关系是如方程式D＝c*W所示，其中c为一常数，常数c是由用来形成浅沟渠的蚀刻制程的特性所决定。在另一实施例中，深度D是设计成与λ相关，其中λ是用在对准标记的对准光束的波长。例如，深度D可用以下的方程式来表示：
D = ( n 2 λ - H 1 1 - sin 2 θ n 1 2 ) × 1 - sin 2 θ n 2 2
其中H1为多晶硅栅极特征204的高度，n1为STI特征208的介电材料的折射率，n2为环绕多晶硅栅极特征204的层间介电(Interlayer Dielectric；ILD)层209的折射率，θ为上述对准光束的入射(Incident)角，且n为一正整数(例如1或2)。在一实施例中，STI特征208与ILD层209均包含氧化硅(SiliconOxide)。在此一实例中，n1与n2为氧化硅的折射率。
在操作中，晶片200是装载至步进机220之上，其中步进机220包含激光222与检查器224。激光222是用来投射光束至多晶硅栅极特征204与STI特征208之上，以产生第一反射光束206与第二反射光束212。检查器224接收第一反射光束206与第二反射光束212。检查器224可处理第一反射光束206与第二反射光束212，以决定其所产生的一对准信号。步进机220利用上述的对准信号来对准晶片200与一屏蔽，其中上述屏蔽包含欲转移至晶片200的图案层L3的图案。
请参照图4，在第一步骤400中，提供具有对准区域的晶片。在步骤402中，形成具有宽度W的STI特征于上述对准区域中。在步骤404中，形成多晶硅栅极特征于上述对准区域中。在步骤406中，以光阻剂(PR)涂布上述的晶片。在步骤408中，来自于步进机的激光的光束是由产生于步骤402的STI特征的底板(底表面)，以及产生于步骤404的多晶硅栅极特征的顶部(顶表面)所反射，且由步进机的检查器收集并处理，借以产生对准信号。步骤402中的STI特征以及步骤404中的多晶硅栅极特征的形成，是使用已知的微影蚀刻技术与制程来完成。如以上所述，形成于步骤402的STI特征的深度D是通过变化其宽度W来加以调整。根据一实施例的特征，选择宽度W以及受其影响的深度D，以确保STI特征的底表面反射的光束与多晶硅栅极特征反射的光束做建设性干涉(步骤408)，借此最大化由检查器侦测到的对准信号的强度。在步骤410中，对准信号是用来对准屏蔽与上述的晶片，其中上述屏蔽包含接触图案。在步骤412中，透过屏蔽曝光涂布PR的晶片。在步骤414中，显影上述的晶片。在步骤416中，使用已显影的PR作为蚀刻屏蔽来蚀刻上述的晶片，以在接触层中形成接触窗(Contact)。
虽然以上仅详细描述本发明的少数例示性实施例，熟悉此技艺者将可轻易地体会出，在未脱离本发明的新颖性教示与优点的范围内，可在例示性的实施例中做许多的修改。特别的是，如以上所述，任何连续的图案层L1、L2与L3可用来实施此处所述的实施例。在一实施例中，连续的图案层L1、L2与L3是分别为金属I层、金属II层与金属III层。
图5是绘示根据本发明的另一实施例的半导体结构500的剖面图，其中半导体结构500具有根据本揭露的各观点所建构的对准标记。半导体结构500包含半导体基材510，例如晶片。半导体基材510包含硅。此外，上述基材包含锗(Germanium)、硅化锗(Silicon Germanium)、或其它适当的半导体材料。半导体基材510包含各种组件[例如场效应晶体管(Field-Effect Transistors；FETs)]的区域512(组件区)，以及为对准标记所设计的区域514(对准区)，其中对准标记是用来做屏蔽对准或覆盖对准。在一实施例中，每个微影蚀刻曝光区域包含一对准标记。半导体基材510亦可包含各种掺杂区，例如n型井、p型井、轻掺杂漏极(Light Doped Drain；LDD)区、以及源极/漏极(S/D)区。
半导体基材510包含形成于基材中如STI特征的各种隔离特征，借此分隔区域512中的各种组件。为了强化对准以及其它整合的目的，STI特征亦可形成于区域514之中。可以理解的是，区域512以及区域514均可包含任何数量的STI特征。为了简化与说明起见，在此有二个如上所述的STI特征516被绘示于区域512中，且有一个如上所述的STI特征518被绘示于区域514中。当STI特征516具有高度(或深度)D1时，STI特征518具有深度D2，其中深度D2可不同于深度D1。
半导体结构500亦可包含形成于半导体基材510之上的栅极层。上述栅极层包含位于区域512之中的一个或多个栅极堆叠520，以及位于区域514之中的一个或多个栅极堆叠522。栅极层还包含填充在相邻栅极堆叠间的间隙(Gaps)中的ILD层524。在区域512中，栅极堆叠520是形成于半导体基材510的主动区之上，且作为一IC组件。例如，栅极堆叠520是一相关的FET的功能性栅极。在区域514中的栅极堆叠522是设置在STI特征518之上，且被实施作为对准标记的一部分。栅极堆叠522可直接设置在STI特征518之上。
在一实施例中，对准标记包含多个栅极堆叠，其中为了对准，上述的栅极堆叠是配置作为格栅(Grating)结构。在另一实施例中，为了使用盒中盒(Box-In-Box；BIB)技术来对准，对准标记包含了设计在盒结构中的栅极堆叠。栅极堆叠522是设置在STI特征518之上，以利用底下将更详细说明的一配置来强化对准信号。
深度D2是被设计以使得第一对准光束与第二对准光束彼此做建设性干涉，以强化于对准操作中的对准信号，其中第一对准光束是反射自对准标记的栅极堆叠522的顶表面，而第二对准光束是反射自STI特征518的底表面。在一实施例中，深度D2是大于深度D1。在另一实施例中，深度D2是设计成与λ相关，其中λ是用在对准操作中的对准光束的波长，其中的关系可用以下的方程式来表示：
D 2 = ( n 2 λ - H 1 - sin 2 θ n 1 2 ) × 1 - sin 2 θ n 2 2
其中H为栅极堆叠522的高度，n1为STI特征518的介电材料的折射率，n2为ILD层524的折射率，θ为上述对准光束的入射角，且n为一正整数(例如1或2)。
STI特征的形成包含蚀刻一沟渠于一基材中，且以如氧化硅、氮化硅(Silicon Nitride)、或氮氧化硅(Silicon Oxynitride)的一种或多种绝缘(Insulating)材料来填充上述沟渠。被填充的沟渠可具有多层结构，例如热氧化衬垫层(Thermal Oxide Liner Layer)与填充沟渠的化学气相沉积(CVD)氧化硅。在一实施例中，STI特征是使用如下的制程顺序来产生：成长衬垫氧化物(Pad Oxide)、形成低压化学气相沉积(LPCVD)氮化硅层、使用PR与遮蔽(Masking)图案化STI开口部、蚀刻一沟渠于基材中、选择性地成长热氧化沟渠衬垫以改善沟渠界面、以CVD氧化物填充上述沟渠、使用化学机械研磨(Chemical MechanicalPolishing；CMP)制程来回蚀、以及使用氮化物剥除(Stripping)方法来移除氮化硅。
在一实施例中，STI特征516与STI特征518是以相同的蚀刻步骤同时形成。由于蚀刻制程的特性，在一定的范围内，被蚀刻的沟渠的深度是与被蚀刻的沟渠的宽度相关。因此，图案化材料层首先形成于半导体基材510之上，定义一个或多个第一开口部于区域512之中，并定义一个或多个第二开口部于区域514之中。第一开口部具有宽度W1，且第二开口部具有不同于宽度W1的宽度W2。通过蚀刻制程的特性，使得深度D1及深度D2分别与宽度W1及宽度W2相关，进而形成各种STI的沟渠。在一实施例中，深度D2与宽度W2间的关系是如方程式D2＝c*W2所示，其中c为一常数，常数c是由用来形成STI特征518的蚀刻制程的特性所决定。
接着蚀刻制程被应用至半导体基材510，借以在区域512中形成具有深度D1的第一沟渠，以及在区域514中形成具有深度D2的第二沟渠。随后填充一种或多种介电材料至上述各种沟渠中，因此形成STI特征516与STI特征518。在此一实例中，位于区域512中的STI特征516包含与宽度W1相等的顶部宽度，且与位于区域514中的STI特征518包含与宽度W2相等，但不相等于宽度W1的顶部宽度。
在另一实施例中，通过个别的微影蚀刻图案化制程以及蚀刻制程而分别地形成STI特征516的沟渠以及STI特征518的沟渠。例如，当区域514受到一第一蚀刻屏蔽保护时，经由上述第一蚀刻屏蔽应用第一蚀刻制程至区域512，以形成STI特征516的沟渠。使用一第一光罩(Photomask)于上述制程中，以形成上述定义各种开口部的相关第一蚀刻屏蔽。此后，当区域512受到一第二蚀刻屏蔽保护时，经由上述第二蚀刻屏蔽应用第二蚀刻制程至区域514，以形成STI特征518的沟渠。使用第二光罩于上述制程中，以形成上述定义各种开口部的相关第二蚀刻屏蔽。调整第一蚀刻制程以形成相对应的沟渠，其中上述沟渠具有相等于深度D2的深度。
位于区域512之中的栅极堆叠520包含高介电常数的介电材料层，以及一层或多层设置在高介电常数介电材料层之上的金属层。位于区域514之中的栅极堆叠522包含氧化硅层，以及位于上述氧化硅层之上的多晶硅层。例如，介电材料层形成于基材之上，且多晶硅层随后形成于上述介电材料层之上。图案化上述的介电材料层与多晶硅层，以通过包含微影蚀刻图案化以及蚀刻的步骤，于区域512之中形成虚设(Dummy)的多晶硅栅极堆叠，并于区域514之中形成栅极堆叠522。接着，以后栅极(Gate-Last)步骤中一个或多个金属层取代区域512中的虚设多晶硅栅极堆叠的多晶硅层部分。更仔细来说，在后栅极步骤中，以一蚀刻制程移除虚设多晶硅栅极中的多晶硅层，产生栅极沟渠。更通过金属沉积来填充上述的栅极沟渠。额外应用研磨制程(例如CMP)以移除过多的金属。介电材料层包含界面层(例如氧化硅)、高介电常数介电材料、或上述的组合。假如介电材料层仅包含氧化硅层，接着通过后高介电常数步骤(High kLast Procedure)形成高介电常数金属栅极(HKMG)堆叠520，其中形成高介电常数材料层以及金属层以填充上述的栅极沟渠。
在另一实施例中，栅极堆叠520以与门极堆叠522均包含高介电常数介电层，以及位于上述高介电常数介电层之上的一层或多层金属层，其中上述的高介电常数介电层与金属层是通过以上所讨论的相同的后栅极步骤或后高介电常数步骤所形成。换句话说，栅极堆叠520以与门极堆叠522均为高介电常数金属栅极。
请再参照图5，在栅极堆叠520中，高介电常数介电层包含介电材料，此介电材料具有高于热氧化硅的介电常数，此介电常数约为3.9。在一范例中，高介电常数介电层包含氧化铪(Hafnium Oxide；HfO)。在各种的范例中，高介电常数介电层包含金属氧化物、金属氮化物、或上述的组合。在一实施例中，栅极材料层包含多层介电材料，例如界面层(例如氧化硅)以及设置在前述界面层之上的高介电常数介电材料层。
界面层可通过如化学氧化技术、热氧化步骤、原子层沉积(Atomic LayerDeposition；ALD)、或CVD来形成。高介电常数介电材料层可通过CVD、ALD、等离子增强化学气相沉积(Plasma Enhanced CVD；PECVD)、或等离子增强原子层沉积(Plasma Enhanced ALD；PEALD)来形成。多晶硅层可使用前驱物(Precursor)硅甲烷(Silane；SiH4)以及CVD来形成。栅极堆叠520中的金属层包含金属，例如铝或钨(Tungsten)。在另一实施例中，栅极堆叠520额外地包含另一金属层，其中另一金属层是插入至上述的金属层(铝或钨)与高介电常数介电材料层之间。
选择上述的另一金属层以具备适当的功函数(Work Function)，借此降低相关的FETs的临限电压(Threshold Voltage)。例如，n型FET(nFET)包含n型功函数金属(n型金属)，而p型FET(pFET)包含p型功函数金属(p型金属)。n型金属是具有第一功函数的金属，使得相关nFET的临限电压降低。n型金属是具有接近硅的导电带能(Conduction Band Energy；Ec)的功函数或较低的功函数。例如，n型金属是具有约4.2电子伏特(eV)或更低的功函数。p型金属是具有第二功函数的金属，使得相关pFET的临限电压降低。p型金属是具有接近硅的价带能(Valence Band Energy；Ev)的功函数或较高的功函数。例如，p型金属是具有约5.2eV或更高的功函数。
后栅极步骤的一实施例将于以下做更详细的描述。包含介电材料层以及多晶硅层的栅极材料层是形成于基材之上，且被图案化以形成多晶硅栅极堆叠。上述栅极材料层的图案化可通过微影蚀刻制程与蚀刻制程来达成。使用图案化的PR层进一步蚀刻栅极材料层，进而在区域512与区域514之中形成各种栅极堆叠。此后，使用适当的制程[例如湿式剥除(Wet Stripping)或等离子灰化(Ashing)]移除图案化的PR层。然后形成ILD层524于基材之上，且对基材上使用研磨制程(例如CMP)以移除过多的ILD层，并平坦化其表面。在后续的制程中，位于区域512中的多晶硅栅极堆叠520由金属层加以取代。位于区域514中的栅极堆叠522仍然作为多晶硅结构，或选择性地通过相同的步骤以金属层加以取代。
使用具有栅极堆叠522的对准标记来对准屏蔽，以形成接触孔(例如接触孔526)于ILD层524之中。在一范例中，PR层是涂布于基材之上，接着，为了使用对准标记做屏蔽的对准，将对准光束投射至基材上。然后使用具有接触图案的被对准的屏蔽，将微影蚀刻曝光制程应用至PR层。随后以其它微影蚀刻制程[例如曝光后烘烤(Post Exposure Baking；PEB)、显影(Developing)、以及硬烘烤(Hard Baking)]与蚀刻制程形成接触孔526于ILD层524之中。
对准标记以及其制造的方法已叙述如上。在未脱离本发明的范围内，当可存在有各种的实施例、取代以及修改。例如，位于栅极堆叠522之中的多晶硅层可选择性的为非晶(Amorphous)硅层。在另一范例中，图案化的PR层是使用于各种图案化制程中，且使用包含PR涂布、软烘烤、曝光、PEB、显影与硬烘烤的微影蚀刻制程来形成。使用图案化PR层作为蚀刻屏蔽，将蚀刻制程应用于底下的材料层。此后以湿式剥除或等离子灰化移除图案化的PR层。此外，图案化的硬屏蔽层(例如氮化硅)可用来作为蚀刻屏蔽。
在一实施例中，为了整合的目的(例如均匀的CMP效应)以及性能的强化(例如均匀的组件特性)，组件区512可额外地包含形成在STI特征516之上的虚设栅极。位于对准区514之中的STI特征518是被配置用来强化与底下的对准标记相关的对准信号，上述对准标记包含栅极堆叠522。因此，STI特征518亦可称之为对准强化特征。类似的对准结构可形成在其它连续的层中，上述连续的层分别称之为图案层L1、形成于图案层L1之上的图案层L2与形成于图案层L2之上的图案层L3。
在一实施例中，对准强化特征是形成于图案层L1之中，对准标记是形成于图案层L2之中，且设置在(或位于)上述对准强化特征之上。对准标记可用来对准具有为图案层L3预先定义的图案的光罩。对准强化特征是被设计成具有适当的高度(或深度)，使得反射自对准强化特征的底部的第一反射光束，以及反射自对准标记的顶部的第二反射光束彼此建设性干涉，藉以强化对准信号。在另一实施例中，连续的图案层L1/L2/L3可为STI、栅极、接触窗、金属I、介层窗(Via)I、金属II以及介层窗II等之中任何三个的连续层。
在一实施例中，半导体结构包含具有组件区以及对准区的基材；位于上述对准区之中且具有第一深度D1的第一STI特征；位于上述组件区之中且具有第二深度D2的第二STI特征；具有覆盖于对准区中第一STI特征之上的图案化特征的对准标记；以及形成于上述组件区中的一主动区之上的栅极堆叠。
在另一实施例中，半导体结构包含具有组件区以及对准区的基材；位于上述对准区之中且具有第一深度D1的第一特征；位于上述组件区之中且具有第二深度D2的第二特征，其中第一及第二特征是形成于基材之中；以及覆盖于第一特征之上的第三特征，其中第三特征是配置作为一对准标记且形成于基材上的一材料层之中。
在又一实施例中，本发明亦提供一方法。此方法包含提供一晶片；形成具有第一深度D1的第一特征，其中第一特征是形成在晶片的层L1之中；形成第二特征于层L1之中，其中第二特征具有第二深度D2；形成包含对准标记的第三特征，其中第三特征是形成在晶片的层L2之中，且覆盖第一特征；以PR涂布晶片；以及根据对准信号对准屏蔽与晶片，其中对准信号包含反射自第一特征底部的第一反射光束以及反射自第二特征顶部的第二反射光束；其中上述第一特征的第一深度D1使得第一反射光束与第二反射光束做建设性干涉。
于再一实施例中，一方法包含于半导体基材之上形成图案化材料层，其中上述的图案化材料层具有位于第一区域之中的第一开口部，且具有位于第二区域之中的第二开口部，第一开口部具有第一宽度W1，而第二开口部具有不同于第一宽度W1的第二宽度W2；经由上述图案化材料层的开口部，执行蚀刻制程至半导体基材，于第一区域中产生第一深度D1的第一沟渠，且于第二区域中产生第二深度D2的第二沟渠；填充介电材料于第一及第二沟渠中，以于第一区域中形成第一STI，并于第二区域中形成第二STI；以及图案化传导材料层，产生对准标记于第一STI之上，并产生栅极堆叠于第二区域的一主动区之上。
可以理解的是，以上所列的实施例或步骤的各种不同组合，可依各种程序或以并行方式加以使用，且并无特定的步骤为关键或不可或缺的。再者，以上所介绍及讨论与特定实施例有关的特征，可与以上所介绍及讨论与其它实施例有关的特征互相结合。因此，所有这些修改是欲包含于本发明的范围中。

Claims (10)

1.一种半导体结构，其特征在于，包含：
一基材，其中该基材具有一组件区以及一对准区，该组件区具有一主动区；
一第一浅沟渠隔离特征，设置在该对准区之中，其中该第一浅沟渠隔离特征具有一第一深度；
一第二浅沟渠隔离特征，设置在该组件区之中，其中该第二浅沟渠隔离特征具有不同于该第一深度的一第二深度；
一对准标记，具有覆盖于该对准区中该第一浅沟渠隔离特征之上的多个图案化特征；以及
一栅极堆叠，设置于该组件区中的该主动区之上。
2.根据权利要求1所述的半导体结构，其特征在于，该第一深度是与使用于该对准标记的一对准光束的一波长相关，该第一深度与该波长间的关系是以如下的一方程式表示：
D 1 = ( n 2 λ - H 1 - sin 2 θ n 1 2 ) × 1 - sin 2 θ n 2 2
其中D1为该第一深度，λ为该波长，H为该栅极堆叠的高度，n1为该第一浅沟渠隔离特征的一介电材料的折射率，n2为相邻于该栅极堆叠的一层间介电层的折射率，θ为该对准光束的入射角，且n为一正整数。
3.根据权利要求1所述的半导体结构，其特征在于，该对准标记的该些图案化特征包含配置作为一格栅的一周期性结构。
4.一种半导体结构，其特征在于，包含：
一基材，其中该基材具有一组件区以及一对准区；
一第一特征，位于该对准区之中且具有一第一深度；
一第二特征，位于该组件区之中且具有一第二深度，其中该第一特征与该第二特征是形成于该基材之中；以及
一第三特征，覆盖于该第一特征之上，其中该第三特征是配置作为一对准标记且形成于该基材上的一材料层之中。
5.根据权利要求4所述的半导体结构，其特征在于，该第一深度具有一数值，使得来自于该第三特征的一顶表面的一第一反射对准信号与来自于该第一特征的一底表面的一第二反射对准信号做建设性干涉。
6.根据权利要求4所述的半导体结构，其特征在于，该第三特征包含一格栅结构，该格栅结构是配置用来提供一对准信号。
7.根据权利要求4所述的半导体结构，其特征在于，该第一特征包含配置以做对准之用的一方形结构。
8.一种半导体结构的制造方法，其特征在于，包含：
于一半导体基材之上形成一图案化材料层，其中该图案化材料层具有位于一第一区域之中的一第一开口部，且具有位于一第二区域之中的一第二开口部，该第一开口部具有一第一宽度，而该第二开口部具有不同于该第一宽度的一第二宽度；
经由该图案化材料层的该第一开口部与该第二开口部，执行一蚀刻制程至该半导体基材，以于该第一区域中产生一第一深度的一第一沟渠，且于该第二区域中产生一第二深度的一第二沟渠；
填充一介电材料于该第一沟渠及该第二沟渠中，以于该第一区域中形成一第一浅沟渠隔离特征，并于该第二区域中形成一第二浅沟渠隔离特征；以及
图案化一传导材料层，以形成一对准标记于该第一浅沟渠隔离特征之上，并形成一栅极堆叠于该第二区域的一主动区之上。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，还包含使用一后栅极步骤中一金属栅极来取代该栅极堆叠。
10.根据权利要求8所述的半导体结构的制造方法，其特征在于，还包含：
以一光阻剂层涂布该半导体基材；
根据一对准信号对准一屏蔽，其中该对准信号具有反射自该第一浅沟渠隔离特征的一底部的一第一反射光束以及反射自该对准标记的一顶部的一第二反射光束，该第一浅沟渠隔离特征的该第一深度具有一数值，使得该第一反射光束与该第二反射光束做建设性干涉；
经由被对准的该屏蔽，曝光该光阻剂层；以及
显影被曝光的该光阻剂层。
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