CN102412140A - 半导体平坦化中降低非均匀性 - Google Patents

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Abstract

提供了一种平坦化半导体器件的方法。所述方法包括提供基板。所述方法包括在所述基板上形成第一层。所述方法包括在所述第一层上形成第二层。所述第一和第二层具有不同的材料组分。所述方法包括在所述第二层上形成第三层。所述方法包括在所述第三层上实施抛光工艺直到基本除去所述第三层。所述方法包括实施回蚀刻工艺以除去所述第二层和所述第一层的一部分。其中关于所述第一和第二层的回蚀刻工艺的蚀刻选择性大约为1∶1。

Description

半导体平坦化中降低非均匀性
技术领域
本发明涉及一种平坦化方法，具体的说，涉及一种半导体平坦化中降低非均匀性问题的方法。
背景技术
半导体集成电路(IC)产业经历了快速增长。IC材料和设计的技术进步产生了一代一代的ICs，其中每一代都比前一代具有更小和更复杂的电路。然而，这些进步增加了加工和生产ICs的复杂性。由于集成电路的发展，一般功能密度(如每晶片面积上互连器件的数量)增加而几何尺寸(如使用生产工艺可创造的最小元件)减少。这种缩减工艺一般通过提高生产效率和降低相关成本来提供效益。
由于半导体器件不断缩小，在生产中满足器件平坦化的要求变得越来越难。传统的平坦化方法一般包括在半导体晶圆上实施化学机械抛光(CMP)工艺。然而，这些传统的平坦化方法对于更新的技术节点(如15纳米(nm)技术节点或超过15nm的技术节点)不能达到满意的表现。例如，当晶圆具有带不同图案密度的区域时，现有平坦化方法的实施容易遇到平坦化的非均匀性问题。
因此，虽然现有半导体器件平坦化方法对于它们的预期目的来说已经大体满足了，但是它们不是在各个方面都完全令人满意。
发明内容
针对现有技术的问题，本发明提供了一种方法，包括：提供基板；在所述基板上方形成第一层；在所述第一层上方形成第二层，所述第一和第二层具有不同的材料组分；在所述第二层上方形成第三层；对所述第三层实施抛光工艺直到所述第三层基本除去；以及实施回蚀刻工艺以除去所述第二层和所述第一层的一部分，其中关于所述第一层和第二层的所述回蚀刻工艺的蚀刻选择性大约为1∶1。
根据本发明所述的方法，其中所述基板具有第一区域和第二区域，所述第一区域具有与所述第二区域不同的图案密度。
根据本发明所述的方法，其中：以使所述第二层具有凹口的方式形成所述第二层；在实施所述抛光工艺之后，以使所述第三层的部分保留在所述第二层的所述凹口上的方式实施所述抛光，所述第三层的部分和所述第二层一起形成表面；并且所述表面具有小于约100埃的总表面差异。
根据本发明所述的方法，其中所述第一层和第三层具有基本相同的材料组分。
根据本发明所述的方法，其中：所述第一层包括多晶硅材料；所述第二层包括介电材料；以及所述第三层包括多晶硅材料。
根据本发明所述的方法，其中：所述第一层包括第一介电材料；所述第二层包括与所述第一介电材料不同的第二介电材料；以及所述第三层包括所述第一介电材料。
根据本发明所述的方法，其中实施所述抛光工艺包括在所述第三层上实施化学机械抛光(CMP)工艺。
根据本发明所述的方法，其中所述第二层包括可以阻挡所述CMP工艺而不被蚀刻掉的材料。
根据本发明所述的方法，其中所述回蚀刻工艺包括等离子体干法蚀刻工艺。
根据本发明所述的一种方法，包括：提供具有第一区域和第二区域的晶圆，所述第一区域和所述第二区域具有不同的图案密度；在所述晶圆的所述第一区域和第二区域上形成第一层；在所述第一层上形成第二层；在所述第二层上形成第三层；抛光掉所述第三层直到覆盖所述第一和第二区域的所述第二层的部分，所述第二层作为抛光停止层；以及回蚀刻所述第二层和所述第一层的一部分，其中所述第一层和所述第二层具有基本相同的蚀刻速率。
根据本发明所述的方法，其中所述第一区域和第二区域的所述图案密度互相基本不相同。
根据本发明所述的方法，其中选择所述第二层和第三层的材料为在所述抛光期间具有基本不同的抛光速率。
根据本发明所述的方法，其中所述第一层和第三层包括相同类型的材料。
根据本发明所述的方法，其中：以使所述第一层包括多晶硅材料和第一介电材料之一的方式形成所述第一层；以使所述第二层包括与所述第一介电材料不同的第二介电材料的方式形成所述第二层；以及以使所述第三层包括多晶硅材料和所述第一介电材料之一的方式形成所述第三层。
根据本发明所述的方法，其中使用化学机械抛光(CMP)工艺抛光掉所述第三层。
根据本发明所述的一种方法，包括：提供基板，其中所述基板包括具有不同图案密度的部分；在所述基板的具有不同图案密度的部分上方形成第一层，其中所述第一层包括选自由多晶硅材料和层间介电(ILD)材料组成的组的材料；在所述第一层上方形成第二层，在所述第二层上方形成第三层，其中所述第二层和第三层具有基本不同的抛光速率；对所述第三层实施化学机械抛光(CMP)工艺，其中所述第二层的作用为所述CMP工艺的停止层；以及然后实施回蚀刻工艺以除去所述第二层和所述第一层的一部分，其中关于所述第一层和所述第二层的回蚀刻工艺的蚀刻选择性大约为1∶1。
根据本发明所述的方法，其中在实施所述回蚀刻工艺之前，对所述第三层实施所述CMP工艺直到基本暴露出所述第二层，在所述CMP工艺之后保留的所述第三层的部分填充所述第二层的凹口，所述第三层的部分与所述第二层基本共平面。
根据本发明所述的方法，其中所述第二层包括：氧化物材料，氮化物材料，以及氧氮化物材料之一。
根据本发明所述的方法，其中所述第一层和第三层包括基本相似的材料，以及其中所述第二层和第三层材料在所述CMP期间具有基本不同的抛光速率。
根据本发明的方法，当晶圆具有带不同图案密度的区域时，现有平坦化方法的实施所遇到的平坦化的非均匀性问题可以比传统的平坦化方法对于更新的技术节点具有更满意的表现。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。
图1为示出了根据本发明的各个方面来平坦化半导体器件的方法的流程图。
图2-图5为根据图1所示方法的实施例，在生产的各个阶段的半导体器件的示意性的阶段性横截面侧视图。
体实施方式
可以理解为了实施本公开的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和排布的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。再者，以下描述中第一部件形成在第二部件上方可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一和第二部件中的实施例，使得第一和第二部件不直接接触。为了简明和清楚，可以任意地以不同的尺寸绘制各种部件。
图1所示为根据本公开的各个方面平坦化半导体器件的方法11的流程图。参照图1，方法11由框13开始，其中提供了半导体基板。方法11以框15继续，其中在基板上形成第一层。方法11继续到框17，其中在第一层的上方形成第二层。第一层和第二层具有不同的材料组分并且在随后的抛光工艺中具有不同的抛光速率。方法11继续到框19，其中在第二层的上方形成第三层。方法11继续到框21，其中对第三层实施抛光工艺直到第三层基本除去。方法11继续到框23，其中实施回蚀刻工艺以除去第二层和第一层的第一部分。关于第一层和第二层的回蚀刻工艺的蚀刻选择性大约为1∶1。
图2-5为根据图1的方法11的实施例在生产的各个阶段的半导体器件30的一部分的示意性阶段性横截面侧视图。例如，图2-5中示出的半导体器件30为半导体晶圆的一部分。可以认为为了更好地理解本公开的发明概念而简化为图2到5。
参照图2，半导体器件30包括基板35。基板35为掺杂了P-型掺杂剂如硼或N-型掺杂剂如磷或砷的硅基板。基板35可以可选地包括其它元素半导体如锗和金刚石。基板35可以可选地包括化合物半导体和/或合金半导体。此外，基板35可包括外延层(epi层)，可被拉紧用于提高性能，并且可包括绝缘体上硅(SOI)结构。
基板35具有带有不同图案密度的各个部分(或区域)。图案密度指的是分布在晶圆的给定区域内的半导体部件的数量。对于两个尺寸相同的晶圆区域，如果一个区域内装有的半导体器件比另一个区域多，那么这个区域具有较高的图案密度。
为了提供示例，示出了基板35的区域40和区域41。图2所示这些区域40和41通过虚线分割。在实施例中，区域41具有比区域40更大的图案密度。例如，区域40可为基板35的一部分其中形成了检测线器件(TCD)。区域41可为基板35的一部分其中形成了逻辑器件(如静态随机存取记忆体器件)。可以理解在其它实施例中，区域40和41可包括带有不同图案密度的其它类型的器件。
基板35的区域40和41中都可形成开口，并且形成介电层50以至少部分地填充这些开口。可使用本领域公知的沉积工艺来形成介电层50，例如化学气相沉积(CVD)工艺，物理气相沉积(PVD)工艺，原子层沉积(ALD)工艺，其组合，或其它合适的工艺。在实施例中，介电层材料50包括氧化物材料。
然后在介电层50上形成层60。可通过沉积工艺如CVD，PVD，ALD，其组合，或其它合适的工艺形成层60。层60具有介于约500埃到约4000埃范围内的厚度。在实施例中，层60包括多晶硅材料。可随后使用多晶硅材料以形成半导体器件30的各种元件，如用于场效应晶体管(FET)器件的多晶硅栅极。在其它实施例中，层60可包括其它合适的材料。
为了参考的方便，将形成在基板35的区域40上的层60的部分命名为60A并且其具有暴露的上表面70A。将形成在基板35的区域41上的层60的部分命名为60B并且其具有暴露的上表面70B。也可以理解任何进一步的对层60的参考可意味着层60A，层60B，或层60A与60B一起。
在生产的这个阶段，层60对于随后的生产工艺可能不足够平坦，尤其是如果生产工艺是对于15-纳米(nm)技术节点或比15-nm节点小的技术节点。通常，层60的表面70A和70B在沉积之后可能是不平的，粗糙的，以及凹凸不平的。随后的生产工艺可能需要表面70A和70B都相对平坦和光滑，并且可能需要表面70A和70B基本上互相共平面。这些暴露的平面70A和70B的传统平坦化方法通常无法完成上述平坦化目标。尤其是传统平坦化方法很难保证暴露的平面70A和70B基本共平面。本公开的实施例设法解决了传统方法的缺点，如下所讨论的。
参照图3，在层60的表面70A和70B(如图2所示)上形成层80。可通过沉积工艺如CVD，PVD，ALD，其组合，或其它合适的工艺形成层80。为了参考的方便，将在层60A上形成的层80的部分命名为80A，并且将在层60B上形成的层80的部分命名为80B。可以理解对层80的任何进一步参考可意味层80A，层80B，或层80A和80B一起。
层80具有介于约20埃到约200埃范围内的厚度85。层80包括与层60不同的材料。在实施例中，层80包括介电材料，如氧化物材料，氮化物材料，或氧氮化物材料。
因此，在层80上形成层90。可通过沉积工艺如CVD，PVD，ALD，其组合，或其它合适的工艺形成层90。为了参考的方便，将在层80A上形成的层90的部分命名为90A，并且将在层80B上形成的层90的部分命名为90B。可以理解对层90的任何进一步参考可意味层90A，层90B，或层90A和90B一起。
层90具有介于约300埃到约3000埃范围内的厚度95。层90包括与层80不同的材料。在实施例中，层90包括与层60基本相同的材料。换句话说，层60和90可具有基本相同的材料成分。
现参考图4，在半导体器件30上实施化学机械抛光(CMP)工艺100以除去层90。由于与区域41相比基板35的区域40具有较低的图案密度，因此CMP工艺100抛去层90A的速率快于其抛去层90B的速率。例如，当基本抛去层90A(只留下填充层80A的凹口的部分90A)时，层90B可能仍然为几百埃的厚度。然而，在图4所示的实施例中，层80用作抛光停止层。将层80的材料选择为具有与层90的材料基本上不相同的抛光速率。因此，在CMP工艺100期间层80A保护其下方的层60A，甚至在大部分层90A被抛去之后。换句话说，一旦CMP工艺100接触到层80A，其不能再进一步进行到层80A以下的层。
同时，CMP工艺100继续抛去层90B。逐渐，CMP工艺100也抛去了大部分层90B，只剩下小部分90B填充层80B的各个凹口。在这一点上，80A和80B都与CMP工艺100接触并且都基本上暴露出来。层80A具有表面110，并且层80B具有与表面110基本共平面的表面111。在实施例中，结合的表面110和111的总表面变化小于约100埃，其中将总表面变化限定了表面的最高点和表面的最低点之间的差异。因此，尽管不同的图案密度导致不同的抛光速率，CMP工艺100将不会引起覆盖区域40的层和覆盖区域41的层之间的表面非均匀性。
参考图5，实施回蚀刻工艺130(也可称为回蚀刻方法)以除去层80，在CMP工艺100之后层90的剩余部分，以及层60的一部分。回蚀刻工艺160以这样的方式调节，即具有对层60和80(也对层80和90)基本为1∶1的蚀刻选择性。换句话说，层60和80具有基本相同的蚀刻率。因此，可将层60和80以相同的速率蚀刻去，就好像它们的材料组分相同。在实施例中，回蚀刻工艺130为等离子体干法蚀刻工艺并且包括以下工艺参数(在其它中)：
●腐蚀剂包括四氟甲烷(CF4)和三氟甲烷(CHF3)的气体混合物，其中CF4气体和CHF3气体的比率在约0到约1的范围内；
●在约200瓦到约600瓦范围内的射频(RF)电源；以及
●从约50伏到约250伏的偏置电压。
通过调整回蚀刻工艺130的参数蚀刻掉预定量的层60，例如通过改变蚀刻时间。在实施回蚀刻工艺130之后，层60的剩余部分具有在约300埃到约1500埃的范围之间的厚度140。层60的这个剩余部分具有暴露的上表面150。
如上所述，由于回蚀刻工艺130的1∶1蚀刻选择性，以相同的速率蚀刻掉层60和80。以这种方式，保留了表面110(图4，在回蚀刻工艺130之前)的基本平坦面并且在蚀刻掉层60的部分之后将基本平坦面转移到了表面150。因此，层60的表面150也呈现基本平坦或平面的轮廓并且具有低于约100埃的总表面变化。
可使用以上讨论的工艺为需要的层取得基本平坦的轮廓。也可使用以上讨论的工艺基本减少或消除晶圆的不同区域之间的表面非均匀性(由于这些区域具有不同的图案密度)。在以上讨论的一个实施例中，所期望的平坦且平面的层(如层60)为多晶硅层。然而，在其它实施例中，所期望的平坦且平面的层也可为层间介电(ILD)层(为互连结构的一部分)。换句话说，也可使用以上描述的工艺来形成具有在整个晶圆的不同区域都平坦且均匀的表面的ILD层，即使这些不同的区域具有基本不同的图案密度。ILD层可包括介电材料如氧化物，氮化物，低-k介电材料或其它合适的材料。
也可认为可实施额外的工艺以完成半导体器件30的生产。例如，可在基板35中形成各种有源或无源元件。可形成互连结构以电连接这些元件并且与外置器件建立电连接。包含半导体器件30的晶圆也可经历钝化，切片，和封装工艺。
以上讨论的本公开的实施例比现有方法具有优点。然而可以理解其它实施例可具有不同的优点，并且没有特定的优点是被所有实施例需要的。其中一个优点是可获得层的基本平坦的表面用于切边半导体制造技术，如用于15-nm技术节点或其它超过15-nm节点的其它技术。基本平坦平面可具有低于约100埃的总表面变化，其远远好于使用现有平坦化技术达到的总表面变化。
另一个优点是可以获得基本抛光均匀性。通常，当在具有各种区域(带有不同的图案密度)的晶圆上实施抛光工艺时，抛光速率也不同。结果，在实施抛光工艺之后产生的晶圆表面就是不共平面的-具有较高图案密度的区域将具有比具有较低图案密度的区域更高的表面。通过对比，本文公开的实施例实现了表面非均匀性的基本降低或消除，尽管具有带有不同图案密度的不同区域。
另一个优点就是本文公开的实施例与互补金属氧化物半导体(CMOS)工艺流程兼容。因此，可以不昂贵地实施本文公开的实施例而且不严重地干扰目前的生成工艺流程。例如，用于抛光停止层的材料可包括介电材料，其可使用目前的生产设备容易地形成。
本公开的一个更宽的形式包括一种方法。方法包括：提供基板；在基板上形成第一层；在第一层上形成第二层，第一和第二层具有不同的材料组分；在第二层上形成第三层；在第三层上实施抛光工艺直到将第三层基本除去；然后实施回蚀刻工艺以除去第二层和第一层的一部分，其中关于第一和第二层的回蚀刻工艺的蚀刻选择性大约为1∶1。
本公开的另一个更宽的形式包括一种方法。方法包括：提供具有第一区域和第二区域的晶圆，第一和第二区域具有不同的图案密度；在晶圆的第一和第二区域上形成第一层；在第一层上形成第二层；在第二层上形成第三层；抛光掉第三层直到到达覆盖第一和第二区域的第二层的部分，第二层作为抛光停止层；并且回蚀刻第二层和第一层的一部分，其中第一和第二层具有基本相同的蚀刻速率。
本公开的再一个更宽的形式包括一种方法。方法包括：提供基板，其中基板包括具有不同图案密度的部分；在基板具有不同图案密度的部分上形成第一层，其中第一层包括选自组的材料，组的组分为：多晶硅和层间介电；在第一层上形成第二层，其中第一层和第二层具有不同的抛光速率；在第二层上形成第三层；在第三层上实施化学机械抛光(CMP)工艺，其中第二层作为CMP工艺的停止层发挥作用；然后实施回蚀刻工艺以除去第二层和第一层的一部分，其中关于第一和第二层的回蚀刻工艺的蚀刻选择性大约为1∶1。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解以下的详细描述。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：
提供基板；
在所述基板上方形成第一层；
在所述第一层上方形成第二层，所述第一和第二层具有不同的材料组分；
在所述第二层上方形成第三层；
对所述第三层实施抛光工艺直到所述第三层基本除去；以及
实施回蚀刻工艺以除去所述第二层和所述第一层的一部分，其中关于所述第一层和第二层的所述回蚀刻工艺的蚀刻选择性大约为1∶1。
2.根据权利要求1所述的方法，其中所述基板具有第一区域和第二区域，所述第一区域具有与所述第二区域不同的图案密度。
3.根据权利要求1所述的方法，其中：
以使所述第二层具有凹口的方式形成所述第二层；
在实施所述抛光工艺之后，以使所述第三层的部分保留在所述第二层的所述凹口上的方式实施所述抛光，所述第三层的部分和所述第二层一起形成表面；并且
所述表面具有小于约100埃的总表面差异。
4.根据权利要求1所述的方法，其中所述第一层和第三层具有基本相同的材料组分。
5.根据权利要求1所述的方法，其中：
所述第一层包括多晶硅材料；
所述第二层包括介电材料；以及
所述第三层包括多晶硅材料。
6.根据权利要求1所述的方法，其中：
所述第一层包括第一介电材料；
所述第二层包括与所述第一介电材料不同的第二介电材料；以及
所述第三层包括所述第一介电材料。
7.根据权利要求1所述的方法，其中实施所述抛光工艺包括在所述第三层上实施化学机械抛光(CMP)工艺。
8.一种方法，包括：
提供具有第一区域和第二区域的晶圆，所述第一区域和所述第二区域具有不同的图案密度；
在所述晶圆的所述第一区域和第二区域上形成第一层；
在所述第一层上形成第二层；
在所述第二层上形成第三层；
抛光掉所述第三层直到覆盖所述第一区域和所述第二区域的所述第二层的部分，所述第二层作为抛光停止层；以及
回蚀刻所述第二层和所述第一层的一部分，其中所述第一层和所述第二层具有基本相同的蚀刻速率。
9.根据权利要求8所述的方法，其中：
以使所述第一层包括多晶硅材料和第一介电材料之一的方式形成所述第一层；
以使所述第二层包括与所述第一介电材料不同的第二介电材料的方式形成所述第二层；以及
以使所述第三层包括多晶硅材料和所述第一介电材料之一的方式形成所述第三层。
10.一种方法，包括：
提供基板，其中所述基板包括具有不同图案密度的部分；
在所述基板的具有不同图案密度的部分上方形成第一层，其中所述第一层包括选自由多晶硅材料和层间介电(ILD)材料组成的组的材料；
在所述第一层上方形成第二层，
在所述第二层上方形成第三层，其中所述第二层和第三层具有基本不同的抛光速率；
对所述第三层实施化学机械抛光(CMP)工艺，其中所述第二层的作用为所述CMP工艺的停止层；以及
然后实施回蚀刻工艺以除去所述第二层和所述第一层的一部分，其中关于所述第一层和所述第二层的回蚀刻工艺的蚀刻选择性大约为1∶1。
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