KR102651281B1 - 집적 칩 구조물 및 그 형성 방법 - Google Patents

집적 칩 구조물 및 그 형성 방법 Download PDF

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둔-니안 양
싱-츠 린
젠-청 리우
이-신 추
핑-츠 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는, 일부 실시예에서, 집적 칩 구조물과 관련된다. 집적 칩 구조물은 기판의 제1 측면 상에 배치된 표준 비아를 포함한다. 오버사이즈 비아는 기판의 제1 측면 상에 배치되고 표준 비아로부터 측방으로 분리된다. 오버사이즈 비아는 표준 비아보다 더 넓은 폭을 가진다. 인터커넥트 와이어는 오버사이즈 비아와 수직으로 접촉한다. 관통-기판 비아(TSV)는 기판의 제2 측면으로부터 기판을 통해 연장되어, 오버사이즈 비아 또는 인터커넥트 와이어와 물리적으로 접촉한다. TSV는 오버사이즈 비아의 폭보다 더 작은 최소 폭을 가진다.

Description

집적 칩 구조물 및 그 형성 방법 {INTEGRATED CHIP STRUCTURE AND METHOD OF FORMING THEREOF}
집적 칩 제조(integrated chip fabrication)는 전자회로가 반도체 재료(예를 들어, 실리콘)로 만들어진 웨이퍼 상에 형성되는 복잡한 다중 단계 프로세스이다. 집적 칩 제조는 프론트-엔드-오브-라인(front-end-of-line; FEOL) 프로세싱과 백-엔드-오브-라인(back-end-of-line; BEOL) 프로세싱으로 크게 나눌 수 있다. FEOL 프로세싱은 일반적으로 반도체 재료 내의 장치(예를 들어, 트랜지스터) 형성과 관련이 있지만, BEOL 프로세싱은 일반적으로 반도체 재료 위의 유전체 구조물 내에 전도성 인터커넥트 층의 형성과 관련이 있다. BEOL 프로세싱이 완료된 후에, 본드 패드(bond pads)가 형성되고, 이어서 웨이퍼는 복수의 개별 집적 칩 다이를 형성하도록 싱귤레이트(예를 들어, 다이싱)될 수 있다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징들이 축척으로 그려지지 않는다는 점에 유의한다. 실제로, 다양한 특징의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 관통-기판 비아(TSV)를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물의 일부 실시예의 단면도를 도시한다.
도 2는 오버사이즈 비아를 갖는 다차원 집적 칩 구조물의 일부 실시예의 단면도를 도시한다.
도 3 내지 도 10은 오버사이즈 비아를 갖는 집적 칩 구조물의 일부 추가적인 실시예를 도시한다.
도 11 내지 도 21은 오버사이즈 비아를 갖는 집적 칩 구조물을 형성하는 방법의 일부 실시예의 단면도를 도시한다.
도 22는 오버사이즈 비아를 갖는 집적 칩 구조물을 형성하는 방법의 일부 실시예의 순서도를 도시한다.
도 23 내지 도 33은 오버사이즈 비아를 갖는 집적 칩 구조물을 형성하는 방법의 일부 대안적인 실시예의 단면도를 도시한다.
도 34는 오버사이즈 비아를 갖는 집적 칩 구조물을 형성하는 방법의 일부 대안적인 실시예의 순서도를 도시한다.
이어지는 개시는 제공되는 본 발명의 상이한 피처들을 구현하기 위하여 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, “밑”, “아래”, “보다 아래”, “위”, “보다 위” 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90°또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
3차원 집적 칩(3DIC)은 서로 적층된 복수의 집적 칩(integrated chip; IC) 티어(tier)를 포함한다. 복수의 IC 티어는 각각 반도체 기판을 포함한다. 복수의 IC 티어 중 하나 이상은 또한 반도체 기판의 전면 상의 유전체 구조물 내에 배치된 복수의 인터커넥트 층을 포함할 수 있다. 복수의 인터커넥트 층은 전도성 인터커넥트 와이어 및 비아를 포함하고, 이는 반도체 기판으로부터의 거리가 증가함에 따라 얇은 인터커넥트 층(예를 들어, “금속 1” 층)으로부터 더 두꺼운 인터커넥트 층(예를 들어, “상부 금속” 층)으로 크기가 커진다. 일부 3DIC에서, 복수의 인터커넥트 층은 반도체 기판의 후면을 따라 위치한 본드 패드 구조물에 결합될 수도 있다. 이러한 3DIC에서, 관통-기판 비아(through-substrate via; TSV)는 반도체 기판을 통해 연장되어 복수의 인터커넥트 층을 본드 패드 구조물에 연결한다.
TSV는 반도체 기판의 후면을 에칭하여 반도체 기판을 통해 복수의 인터커넥트 층 중 하나로 연장되는 TSV 개구를 형성함으로써 형성될 수도 있다. 그 후에 TSV 개구 내에 전도성 물질이 형성된다. 복수의 인터커넥트 층의 라우팅의 방해를 최소화하기 위해, TSV 개구는 얇은 인터커넥트 층(예를 들어, “금속 1” 층)으로 연장되도록 형성될 수도 있다. 그러나, TSV 개구를 형성하기 위해 사용된 에칭 프로세스는 얇은 인터커넥트 층을 손상시킬 수도 있다는 것이 인식되었다. 예를 들어, TSV 개구를 형성하기 위해 사용된 에천트(etchant)가 얇은 인터커넥트 층에 도달할 때, 에천트는 얇은 인터커넥트 층을 통해 수직으로 오버-에칭할 수도 있다. 얇은 인터커넥트 층을 통한 오버-에칭은 신뢰성 문제(예를 들어, 시간 의존적 유전체 파괴(TDDB), 누설, 및/또는 칩 고장)를 초래할 수 있다.
본 개시는, 일부 실시예에서, 관통-기판 비아(TSV)에 대한 정지층으로서 작용하도록 구성된 오버사이즈 비아(oversized via)를 포함하는 집적 칩 구조물(integrated chip structure)에 관한 것이다. 집적 칩 구조물은 기판 상의 유전체 구조물 내에 배치된 복수의 인터커넥트를 포함할 수도 있다. 복수의 인터커넥트는 제1 인터커넥트 와이어층과 제1 비아층을 포함한다. 제1 인터커넥트 와이어층은 제1 인터커넥트 와이어와 제2 인터커넥트 와이어를 포함한다. 제1 비아층은 제1 인터커넥트 와이어에 물리적으로 접촉하는 표준 비아 및 제2 인터커넥트 와이어에 물리적으로 접촉하는 오버사이즈 비아를 포함한다. 오버사이즈 비아는 표준 비아보다 더 크다(예를 들어, 더 넓다). TSV는 기판을 통해 연장되어 제2 인터커넥트 와이어 및/또는 오버사이즈 비아와 물리적으로 접촉한다. 오버사이즈 비아는 TSV의 대향 측들을 지나 측방으로 연장되어, 제2 인터커넥트 와이어와 오버사이즈 비아가 TSV를 형성하는데 사용되는 에칭 프로세스를 위한 정지 층으로서 효과적으로 작용할 수 있는 두꺼운 인터커넥트 구조를 형성할 수 있도록 한다. TSV를 형성하는데 사용되는 에칭 프로세스를 위한 정지 층의 일부로서 작용하도록 오버사이즈 비아를 사용함으로써, 제2 인터커넥트 와이어를 통한 오버-에칭의 부정적인 영향(예를 들어, 시간 의존적 유전체 파괴, 누설, 및/또는 칩 고장)이 완화될 수 있다.
도 1은 관통-기판 비아(TSV)를 위한 정지 층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물(100)의 일부 실시예의 단면도를 도시한다.
집적 칩 구조물(100)은 기판(102)의 제1 측면(103a; 예를 들어, 전면) 상의 유전체 구조물(104) 내에 배치된 복수의 인터커넥트 층(106)을 포함한다. 복수의 인터커넥트 층(106)은 복수의 비아 층(110a-110b)에 의해 서로 수직으로 분리된 복수의 인터커넥트 와이어층(108a-108b)을 포함한다. 복수의 인터커넥트 와이어 층(108a-108b)은 측방 라우팅을 제공하도록 구성되지만, 복수의 비아층(110a-110b)은 복수의 인터커넥트 와이어층(108a-108b) 중 인접한 것들 사이의 수직 라우팅을 제공하도록 구성된다. 복수의 인터커넥트 와이어층(108a-108b) 및 복수의 비아층(110a-110b)은 기판(102)으로부터의 거리가 증가함에 따라 증가하는 크기(예를 들어, 높이 및/또는 폭)를 가질 수도 있다. 예를 들어, 일부 실시예에서, 복수의 인터커넥트 와이어층(108a-108b)은 제1 인터커넥트 와이어층(108a) 및 제1 인터커넥트 와이어층(108a)에 의해 기판(102)으로부터 분리된 제2 인터커넥트 와이어층(108b)을 포함할 수도 있다. 제1 인터커넥트 와이어층(108a)은 제1 크기(예를 들어, 제1 높이 및/또는 폭)를 갖는 인터커넥트 와이어를 가지며 제2 인터커넥트 와이어층(108b)은 제1 크기보다 더 큰 제2 크기(예를 들어, 제2 높이 및/또는 폭)를 갖는 인터커넥트 와이어를 가진다.
일부 실시예에서, 제1 인터커넥트 와이어층(108a)은 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)를 포함할 수도 있다. 제1 인터커넥트 와이어(109w1)는 유전체 구조물(104)에 의해 제2 인터커넥트 와이어(109w2)로부터 측방으로 분리된다. 일부 실시예에서, 복수의 비아층(110a-110b)은 표준 비아(111vs) 및 오버사이즈 비아(111vo)를 갖는 제1 비아층(110a)을 포함할 수도 있다. 오버사이즈 비아(111vo)는 표준 비아(111vs)보다 더 큰 크기(예를 들어, 폭)를 갖는다. 일부 실시예에서, 표준 비아(111vs)는 제1 인터커넥트 와이어(109w1)와 물리적으로 접촉하고 오버사이즈 비아(111vo)는 제2 인터커넥트 와이어(109w2)와 물리적으로 접촉한다. 일부 실시예에서, 오버사이즈 비아(111vo)는 또한 제2 비아층(110b) 상의 비아보다 더 큰 크기(예를 들어, 폭)를 가질 수도 있다.
관통-기판 비아(TSV; 112)는 기판(102)을 통해 연장되어 제2 인터커넥트 와이어(109w2) 및/또는 오버사이즈 비아(111vo)와 접촉한다. 일부 실시예에서, TSV(112)는 또한 기판(102)의 제2 측면(103b)을 따라 배치되고 패시베이션 구조물(passivation structure; 116)에 의해 둘러싸인 본드 패드 구조물(114)과 접촉할 수도 있다. 본드 패드 구조물(114) 상에 전도성 본딩 구조물(118; 예를 들어, 전도성 범프, 전도성 포스트 등)이 배치된다.
TSV(112)는 오버사이즈 비아(111vo)의 폭보다 더 작은 최소 폭을 갖는다. 일부 실시예에서, 오버사이즈 비아(111vo)는 TSV(112)의 대향 측들을 지나 측방으로 연장된다. 오버사이즈 비아(111vo)가 TSV(112)보다 넓기 때문에, 제2 인터커넥트 와이어(109w2) 및 오버사이즈 비아(111vo)는 TSV(112)를 형성하는데 사용되는 에칭을 위한 정지층으로서 효과적으로 작용할 수 있는 두꺼운 인터커넥트 구조를 통틀어서 규정할 수 있다. 제2 인터커넥트 와이어(109w2) 및 오버사이즈 비아(111vo)가 통틀어서 정지층으로 작용함으로써 얇은 인터커넥트 층을 통한 오버-에칭의 부정적인 영향을 완화시킨다.
더욱이, 오버사이즈 비아(111vo)는 또한 우수한 전기적 성능을 갖는 집적 칩 구조물(100)을 제공할 수 있다. 예를 들어, 일부 실시예에서, TSV(112)는 비교적 큰 전류(예를 들어, 10mA 초과, 50mA 초과 등)를 전달하도록 구성될 수도 있으며, 이는 얇은 인터커넥트 층 상의 표준 비아 내에서의 큰 전류 밀도를 초래할 수도 있다. 큰 전류 밀도는 높은 저항 및/또는 인터커넥트 와이어와 비아 사이의 증가된 일렉트로 마이그레이션(electro-migration)을 야기하여, 성능 및/또는 신뢰성 문제를 야기할 수 있다. 표준 비아 내에서 큰 전류 밀도를 방지하기 위해, 큰 표준 비아 어레이가 TSV(112)에 결합된 얇은 인터커넥트 와이어들 사이에 배치되어 큰 전류를 분배할 수 있다. 그러나, 이러한 비아 어레이는 인터커넥트 라우팅에 부정적인 영향을 줄 수 있는 큰 공간을 차지한다. 오버사이즈 비아(111vo)는 비교적 작은 공간(예를 들어, 동일한 전류 밀도를 제공하는 데에 비아 어레이보다 더 작은 공간)을 차지하면서 비교적 낮은 전류 밀도(예를 들어, 표준 비아보다 낮은 전류 밀도)에서 큰 전류를 전달할 수 있어서, 복수의 인터커넥트 층(106)의 라우팅을 실질적으로 손상시키지 않으면서 우수한 전기적 성능(예를 들어, 비교적 낮은 저항 및/또는 일렉트로 마이그레이션)을 제공한다.
도 2는 오버사이즈 비아를 갖는 다차원 집적 칩 구조물(200)의 일부 실시예의 단면도를 도시한다.
다차원 집적 칩 구조물(200)은 서로 적층된 복수의 집적 칩(IC) 티어(202a-202b)를 포함한다. 일부 실시예에서, 복수의 IC 티어(202a-202b)는 각각 IC 다이(웨이퍼로부터 싱귤레이트됨), 복수의 IC 다이를 포함하는 웨이퍼 등을 포함할 수도 있다. 일부 실시예에서, 복수의 IC 티어(202a-202b)는 제1 IC 티어(202a) 및 제2 IC 티어(202b)를 포함할 수도 있다. 일부 실시예에서, 제1 IC 티어(202a)는 제1 기판(102a) 상의 제1 유전체 구조물(104a) 내에 배치된 제1 복수의 인터커넥트 층(106a)을 포함할 수도 있다. 일부 실시예에서, 제2 IC 티어(202b)는 제2 기판(102b) 상의 제2 유전체 구조물(104b) 내에 배치된 제2 복수의 인터커넥트 층(106b)을 포함할 수도 있다. 다양한 실시예에서, 제1 기판(102a) 및 제2 기판(102b)은 임의의 다른 유형의 반도체, 에피택셜(epitaxial), 유전체, 또는 금속층뿐만 아니라 임의의 유형의 반도체 바디(예를 들어, 실리콘, SiGe, SOI, 등)일 수도 있다. 일부 실시예에서, 제1 복수의 인터커넥트 층(106a) 및 제2 복수의 인터커넥트 층(106b)은 구리, 알루미늄, 텅스텐 등과 같은 금속을 포함할 수도 있다.
제1 IC 티어(202a)는 본딩 구조물(204)를 통해 제2 IC 티어(202b)와 결합된다. 일부 실시예에서, 본딩 구조물(204)는 금속 본딩 영역(206) 및 유전체 본딩 영역(208)을 포함하는 본딩 계면(203)를 갖는 하이브리드 본딩 구조물을 포함할 수도 있다. 일부 실시예에서, 하나 이상의 금속 본딩 영역(206)은 제1 기판(102a) 및/또는 제2 기판(102b) 내의 디바이스에 결합된 제1 유전체 구조물(104a) 및 제2 유전체 구조물(104b) 내에서 인터커넥트에 결합될 수도 있다. 일부 추가적인 실시예에서, 하나 이상의 금속 본딩 영역(206)은 제1 유전체 구조물(104a) 내의 제1 더미 인터커넥트(106d1)와 제2 유전체 구조물(104b) 내의 제2 더미 인터커넥트(106d2) 사이에 결합될 수도 있다. 제1 더미 인터커넥트(106d1) 및 제2 더미 인터커넥트(106d2)는 집적 칩 구조물(200) 내의 장치(예를 들어, 트랜지스터 장치)에 전기적으로 결합되지 않는다. 다른 실시예(미도시)에서, 본딩 구조물(204)은 본딩 계면(203)의 전체를 따라 연장되는 하나 이상의 유전체 재료를 갖는 유전체 본딩 구조물을 포함할 수도 있다.
제2 복수의 인터커넥트 층(106b)은 제1 인터커넥트 와이어층(108a) 및 제1 비아층(110a)을 포함한다. 제1 인터커넥트 와이어층(108a)은 제2 기판(102b)과 제1 비아층(110a) 사이에 수직으로 있다. 제1 인터커넥트 와이어층(108a)은 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)를 갖는다. 제1 비아층(110a)은 제1 인터커넥트 와이어(109w1)에 물리적으로 접촉하는 표준 비아(111vs) 및 제2 인터커넥트 와이어(109w2)에 물리적으로 접촉하는 오버사이즈 비아(111vo)를 갖는다. 오버사이즈 비아(111vo)는 표준 비아(111vs)보다 더 큰 폭을 갖는다. 일부 실시예에서 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 동일한 재료(예를 들어, 구리, 알루미늄, 텅스텐 등)일 수도 있다.
TSV(112)는 제2 기판(102b)을 통해 제2 인터커넥트 와이어(109w2)와 접촉하도록 연장된다. 일부 실시예에서, TSV(112)는 제2 인터커넥트 와이어(109w2)의 측벽이 TSV(112)의 일부를 측방으로 둘러싸도록 제2 인터커넥트 와이어(109w2) 내로 연장될 수도 있다. 일부 추가적인 실시예에서, TSV(112)는 오버사이즈 비아(111vo)에 추가적으로 접촉하기 위해 제2 인터커넥트 와이어(109w2)를 통해 연장될 수도 있다. 일부 실시예에서, TSV(112)는 또한 제2 기판(102b)의 후면을 따라 배치되고 패시베이션 구조물(116)에 둘러싸인 본드 패드 구조물(114)과 접촉한다. 일부 실시예에서, 본드 패드 구조물(114)은 하나 이상의 재분배층(redistribution layers; RDL)을 포함한다. 예를 들어, 일부 실시예에서 본드 패드 구조물(114)은 RDL 비아(210) 및 RDL 와이어(212)를 포함할 수도 있다.
일부 실시예에서, 패시베이션 구조물(116)은 본드 패드 구조물(114) 아래의 하나 이상의 하부 패시베이션 층(214-216) 및 본드 패드 구조물(114) 위의 하나 이상의 상부 패시베이션 층(218-220)을 포함할 수도 있다. 일부 실시예에서, 하나 이상의 하부 패시베이션 층(214-216)은 제2 기판(102b) 상에 배치된 제1 하부 패시베이션 층(214) 및 제1 하부 패시베이션 층(214) 상에 배치된 제2 하부 패시베이션 층(216)을 포함할 수도 있다. 일부 실시예에서, 하나 이상의 상부 패시베이션 층(218-220)은 제2 하부 패시베이션 층 상에 배치된 제1 상부 패시베이션 층(218) 및 제1 상부 패시베이션 층(218) 상에 배치된 제2 상부 패시베이션 층(220)을 포함할 수도 있다. 일부 실시예에서, 제1 하부 패시베이션 층(214) 및 제2 상부 패시베이션 층(220)은 질화물(예를 들어, 질화 규소(silicon nitride)), 탄화물(예를 들어, 탄화규소(silicon carbide)) 등을 포함할 수도 있다. 일부 실시예에서, 제2 하부 패시베이션 층(216) 및 제1 상부 패시베이션 층(218)은 실리케이트 유리(silicate glass; USG), 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG) 등을 포함할 수도 있다.
하나 이상의 상부 패시베이션 층(218-220)은 본드 패드 구조물(114) 바로 위에 개구를 규정하는 측벽을 갖는다. 전도성 본딩 구조물(118)은 개구 내에 그리고 본드 패드 구조물(114) 상에 배치된다. 일부 실시예에서, 전도성 본딩 구조물(118)은 본드 패드 구조물(114) 상에 배치된 하부 범프 금속층(under bump metallurgy; UBM; 118a) 및 UBM(118a) 상에 배치된 전도성 범프(118b; 예를 들어, 땜납 범프(solder bump))를 포함할 수도 있다. UBM(118a)은 확산 방지층 및 시드층(seed layer)을 포함한다. 일부 실시예에서, 확산 방지층은 또한 접착층(adhesion layer; 또는 글루층(glue layer))으로서 기능할 수도 있다. 확산 방지층은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 또는 이들의 조합을 포함할 수 있다. 시드층은 금속 포스트, 땜납 범프 등의 증착을 가능하게 하도록 구성된 재료를 포함한다. 다른 실시예(미도시)에서, 전도성 본딩 구조물(118)은 본드 패드 구조물(114) 상에 배치된 UBM(118a) 및 UMB(118a) 상에 배치된 전도성 포스트(예를 들어, 구리 포스트, 구리 마이크로 포스트 등)를 포함할 수도 있다.
도 3은 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩(300)의 일부 대안적인 실시예의 단면도를 도시한다.
집적 칩(300)은 제1 IC 티어(202a) 및 제2 IC 티어(202b)를 포함한다. 제1 IC 티어(202a)는 본딩 구조물(204)를 통해 제2 IC 티어(202b)에 결합된다. 제2 IC 티어(202b)는 제2 기판(102b) 상에 배치된 제2 복수의 인터커넥트 층(106b)를 포함한다. 제2 복수의 인터커넥트 층(106b)은 제1 인터커넥트 와이어층(108a) 및 제1 비아층(110a)을 포함한다. 제1 비아층(110a)은 제2 기판(102b) 및 제1 인터커넥트 와이어층(108a) 사이에 수직으로 있다. 제1 인터커넥트 와이어층(108a)은 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)를 가진다. 제1 비아층(110a)은 제1 인터커넥트 와이어(109w1)와 접촉하는 표준 비아(111vs) 및 제2 인터커넥트 와이어(109w2)와 접촉하는 오버사이즈 비아(111vo)를 갖는다.
일부 실시예에서, 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 제2 기판(102b)과 접촉할 수도 있다. 이러한 일부 실시예에서, 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)와는 상이한 재료를 포함할 수도 있다. 예를 들어, 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 텅스텐을 포함할 수도 있지만, 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)는 구리를 포함할 수도 있다. 다른 실시예(미도시)에서, 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 하나 이상의 층(예를 들어, 하나 이상의 미들-엔드-오브-더-라인(middle-end-of-the-line; MEOL) 층)에 의해 제2 기판(102b)으로부터 분리될 수도 있다. 이러한 일부 실시예에서, 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)와 동일한 재료(예를 들어, 구리)를 포함할 수도 있다.
TSV(112)는 제2 기판(102b)를 통해 연장되어 오버사이즈 비아(111vo)와 접촉한다. 일부 실시예에서, TSV(112)는 오버사이즈 비아(111vo)로 연장되어 오버사이즈 비아(111vo)의 측벽이 TSV(112)의 일부를 측방으로 둘러쌀 수도 있다. 일부 추가적인 실시예에서, TSV(112)는 오버사이즈 비아(111vo)를 통해 연장되어 추가적으로 제2 인터커넥트 와이어(109w2)와 접촉할 수도 있다.
일부 실시예에서, 복수의 비아를 포함하는 비아 어레이(302)는 오버사이즈 비아(111vo)와 대향하는 제2 인터커넥트 와이어의 측면에 접촉할 수도 있다. 비아 어레이(302)는 비아 어레이(302)의 개별 비아 내에 신뢰성에 해롭거나 높은 저항을 유발할 수 있는 높은 전류 밀도를 유발하지 않으면서 비교적 큰 전류를 전달할 수 있다. 일부 실시예에서, 비아 어레이(302)는 오버사이즈 비아(111vo)와 같거나 더 큰 폭을 가질 수도 있다. 일부 실시예에서, 오버사이즈 비아(111vo)는 TSV(112)와 제2 인터커넥트 와이어(109w2) 사이에서 측정된 저항을 제2 인터커넥트 와이어(109w2) 상에 직접 랜딩하는 TSV에 비해 약 25%까지 감소시킬 수도 있다. 다른 실시예(미도시)에서, 제2 오버사이즈 비아는 오버사이즈 비아(111vo)와 대향하는 제2 인터커넥트 와이어(109w2)의 측면에 접촉할 수도 있다.
도 4A 및 도 4B는 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물의 일부 추가적인 실시예를 도시한다.
도 4A의 단면도(400)에 도시된 바와 같이, 집적 칩 구조물은 기판(102)의 제1 측면(예를 들어, 전면)에 배열된 유전체 구조물(104)을 포함한다. 일부 실시예에서, 트랜지스터 장치(402)가 기판(102) 내에 배치된다. 트랜지스터 장치(402)는 소스 영역(406a)과 드레인 영역(406b) 사이에 배치된 게이트 구조(404)를 포함한다. 일부 실시예에서, 게이트 구조(404)는 유전체 재료(예를 들어, 이산화규소, 질화 규소 등)에 의해 기판(102)으로부터 분리된 폴리실리콘 게이트 전극을 포함할 수도 있다. 일부 실시예에서, 측벽 스페이서(sidewall spacers; 408)는 게이트 구조(404)의 대향 측들을 따라 배치될 수 있다. 일부 실시예에서, 분리 구조물(410)은 트랜지스터 장치(402)의 대향 측들 상의 기판(102) 내에 배치될 수 있다. 일부 실시예에서, 분리 구조물(410)은 쉘로우 트렌지 분리(shallow trench isolation; STI) 구조를 포함할 수도 있다.
유전체 구조물(104)은 서로 적층된 복수의 레벨간 유전체(ILD)층(414a-414b)을 포함한다. 일부 실시예에서, 복수의 ILD층(414a-414b) 중 하나 이상은 울트라 로우-k(ultra low-k; ULK) 유전체 재료 또는 익스트림 로우-k(extreme low-k; ELK) 유전체 재료를 포함할 수도 있다. ULK 및 ELK 유전체 재료는 유전체 구조(104) 내의 로우-k 유전체 재료보다 낮은 기계적 강도(예를 들어, 더 다공성)를 가진다. 일부 실시예에서, 유전체 구조(104)는 컨택 에칭 정지층(contact etch stop layer; CESL; 412)에 의해 기판(102)으로부터 분리될 수도 있다. 일부 실시예에서, CESL(412)는 게이트 구조물(404)의 상부 표면 위로 연장된다. 일부 실시예에서, 복수의 ILD층(414a-414b)은 에칭 정지층(416a-416b)에 의해 서로 분리될 수도 있다.
표준 비아(111vs) 및 오버사이즈 비아(111vo)는 제1 ILD층(414a) 내에 배치된다. 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)는 제1 ILD층(414a) 상의 제2 ILD층(414b) 내에 배치된다. 표준 비아(111vs)는 제1 인터커넥트 와이어(109w1)와 접촉하고 오버사이즈 비아(111vo)는 제2 인터커넥트 와이어(109w2)와 접촉한다. 오버사이즈 비아(111vo)는 표준 비아(111vs)보다 더 큰 크기를 갖는다.
TSV(112)는 기판(102)을 통해, 그리고 오버사이즈 비아(111vo)와 기판(102)의 후면을 따라 배치된 본드 패드 구조물(114) 사이에서 연장된다. 일부 실시예에서, TSV(112)는 후면 관통-기판 비아(back-side through-substrate via; BTSV)를 포함할 수도 있다. 이러한 실시예에서, TSV(112)는 TSV(112)가 기판(102)의 제1 측면보다 기판(102)의 제2 측면(예를 들어, 후면)을 따라서 더 큰 폭을 가지도록 테이퍼드 측벽(tapered sidewalls)을 가질 수도 있다. 일부 실시예에서, TSV(112)는 폭(418)을 갖는 상부 표면을 가질 수도 있다. 일부 실시예에서, 폭(418)은 약 500μm 내지 약 900μm, 약 600μm 내지 약 800μm, 약 700μm 정도, 또는 유사한 다른 값일 수도 있다.
TSV(112)는 오버사이즈 비아(111vo)에 의해 유전체 구조물(104)로부터 분리된 계면을 따라 오버사이즈 비아(111vo)와 접촉한다. TSV(112)가 ULK 또는 ELK 재료를 포함하는 계면을 따라 오버사이즈 비아(111vo)와 접촉할 때, TSV(112)를 형성하는데 사용된 에천트가 ULK 또는 ELK 재료를 측방으로 오버-에칭하여 신뢰성 우려(예를 들어, TDDB)를 야기할 수 있다는 것이 인식되었다. 그러나, TSV(112)를 유전체 구조물(104)로부터 분리함으로써, 유전체 구조물(104) 내의 ULK 및/또는 ELK 재료에 대한 손상(예를 들어, 측방 오버-에칭)이 완화될 수 있고 집적 칩 구조물의 신뢰성이 향상될 수 있다. 일부 실시예에서, TSV(112)는 하나 이상의 분리 구조물(410)을 통해 연장될 수도 있다. 이러한 실시예에서, 에천트가 기판(102)을 통해 에칭하는데 사용될 때, 에천트는 분리 구조물(410)에 의해 측방으로 둘러싸인 위치에서 오버사이즈 비아(111vo)와 접촉할 것이다.
도 4B의 상면도(420)에 도시된 바와 같이, 오버사이즈 비아(111vo) 및 제2 인터커넥트 와이어(109w2)는 TSV(112)의 대향 측벽을 지나서 측방으로 연장된다. 일부 실시예에서, 제2 인터커넥트 와이어(109w2)는 또한 오버사이즈 비아(111vo)의 대향 측벽을 지나 측방으로 연장될 수도 있다. 일부 실시예에서, 오버사이즈 비아(111vo)는 제1 방향 및 제1 방향에 수직인 제2 방향을 따라 오버사이즈 비아(111vo)의 가장 바깥쪽 측벽들 사이에서 개구 없이 연속적으로 연장된다.
일부 실시예에서, 오버사이즈 비아(111vo)는 약 0.5μm 내지 약 2μm, 약 0.8μm 내지 약 1.0μm, 또는 다른 유사한 값들 범위의 길이(422) 및 폭(424)을 가질 수도 있다. 일부 실시예에서, 오버사이즈 비아(111vo)는 약 0μm 내지 약 100μm, 약 60μm 내지 약 90μm, 또는 유사한 값들 범위의 거리(426)에 대해 TSV(112)의 에지를 지나 연장될 수도 있다.
일부 실시예에서, 오버사이즈 비아(111vo)의 길이(422) 및 폭(424)은 표준 비아(111vs)의 길이(428) 및 폭(430)보다 약 400% 내지 약 5,000% 더 클 수도 있다. 다른 실시예에서, 오버사이즈 비아(111vo)의 길이(422) 및 폭(424)은 표준 비아(111vs)의 길이(428) 및 폭(430)보다 약 2,000% 내지 약 5,000% 더 클 수도 있다. 일부 실시예에서, 표준 비아(111vs)의 길이(428) 및 폭(430)은 약 0.01μm 내지 약 0.5μm, 약 0.01μm 내지 약 0.05μm, 또는 다른 유사한 값들 범위 내일 수도 있다.
오버사이즈 비아(111vo)의 비교적 큰 크기는 표준 비아(111vs) 또는 표준 비아 어레이와 비교하여 향상된 전기적 및 설계 특성을 제공한다. 예를 들어, 오버사이즈 비아(111vo)는 더 작은 면적을 차지하면서 표준 비아 어레이와 동일한 전류를 전달할 수 있다. (예를 들어, 통틀어서 약 3.22μm의 길이 및 폭을 갖는 표준 비아 16개의 어레이는 통틀어서 약 48mA의 전류를 전달할 수 있지만, 약 1.6μm의 길이 및 폭을 갖는 오버사이즈 비아(111vo)는 동일한 전류 밀도에서 약 48mA의 전류를 전달할 수 있다.) 일부 실시예에서, 오버사이즈 비아(111vo)는 어레이의 약 25%만큼의 면적을 차지하면서, 표준 비아 어레이와 동일한 전류를 전달할 수 있다. 대안으로, 오버사이즈 비아(111vo)는 동일한 면적을 갖는 표준 비아 어레이보다 더 많은 전류를 전달할 수 있다(예를 들어, 통틀어서 약 3.22μm의 길이 및 폭을 갖는 표준 비아 16개의 어레이는 통틀어서 약 48mA의 전류를 전달할 수 있지만, 약 3.22μm의 길이 및 폭을 갖는 오버사이즈 비아(111vo)는 동일한 전류 밀도에서 약 190mA의 전류를 전달할 수 있다). 일부 실시예에서, 오버사이즈 비아(111vo)는 동일한 전류 밀도에서 표준 비아 어레이보다 4배 이상 많은 전류를 전달할 수도 있다.
도 5는 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물(500)의 일부 추가적인 실시예의 단면도를 도시한다.
집적 칩 구조물(500)은 기판(102)의 전면을 따라 배치된 트랜지스터 장치(502)를 포함한다. 트랜지스터 장치(502)는 소스 영역(406a)과 드레인 영역(406b) 사이에 배치된 게이트 구조(504)를 포함한다. 게이트 구조(504)는 하이-k 유전체 재료에 의해 기판(102)으로부터 분리되는 금속 게이트 전극을 포함할 수도 있다. 일부 실시예에서, 금속 게이트 전극은 알루미늄, 텅스텐 등을 포함할 수도 있다. 일부 실시예에서, 하이-k 유전체 재료는 산화 하프늄(hafnium oxide), 산화 알루미늄(aluminum oxide) 등을 포함할 수도 있다. 일부 실시예에서, 측벽 스페이서(506)는 게이트 구조(504)의 대향 측면을 따라 배치될 수도 있다.
컨택 에칭 정지층(contact etch stop layer; CESL; 508)은 기판(102) 위에, 그리고 게이트 구조(504)의 측벽을 따라 배치된다. CESL(508)은 게이트 구조(504)의 상부 위로 연장되지 않는다. 게이트 구조(504)는 제1 ILD층(414a)에 의해 측방으로 둘러싸인다. 제1 에칭 정지층(416a)은 제1 ILD층(414a) 상에 배치되고 제2 ILD층(414b)은 제1 에칭 정지층(416a) 상에 배치된다. 제3 ILD층(414c)은 제2 에칭 정지층(416b)에 의해 제2 ILD층(414b)으로부터 분리된다. 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 제3 ILD층(414c) 내에 배치된다. 표준 비아(111vs)는 오버사이즈 비아(111vo)보다 작은 크기를 갖는다. 일부 실시예에서, 오버사이즈 비아(111vo)는 약 400 내지 약 700 , 약 500 내지 약 600 , 약 550 , 또는 다른 유사한 값들 범위의 두께(514)를 가질 수도 있다. 일부 실시예에서, 하나 이상의 MEOL 인터커넥트(510-512)는 오버사이즈 비아(111vo)와 기판(102) 사이에 수직으로 배치된다.
제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)는 또한 제3 ILD층(414c) 내에 배치된다. 제1 인터커넥트 와이어(109w1)는 표준 비아(111vs)와 접촉하고 제2 인터커넥트 와이어(109w2)는 오버사이즈 비아(111vo)와 접촉한다. 일부 실시예에서, 제2 인터커넥트 와이어(109w2)는 약 500 내지 약 800 , 약 600 내지 약 700 , 약 650 , 또는 다른 유사한 값들 범위의 두께(516)를 가질 수도 있다.
TSV(112)는 기판(102), CESL(508), 제1 ILD층(414a), 제1 에칭 정지층(416a), 및 제2 ILD층(414b)를 통해 연장된다. TSV(112)가 제1 ILD층(414a) 및 제2 ILD층(414b)을 통해 연장되기 때문에, TSV(112)는 하나 이상의 MEOL 인터커넥트(510-512)를 지나 수직으로 연장된다. 일부 실시예에서, 오버사이즈 비아(111vo) 및 제2 인터커넥트 와이어(109w2)는 통틀어서 약 1,000 , 약 1,200 , 약 1,500 , 또는 유사한 값들과 같거나 이보다 큰 두께를 가질 수도 있다. 이러한 총 두께는 TSV(112)를 형성하는데 사용된 에천트가 오버사이즈 비아(111vo) 및 제2 인터커넥트 와이어(109w2)를 통해 에칭하는 것을 방지하기 위해 오버-에칭에 대한 충분한 저항을 제공한다.
다양한 실시예에서, 제2 ILD층(414b)은 제1 기계적 강도를 가질 수도 있고, 제3 ILD층(414c)은 제1 기계적 강도보다 작은 제2 기계적 강도를 가질 수도 있다. (예를 들어, 제3 ILD층(414c)은 제2 ILD층(414b)보다 더 다공성일 수도 있다.) 예를 들어, 일부 실시예에서, 제2 ILD층(414b)은 로우-k 유전체 재료(예를 들어, 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG), 플루오로실리케이트 유리(fluorosilicate glass), 유기실리케이트 유리(organosilicate glass) 등과 같이 약 3.0의 유전상수를 갖는 유전체)를 포함할 수도 있고, 제3 ILD층(414c)는 ULK 재료 또는 ELK 재료(예를 들어, SiCOH, pSiCOH 등과 같이 약 2.5 또는 그 이하의 유전상수를 갖는 유전체)를 포함할 수도 있다.
TSV(112)는 제3 ILD층(414c)로부터 분리된 계면을 따라 오버사이즈 비아(111vo)와 접촉한다. TSV(112)가 제3 ILD층(414c)로부터 분리된 계면을 따라 오버사이즈 비아(111vo)와 접촉하기 때문에, 오버사이즈 비아(111vo)는 TSV(112)를 형성하는데 사용된 에천트가 제3 ILD층(414c)와 접촉하는 것을 방지한다. 오히려, TSV(112)를 형성하는데 사용된 에천트는 제3 ILD층(414c)보다 더 큰 기계적 강도를 갖는 제2 ILD층(414b)와 접촉한다. 더 큰 기계적 강도는 측면 방향을 따라 오버-에칭에 대한 더 큰 저항을 제공한다. 측면 방향을 따라 오버-에칭을 완화함으로써, 유전체 구조물(104)의 손상이 완화되고 신뢰성이 향상된다.
도 6은 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물(600)의 일부 추가적인 실시예의 단면도를 도시한다.
집적 칩 구조물(600)은 제1 IC 티어(202a) 및 제2 IC 티어(202b)를 포함한다. 제1 IC 티어(202a)는 제1 기판(102a)에 배치되고 제1 복수의 인터커넥트 층(106a)를 둘러싸는 제1 유전체 구조물(104a)을 포함한다. 제2 IC 티어(202b)는 제2 기판(102b)에 배치되고 제2 복수의 인터커넥트 층(106b)을 둘러싸는 제2 유전체 구조물(104b)을 포함한다. 일부 실시예에서, 센서 요소(미도시)가 제2 기판(102b) 내에 배치될 수도 있다. 센서 요소는 입사 방사선(예를 들어, 광)에 응답하여 전기 신호를 생성하도록 구성된다. 일부 실시예에서, 센서 요소는 광 다이오드(photodiode)와 같은 광 검출기(photodetector)를 포함한다.
제1 IC 티어(202a)는 페이스-투-백-본딩(face-to-back-bonding) 구성에서 제2 IC 티어(202b)에 본딩된다. 페이스-투-백-본딩 구성에서, 제1 기판(102a)은 제1 유전체 구조물(104a) 및 제2 유전체 구조물(104b) 사이에 수직으로 있다. 일부 실시예에서, 제1 IC 티어(202a)는 제1 기판(102a)의 후면 및 제2 유전체 구조물(104b) 사이에 배치된 본딩 구조물(601)을 거쳐 제2 IC 티어(202b)에 본딩된다. 일부 실시예에서, 본딩 구조물(601)은 제1 기판(102a)의 후면을 따라 배치된 제1 유전체 본딩층(604a) 및 제2 유전체 구조물(104b)을 따라 배치된 제2 유전체 본딩층(604b)을 포함한다. 복수의 전도성 라우팅층(conductive routing layers; 602a-602b; 예를 들어, RDL층) 및 하나 이상의 전도성 더미 본딩 구조물(conductive dummy bonding structures; 606)은 제1 유전체 본딩층(604a) 내에 배치된다. 제1 유전체 본딩층(604a)은 제2 유전체 본딩층(604b)에 본딩되고, 복수의 전도성 라우팅층(602a-602b)은 상부 인터커넥트 층(108t)에 결합되며, 복수의 전도성 더미 본딩 구조물(606)은 하이브리드 본딩 계면을 따라 더미 인터커넥트(108d)에 본딩된다.
제1 TSV(112a)는 제1 복수의 인터커넥트 층(106a)을 제2 복수의 인터커넥트 층(106b)에 결합시키기 위해 제1 기판(102a)을 통해 연장된다. 제1 TSV(112a)는 제1 기판(102a) 상의 제1 유전체 구조물(104a) 내에 배치된 제1 오버사이즈 비아(111vo1)와 접촉한다. 일부 실시예에서, 제1 TSV(112a)는 제1 유전체 구조물(104a) 내에서 제1 인터커넥트 와이어(109w1)와 추가로 접촉하기 위해 제1 오버사이즈 비아(111vo1)를 통해 연장될 수도 있다.
제2 TSV(112b)는 제2 복수의 인터커넥트 층(106b)을 제2 기판(102b)의 후면을 따라 배치된 본드 패드 구조물(114)에 결합시키기 위해 제2 기판(102b)을 통해 연장된다. 제2 TSV(112b)는 제2 기판(102b) 상의 제2 유전체 구조물(104b) 내에 배치된 제2 인터커넥트 와이어(109w2)와 접촉한다. 일부 실시예에서, 제2 TSV(112b)는 제2 유전체 구조물(104b) 내에서 제2 오버사이즈 비아(111vo2)와 추가로 접촉하기 위해 제2 인터커넥트 와이어(109w2)를 통해 연장될 수도 있다.
도 7은 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물(700)의 일부 추가적인 실시예의 단면도를 도시한다.
집적 칩 구조물(700)은 페이스-투-백 본딩 구조에서 제2 IC 티어(202b)에 본딩된 제1 IC 티어(202a)를 포함한다. 제1 TSV(112a)는 제1 유전체 구조물(104a) 내의 제1 복수의 인터커넥트 층(106a)을 제2 유전체 구조물(104b) 내의 제2 복수의 인터커넥트 층(106b)에 결합시키기 위해 제1 기판(102a)을 통해 연장된다. 제1 TSV(112a)는 제1 유전체 구조물(104a) 내에서 제1 오버사이즈 비아(111vo1)와 물리적으로 접촉하는 제1 인터커넥트 와이어(109w1)와 접촉한다.
제2 TSV(112b)는 제2 복수의 인터커넥트 층(106b)을 제2 기판(102b)의 후면을 따라 배치된 본드 패드 구조물(114)에 결합시키기 위해 제2 기판(102b)을 통해 연장된다. 제2 TSV(112b)는 제2 유전체 구조물(104b) 내에 배치된 제2 오버사이즈 비아(111vo2)와 물리적으로 접촉하는 제2 인터커넥트 와이어(109w2)와 접촉한다.
도 8은 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물(800)의 일부 추가적인 실시예의 단면도를 도시한다.
집적 칩 구조물(800)은 기판(102)의 제1 측면(103a)을 따라 배치되고 인터커넥트 와이어층(108) 및 비아층(110)을 둘러싸는 유전체 구조물(104)을 포함한다. 인터커넥트 와이어층(108)은 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)를 포함한다. 비아층(110)은 제1 인터커넥트 와이어(109w1)와 접촉하는 표준 비아(111vs) 및 제2 인터커넥트 와이어(109w2)와 접촉하는 오버사이즈 비아(111vo)를 포함한다.
TSV(112)는 기판(102)의 제1 측면(103a)과 대향하는 기판(102)의 제2 측면(103b)을 따라 오버사이즈 비아(111vo)와 본드 패드 구조물(114) 사이에서 기판(102)을 통해 연장된다. 일부 실시예에서, TSV(112)는 기판(102)의 제1 측면(103a)에 근접한 제1 단부(end; 112e1) 및 기판(102)의 제2 측면(103b)에 근접한 제2 단부(112e2)를 갖는다. TSV(112)의 제1 단부(112e1)는 제1 폭을 가지며 TSV(112)의 제2 단부(112e2)는 제1 폭보다 더 큰 제2 폭을 갖는다. 일부 실시예에서, TSV(112)의 제1 단부(112e1)는 오버사이즈 비아(111vo) 및/또는 제2 인터커넥트 와이어(109w2)와 접촉하는 둥근 표면을 갖는다. 일부 실시예에서, TSV(112)는 오버사이즈 비아(111vo)를 통해 제2 인터커넥트 와이어(109w2) 내로 연장될 수도 있다.
일부 실시예에서, TSV(112)는 라이너(liner; 802)에 의해 기판(102)으로부터 측방으로 분리된다. 일부 실시예에서, 라이너(802)는 산화물(예를 들어, 이산화규소), 질화물(예를 들어, 질화 규소) 등과 같은 유전체 재료를 포함할 수도 있다.
도 9는 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물(900)의 일부 추가적인 실시예의 단면도를 도시한다.
집적 칩 구조물(900)은 기판(102)의 제1 측면을 따라 배치된 유전체 구조물(104)를 포함한다. 유전체 구조물(104)은 에칭 정지층(416a-416b)에 의해 분리된 복수의 ILD층(414a-414c)을 갖는다. 일부 실시예에서, 표준 비아(111vs), 오버사이즈 비아(111vo), 제1 인터커넥트 와이어(109w1), 및 제2 인터커넥트 와이어(109w2)는 제3 ILD층(414c)에 의해 둘러싸일 수도 있다. 일부 실시예에서, 오버사이즈 비아(111vo)는 제3 ILD층(414c) 내에서부터, 제2 에칭 정지층(416b)을 통해, 제2 ILD층(414b) 내로 연장될 수도 있다. 이러한 실시예에서, 오버사이즈 비아(111vo)는 표준 비아(111vs)의 하부를 지나 비제로 거리(902)만큼 연장하여 오버사이즈 비아(111vo)가 하부 인터커넥트(904; 예를 들어, MEOL 인터커넥트)와 교차하는 수평선을 따라 배치된 표면을 갖도록 할 수도 있다. 이러한 일부 실시예에서, 기판(102)과 대면하는 오버사이즈 비아(111vo)의 표면은 인터커넥트와 접촉하지 않는다.
TSV(112)는 기판(102)을 통해 연장된다. 일부 실시예에서, TSV(112)는 TSV(112)의 금속 코어(906)를 라이너(802)로부터 분리하는 확산 방지층(908)을 포함할 수도 있다. 일부 실시예에서, 금속 코어(906)는 구리, 알루미늄 등을 포함할 수도 있다. 일부 실시예에서, 확산 방지층(908)은 탄탈륨 질화물, 티타늄 질화물 등을 포함할 수도 있다.
일부 실시예에서, 라이너(802)는 기판(102)으로부터 그리고 유전체 구조물(104)의 에칭 정지층(416a-416b) 및/또는 복수의 ILD층(414-a-414b) 중 하나 이상을 통해 외부로 연장될 수도 있다. 예를 들어, 일부 실시예에서, 라이너(802)는 제1 ILD층(414a) 및 제1 에칭 정지층(416a)을 통해 제2 ILD층(414b) 내에 있는 단부까지 연장될 수도 있다. 일부 실시예에서, 라이너(802)는 유전체 구조물(104)에 의해 오버사이즈 비아(111vo)로부터 분리된다.
도 10은 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물(1000)의 일부 추가적인 실시예의 단면도를 도시한다.
집적 칩 구조물(1000)은 기판(102) 상의 유전체 구조물(104)에 의해 표준 비아(111vs)로부터 측방으로 분리된 오버사이즈 비아(111vo)를 포함한다. 표준 비아(111vs)는 제1 인터커넥트 와이어(109w1)와 제1 상부 인터커넥트 와이어(overlying interconnect wire; 1002w1) 사이에 수직으로 있다. 오버사이즈 비아(111vo)는 제2 인터커넥트 와이어(109w2)와 제2 상부 인터커넥트 와이어(1002w2) 사이에 수직으로 있다. 일부 실시예에서, 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)는 하나 이상의 추가적인 인터커넥트 층(예를 들어, 하나 이상의 MEOL 인터커넥트 층)에 의해 기판(102)으로부터 분리된다. 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 실질적으로 유사한 높이를 갖는다. TSV(112)는 제2 인터커넥트 와이어(109w2)를 통하여 그리고 오버사이즈 비아(111vo) 및/또는 제2 상부 인터커넥트 와이어(1002w2)로 수직으로 연장된다.
도 11 내지 도 21은 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물을 형성하는 방법의 일부 실시예의 단면도(1100-2100)를 도시한다. 도 11 내지 도 21이 방법과 관련하여 설명되지만, 도 11 내지 도 21에 개시된 구조는 그러한 방법으로 제한되지 않고, 그 방법과 독립적인 구조로서 단독으로 존재할 수 있음을 이해해야 한다.
도 11의 단면도(1100)에 도시된 바와 같이, 제1 집적 칩(IC) 티어(202a)가 형성된다. 일부 실시예에서, 제1 IC 티어(202a)는 제1 기판(102a) 위에 형성된 제1 유전체 구조물(104a) 내에 제1 복수의 인터커넥트 층(106a)을 형성함으로써 형성될 수도 있다. 일부 실시예에서, 제1 유전체 구조물(104a)은 서로 적층된 복수의 ILD층을 포함할 수도 있다. 일부 실시예에서, 제1 복수의 인터커넥트 층(106a)은 전도성 컨택, 인터커넥트 와이어, 및 인터커넥트 비아를 포함할 수도 있다. 일부 실시예에서, 제1 복수의 인터커넥트 층(106a)은 다마신 프로세스(damascene processes)에 의해 형성될 수도 있다. 이러한 실시예에서, 제1 복수의 인터커넥트 층(106a)은 복수의 ILD층 중 하나를 형성하는 단계, ILD층 내에 비아 홀 및/또는 트렌치(trench)를 규정하기 위해 ILD층을 선택적으로 에칭하는 단계, 비아 홀 및/또는 트렌치 내에 전도성 재료(예를 들어, 구리, 알루미늄 등)를 형성하여 개구를 채우는 단계, 및 평탄화 프로세스(planarization process; 예를 들어, 화학적 기계적 평탄화 프로세스(chemical mechanical planarization process))를 수행하는 단계에 의해 형성될 수도 있다. 일부 실시예(미도시)에서, 하나 이상의 트랜지스터 장치는 제1 유전체 구조물(104a)의 형성 전에 제1 기판(102a) 내에 형성될 수도 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)를 포함하는 제1 인터커넥트 와이어층은 제2 기판(102b) 상의 제1 ILD층(414a) 내에 형성된다. 일부 실시예에서, 제1 ILD층(414a)은 하나 이상의 ILD층(미도시)에 의해 제2 기판(102b)으로부터 분리된다. 일부 실시예에서, 제1 인터커넥트 와이어층(108a)은 다마신 프로세스에 의해 형성될 수도 있다. 이러한 실시예에서, 제1 ILD층(414a)은 제2 기판(102b) 위에 형성된다. 제1 ILD층(414a)은 선택적으로 에칭되어 인터커넥트 트렌치를 형성하고, 후속적으로 트렌치는 전도성 재료(예를 들어, 텅스텐, 구리, 및/또는 알루미늄)로 채워진다. 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)를 규정하기 위해 제1 ILD층(414a) 위로부터 과잉의 전도성 재료를 제거하도록 평탄화 프로세스(예를 들어, CMP 프로세스)가 후속적으로 수행된다. 일부 실시예(미도시)에서, 하나 이상의 트랜지스터 장치는 제1 ILD층(414a)의 형성 전에 제2 기판(102b) 내에 형성될 수도 있다.
도 13A 및 도 13B의 단면도(1300 및 1306)에 도시된 바와 같이, 표준 비아(111vs) 및 오버사이즈 비아(111vo)를 포함하는 비아층이 형성된다. 표준 비아(111vs)는 제1 인터커넥트 와이어(109w1) 위에 형성되고 오버사이즈 비아(111vo)는 제2 인터커넥트 와이어(109w2) 위에 형성된다. 일부 실시예에서, 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 다마신 프로세스로 형성될 수도 있다. 이러한 일부 실시예에서, 도 13A의 단면도(1300)에 도시된 바와 같이, 제2 ILD층(414b)이 제1 ILD층(414a) 위에 형성된다. 제2 ILD층은 표준 비아 홀(1302) 및 오버사이즈 비아 홀(1304)을 규정하도록 후속 패턴화된다. 오버사이즈 비아 홀(1304)은 표준 비아 홀(1302)보다 더 큰 폭을 갖는다. 일부 실시예에서, 표준 비아 홀(1302) 및 오버사이즈 비아 홀(1304)은 단일 포토리소그래피 프로세스(single photolithography process)를 사용하여(예를 들어, 단일 포토마스크(single photomask)를 사용하여) 형성될 수도 있다. 표준 비아 홀(1302) 및 오버사이즈 비아 홀(1304)은 그 후 전도성 재료(예를 들어, 텅스텐, 구리, 알루미늄 등)로 채워진다.
일부 실시예에서, 도 13B의 단면도(1306)에 도시된 바와 같이, 제2 ILD층(414b) 위로부터 과잉의 전도성 재료를 제거하고 표준 비아(111vs) 및 오버사이즈 비아(111vo)를 규정하기 위해 화학적 기계적 평탄화(CMP) 프로세스가 후속적으로 수행된다. 일부 실시예에서, CMP 프로세스는 표준 비아(111vs)보다 오버사이즈 비아(111vo)에서 약간 더 많은 디싱(dishing)을 야기할 수도 있다. 그러나, 오버사이즈 비아(111vo)의 디싱은 오버사이즈 비아(111vo) 바로 위에 놓인 인터커넥트 와이어 내에서 단락 또는 중대한 누설을 방지하기 위해 작다는 것이 인식되었다.
도 14의 단면도(1400)에 도시된 바와 같이, 하나 이상의 추가적인 인터커넥트 층(1402)은 표준 비아(111vs) 및 오버사이즈 비아(111vo) 위에 형성되어 제2 IC 티어(202b) 내에 제2 복수의 인터커넥트 층(106b)을 규정한다. 일부 실시예에서, 하나 이상의 추가적인 인터커넥트 층(1402)은 제1 인터커넥트 와이어층 및 비아층보다 더 큰 크기(예를 들어 폭 및/또는 높이)를 가질 수도 있다. 일부 실시예에서, 하나 이상의 추가적인 인터커넥트 층(1402)은 다마신 프로세스에 의해 형성될 수도 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 제1 티어(202a)는 본딩 구조(204)에 의해 제2 IC 티어(202b)에 본딩된다. 일부 실시예에서 제1 IC 티어(202a)는 하이브리드 본딩 프로세스에 의해 제2 IC 티어(202b)에 본딩될 수도 있다. 이러한 실시예에서, 제1 본딩층(204a)은 제1 IC 티어(202a) 상에 형성될 수도 있고 제2 본딩층(204b)은 제2 IC 티어(202b) 상에 형성될 수도 있다. 제1 본딩층(204a) 및 제2 본딩층(204b)은 각각 금속 본딩 영역(206) 및 유전체 본딩 영역(208)을 포함한다. 제1 본딩층(204a)은 제1 본딩층(204a) 및 제2 본딩층(204b)의 금속 본딩 영역(206) 및 유전체 본딩 영역(208)이 정렬되도록 제2 본딩층(204b)과 접촉하게 된다. 이어서, 제1 본딩층(204a) 및 제2 본딩층(204b)의 온도가 본딩 구조물(204)을 형성하기 위해 증가된다. 대안적인 실시예에서, 직접 본딩 프로세스(direct bonding process), 공융 본딩 프로세스(eutectic bonding process) 등이 제1 IC 티어(202a)를 제2 IC 티어(202b)에 본딩하는데 사용될 수도 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 제2 기판(102b)은 제2 기판(102b)의 두께를 제1 두께(t1)에서 제2 두께(t2)로 감소시키도록 얇아진다. 다양한 실시예에서, 제2 기판(102b)은 라인(1602)을 따라 제2 기판(102b)의 후면을 에칭 및/또는 기계적 그라인딩(grinding)함으로써 얇아질 수도 있다. 일부 실시예에서, 제2 기판(102b)은 제1 그라인딩 프로세스, 후속적인 제2 그라인딩 프로세스, 및 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스에 의해 얇아질 수도 있다.
도 17A 및 도 17B의 단면도(1700)에 도시된 바와 같이, 제2 기판(102b)의 후면은 제2 기판(102b)을 통해 제2 인터커넥트 와이어(109w2)로 연장하는 관통-기판 비아(TSV) 개구(1714)를 규정하도록 선택적으로 에칭된다. TSV 개구(1714)는 제2 기판(102b)의 측벽에 의해 규정된다. TSV 개구(1714)는 또한 제2 유전체 구조물(104b)의 측벽에 의해 규정될 수도 있다.
일부 실시예에서, TSV 개구(1714)는 2개의 개별 에칭 프로세스를 사용하여 형성될 수도 있다. 예를 들어, 도 17A의 단면도(1700)에 도시된 바와 같이, 제1 에칭 프로세스는 제2 마스킹 층(1706)에 따라 제2 기판(102b)의 후면을 제2 에천트(1704)에 노출시켜 중간 TSV 개구(1702)를 규정한다. 중간 TSV 개구(1702)는 제2 기판(102b)을 통해 제2 인터커넥트 와이어(109w2)로부터 분리된 제2 유전체 구조물(104b)의 표면까지 연장된다. 라이너(802)는 중간 TSV 개구(1702)의 내부 표면을 따라 형성된다. 다양한 실시예에서, 라이너는 증착 프로세스(deposition process; 예를 들어, CVD, PE-CVD, ALD 등)에 의해 형성될 수도 있다. 도 17B의 단면도(1708)에 도시된 바와 같이, 제2 에칭 프로세스는 TSV 개구(1704)를 규정하기 위해 제3 마스킹 층(1702)에 따라 라이너(802) 및 제2 유전체 구조물(104b)을 제3 에천트(1710)에 노출시키고, 이는 제2 인터커넥트 와이어(109w2)를 노출시킨다. 일부 실시예에서, 제2 에천트(1704) 및/또는 제3 에천트(1710)는 불소, 염소 등을 포함하는 에칭 화학물질을 갖는 드라이 에천트를 포함할 수도 있다. 일부 실시예에서, 제2 마스킹 층(1706) 및 제3 마스킹 층(1712)은 감광성 재료(예를 들어, 포토레지스트), 하드 마스크 등을 포함할 수도 있다.
도 18의 단면도(1800)에 도시된 바와 같이, TSV(112)는 TSV 개구(1714) 내에 형성된다. 일부 실시예에서, TSV(112)는 TSV 개구(1714) 내에 하나 이상의 전도성 재료를 형성함으로써 형성될 수도 있다. 일부 실시예에서, 라이너(802)는 하나 이상의 전도성 재료를 제2 기판(102b)으로부터 분리할 수도 있다. 다양한 실시예에서, 하나 이상의 전도성 재료는 증착 프로세스(예를 들어, CVD, PE-CVD, ALD 등), 도금 프로세스(예를 들어, 전기 도금, 무전해 도금 등) 등에 의해 형성될 수도 있다. 다양한 실시예에서, 하나 이상의 전도성 재료는 텅스텐, 구리, 알루미늄 등을 포함할 수도 있다. 일부 실시예에서, 평탄화 프로세스(예를 들어, CMP 프로세스)는 TSV 개구(1714) 내에 하나 이상의 전도성 재료를 형성한 후에 수행되어 제2 기판(102b)의 후면을 따라 하나 이상의 전도성 재료의 과잉을 제거할 수도 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 본드 패드 구조물(114)이 TSV(112) 위에 형성된다. 일부 실시예에서, 본드 패드 구조물(114)은 TSV(112) 상에 형성된 하나 이상의 재분배층(RDL)을 포함할 수도 있다. 일부 실시예에서, 본드 패드 구조물(114)의 형성 전에 하나 이상의 하부 패시베이션 층(214-216)이 제2 기판(102b)의 후면 위에 형성될 수도 있다. 일부 실시예에서, 하나 이상의 하부 패시베이션 층(214-216)은 증착 프로세스(예를 들어, CVD, PE-CVD, ALD 등)에 의해 형성될 수도 있다. 이러한 실시예에서, 하나 이상의 하부 패시베이션 층(214-216)은 TSV(112)를 노출시키는 제1 개구(1902)를 규정하도록 패턴화될 수도 있다. 후속적으로 전도성 재료가 제1 개구(1902)의 내에 그리고 하나 이상의 하부 패시베이션 층(214-216) 위에 형성된다. 본드 패드 구조물(114)을 규정하기 위해 전도성 재료가 후속적으로 패턴화될 수도 있다. 일부 실시예에서, 전도성 재료는 알루미늄, 텅스텐 등을 포함할 수도 있다. 다양한 실시예에서, 하나 이상의 전도성 재료는 증착 프로세스, 도금 프로세스 등에 의해 형성될 수도 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 하나 이상의 상부 패시베이션 층(218-220)이 본드 패드 구조물(114) 위에 형성된다. 하나 이상의 상부 패시베이션 층(218-220)은 제1 상부 패시베이션 층(218) 및 제2 상부 패시베이션 층(220)을 포함할 수도 있다. 일부 실시예에서, 하나 이상의 상부 패시베이션 층(218-220)은 증착 프로세스(예를 들어, CVD, PE-CVD, ALD 등)에 의해 형성될 수도 있다.
하나 이상의 상부 패시베이션 층(218-220)은 하나 이상의 상부 패시베이션 층(218-220)을 통해 연장되는 제2 개구(2002)를 형성하도록 선택적으로 패턴화된다. 일부 실시예에서, 제2 개구(2002)는 본드 패드 구조물(114)의 상부 표면을 노출시킨다. 일부 실시예에서, 하나 이상의 상부 패시베이션 층(218-220)은 제4 마스킹 층(2006)에 따라 하나 이상의 상부 패시베이션 층(218-220)을 제4 에천트(2004)에 노출시킴으로써 선택적으로 패턴화될 수도 있다. 일부 실시예에서, 제4 에천트(2004)는 불소, 염소 등을 포함하는 에칭 화학물질을 갖는 드라이 에천트를 포함할 수도 있다. 일부 실시예에서, 제4 마스킹 층(2006)은 감광성 재료(예를 들어, 포토레지스트), 하드 마스크 등을 포함할 수도 있다.
도 21의 단면도(2100)에 도시된 바와 같이, 전도성 본딩 구조물(118)은 하나 이상의 상부 패시베이션 층(218-220)에 의해 규정된 제2 개구(2002) 내에 형성된다. 일부 실시예에서, 전도성 본딩 구조물(118)은 본드 패드 구조물(114) 위에 형성된 UBM(118a) 및 UBM(118a) 위에 형성된 전도성 범프(118b; 예를 들어, 땜납 범프)를 포함할 수도 있다.
도 22는 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물을 형성하는 방법(2200)의 일부 실시예의 순서도를 도시한다.
본 명세서에 개시된 방법(예를 들어, 방법 2200 및 3400)은 본 명세서에서 일련의 동작 및 사건으로서 도시되고 설명되지만, 이러한 동작 및 사건의 도시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 인식될 것이다. 예를 들어, 일부 동작은 상이한 순서로 및/또는 본 명세서에 도시 및/또는 설명된 것 이외의 다른 동작 또는 사건과 동시에 발생할 수도 있다. 또한, 본 명세서에서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 도시된 모든 동작이 필요한 것은 아닐 수 있다. 또한, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수도 있다.
2202에서, 제1 집적 칩(IC) 티어가 형성되어 제1 기판 상의 제1 유전체 구조물 내에 제1 복수의 인터커넥트 층을 가진다. 도 11은 동작 2202에 대응하는 일부 실시예의 단면도(1100)를 도시한다.
2204에서, 제1 인터커넥트 와이어 및 제2 인터커넥트 와이어를 포함하는 제1 인터커넥트 와이어층이 제2 기판 상의 제1 ILD층 내에 형성된다. 도 12는 동작 2204에 대응하는 일부 실시예의 단면도(1200)를 도시한다.
2206에서, 표준 비아가 제2 ILD층 내에 그리고 제1 인터커넥트 와이어 바로 위에 형성된다. 도 13A 및 도 13B는 동작 2206에 대응하는 일부 실시예의 단면도(1300 및 1306)를 도시한다.
2208에서, 오버사이즈 비아가 제2 ILD층 내에 그리고 제2 인터커넥트 와이어 바로 위에 형성된다. 도 13A 및 도 13B는 동작 2208에 대응하는 일부 실시예의 단면도(1300 및 1306)를 도시한다.
2210에서, 하나 이상의 추가적인 인터커넥트 층이 표준 비아 및 오버사이즈 비아 위의 추가적인 ILD 층 내에 형성되어 제2 IC 티어를 규정한다. 도 14는 동작 2210에 대응하는 일부 실시예의 단면도(1400)를 도시한다.
2212에서, 제1 IC 티어는 본딩 구조물에 의해 제2 IC 티어에 본딩된다. 도 15는 동작 2212에 대응하는 일부 실시예의 단면도(1500)를 도시한다.
2214에서, 제2 기판의 두께가 감소된다. 도 16은 동작 2214에 대응하는 일부 실시예의 단면도(1600)를 도시한다.
2216에서, 제2 기판의 후면이 선택적으로 에칭되어 제2 인터커넥트 와이어로 연장되는 TSV 개구를 규정한다. 도 17은 동작 2216에 대응하는 일부 실시예의 단면도(1700)를 도시한다.
2218에서, TSV가 TSV 개구 내에 형성된다. 도 18은 동작 2218에 대응하는 일부 실시예의 단면도(1800)를 도시한다.
2220에서, 본드 패드 구조물이 TSV 상에 형성된다. 도 19는 동작 2220에 대응하는 일부 실시예의 단면도(1900)를 도시한다.
2222에서, 하나 이상의 상부 패시베이션 층이 본드 패드 구조물 위에 형성된다. 도 20은 동작 2222에 대응하는 일부 실시예의 단면도(2000)를 도시한다.
2224에서, 전도성 본딩 구조물이 본드 패드 구조물 상에 그리고 하나 이상의 상부 패시베이션 층을 통해 연장되는 개구 내에 형성된다. 도 21은 동작 2224에 대응하는 일부 실시예의 단면도(2100)를 도시한다.
도 23 내지 도 33은 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물을 형성하는 방법의 일부 대안적인 실시예의 단면도(2300-3300)를 도시한다. 비록 도 23 내지 도 33이 방법과 관련하여 설명되지만, 도 23 내지 도33에 개시된 구조는 그러한 방법으로 제한되지 않고, 방법과 무관한 구조로서 단독으로 존재할 수 있음을 이해할 것이다.
도 23의 단면도(2300)에 도시된 바와 같이, 제1 집적 칩(IC) 티어(202a)가 형성된다. 제1 IC 티어(202a)는 제1 기판(102a) 상의 제1 유전체 구조물(104a) 내에 배치된 제1 복수의 인터커넥트 층(106a)을 포함한다. 일부 실시예에서, 제1 IC 티어(202a)는 도 11의 단면도(1100)와 관련하여 전술된 바와 같이 형성될 수도 있다.
도 24A 및 도 24B의 단면도(2400 및 2402)에 도시된 바와 같이, 표준 비아(111vs) 및 오버사이즈 비아(111vo)를 가지는 비아층이 제1 ILD층(414a) 내에 형성된다. 일부 실시예에서, 표준 비아(111vs) 및 오버사이즈 비아(111vo)는 다마신 프로세스를 사용하여 형성될 수도 있다. 예를 들어, 도 24A의 단면도(2400)에 도시된 바와 같이, 제1 ILD층(414a)는 제2 기판(102b) 상에 형성될 수도 있다. 제1 ILD층(414a)은 표준 비아 홀(1302) 및 오버사이즈 비아 홀(1304)를 규정하기 위해 후속적으로 패턴화된다. 오버사이즈 비아 홀(1304)은 표준 비아 홀(1302)보다 더 큰 폭을 가진다. 도 24B의 단면도(2400)에 도시된 바와 같이, 표준 비아(111vs)는 표준 비아 홀(1302) 내에 형성되고, 오버사이즈 비아(111vo)는 오버사이즈 비아 홀(1304) 내에 형성된다.
도 25의 단면도(2500)에 도시된 바와 같이, 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)를 포함하는 제1 인터커넥트 와이어층이 제1 ILD층(414a) 위에 형성된다. 제1 인터커넥트 와이어(109w1)는 표준 비아(111vs) 상에 형성되고 제2 인터커넥트 와이어(109w2)는 오버사이즈 비아(111vo) 위에 형성된다. 일부 실시예에서, 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)는 제 1 ILD층(414a) 상의 제2 ILD층(414b) 내에 형성될 수도 있다. 다른 실시예(미도시)에서, 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2)가 제1 ILD층(414a) 내에 형성될 수도 있다.
도 26의 단면도(2600)에 도시된 바와 같이, 하나 이상의 추가적인 인터커넥트 층(1402)이 제1 인터커넥트 와이어(109w1) 및 제2 인터커넥트 와이어(109w2) 상에 형성되어 제2 IC층(202b)을 규정한다. 일부 실시예에서, 하나 이상의 추가적인 인터커넥트 층(1402)이 도 14의 단면도(1400)와 관련하여 전술된 바와 같이 형성될 수도 있다.
도 27의 단면도(2700)에 도시된 바와 같이, 제1 IC 티어(202a)가 본딩 구조물(204)에 의해 제2 IC 티어(202b)에 본딩된다. 다양한 실시예에서, 제1 IC 티어(202a)는 도 15의 단면도(1500)와 관련하여 전술된 바와 같이 제2 IC 티어(202b)에 본딩될 수도 있다.
도 28의 단면도(2800)에 도시된 바와 같이, 제2 기판(102b)의 두께가 감소된다. 다양한 실시예에서, 제2 기판(102b)의 두께는 도 16의 단면도(1600)와 관련하여 전술된 바와 같이 감소될 수도 있다.
도 29의 단면도(2900)에 도시된 바와 같이, 제2 기판(102b)의 후면은 제2 기판(102b)을 통해 오버사이즈 비아(111vo)로 연장되는 TSV 개구(2902)를 규정하도록 선택적으로 에칭된다. 일부 실시예에서, TSV 개구(2902)는 도 17A 및 도 17B의 단면도(1700 및 1708)와 관련하여 전술된 바와 같이 형성될 수도 있다.
도 30의 단면도(3000)에 도시된 바와 같이, TSV(112)는 TSV 개구(2902) 내에 형성된다. 일부 실시예에서, TSV(112)는 도 18의 단면도(1800)와 관련하여 전술된 바와 같이 형성될 수도 있다.
도 31의 단면도(3100)에 도시된 바와 같이, 본드 패드 구조물(114)이 TSV(112) 상에 형성된다. 일부 실시예에서, 본드 패드 구조물(114)은 도 19의 단면도(1900)와 관련하여 전술된 바와 같이 형성될 수도 있다.
도 32의 단면도(3200)에 도시된 바와 같이, 하나 이상의 상부 패시베이션 층(218-220)이 본드 패드 구조물(114) 위에 형성된다. 일부 실시예에서, 하나 이상의 상부 패시베이션 층(218-220)은 도 20의 단면도(2000)와 관련하여 전술된 바와 같이 형성될 수도 있다.
도 33의 단면도(3300)에 도시된 바와 같이, 전도성 본딩 구조물(118)이 하나 이상의 상부 패시베이션 층(218-220)에 의해 규정된 제2 개구(2002) 내에 형성된다. 일부 실시예에서, 전도성 본딩 구조물(118)은 본드 패드 구조물(114) 상에 형성된 UBM(118a) 및 UBM(118a) 상에 형성된 전도성 범프(118b)(예를 들어, 땜납 범프)를 포함할 수도 있다.
도 34는 TSV를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 갖는 집적 칩 구조물을 형성하는 방법(3400)의 일부 대안적인 실시예의 순서도를 도시한다.
3402에서, 제1 집적 칩(IC) 티어는 제1 기판 상의 제1 유전체 구조물 내에 제1 복수의 인터커넥트 층을 갖도록 형성된다. 도 23은 동작 3402에 대응하는 일부 실시예의 단면도(2300)를 도시한다.
3404에서, 표준 비아가 제2 기판 상에 형성된 제1 ILD층 내에 형성된다. 도 24A 및 도 24B는 동작 3404에 대응하는 일부 실시예의 단면도(2400-2402)를 도시한다.
3406에서, 오버사이즈 비아가 제1 ILD층 내에 형성된다. 도 24A 및 도 24B는 동작 3406에 대응하는 일부 실시예의 단면도(2400-2402)를 도시한다.
3408에서, 제1 인터커넥트 와이어층이 형성된다. 제1 인터커넥트 와이어층은 표준 비아 상에 형성된 제1 인터커넥트 와이어 및 오버사이즈 비아 상에 형성된 제2 인터커넥트 와이어를 포함한다. 도 25B는 동작 3408에 대응하는 일부 실시예의 단면도(2500)를 도시한다.
3410에서, 하나 이상의 추가적인 인터커넥트 층이 제1 인터커넥트 와이어층 위의 추가적인 ILD층 내에 형성되어 제2 IC 티어를 규정한다. 도 26은 동작 3410에 대응하는 일부 실시예의 단면도(2600)를 도시한다.
3412에서, 제1 IC 티어는 본딩 구조물에 의해 제2 IC 티어에 본딩된다. 도 27은 동작 3412에 대응하는 일부 실시예의 단면도(2700)를 도시한다.
3414에서, 제2 기판의 두께가 감소된다. 도 28은 동작 3414에 대응하는 일부 실시예의 단면도(2800)를 도시한다.
3416에서, 오버사이즈 비아로 연장되는 TSV 개구를 규정하기 위해 제2 기판의 후면이 선택적으로 에칭된다. 도 29는 동작 3416에 대응하는 일부 실시예의 단면도(2900)를 도시한다.
3418에서, TSV가 TSV 개구 내에 형성된다. 도 30은 동작 3418에 대응하는 일부 실시예의 단면도(3000)를 도시한다.
3420에서, 본드 패드 구조물이 TSV 상에 형성된다. 도 31은 동작 3420에 대응하는 일부 실시예의 단면도(3100)를 도시한다.
3422에서, 하나 이상의 상부 패시베이션 층이 본드 패드 구조물 상에 형성된다. 도 32는 동작 3422에 대응하는 일부 실시예의 단면도(3200)를 도시한다.
3424에서, 전도성 본딩 구조물이 본드 패드 구조물 상에 그리고 하나 이상의 상부 패시베이션 층의 개구 내에 형성된다. 도 33은 동작 3424에 대응하는 일부 실시예의 단면도(3300)를 도시한다.
따라서, 일부 실시예에서, 본 개시는 관통-기판 비아(through-substrate via; TSV)를 위한 정지층으로서 작용하도록 구성된 오버사이즈 비아를 포함하는 집적 칩 구조물에 관한 것이다.
일부 실시예에서, 본 개시는 집적 칩 구조물에 관한 것이다. 집적 칩 구조물은 기판의 제1 측면 상에 배치된 표준 비아; 기판의 제1 측면 상에 배치되고 표준 비아로부터 측방으로 분리되는 오버사이즈 비아로서, 표준 비아보다 더 큰 폭을 가지는 오버사이즈 비아; 오버사이즈 비아와 수직으로 접촉하는 인터커넥트 와이어; 및 기판의 제2 측면으로부터 기판을 통해 연장되어, 오버사이즈 비아 또는 인터커넥트 와이어와 물리적으로 접촉하는 관통-기판 비아(TSV)로서, 오버사이즈 비아의 폭보다 더 작은 최소 폭을 갖는 TSV를 포함한다. 일부 실시예에서, 오버사이즈 비아는 인터커넥트 와이어와 기판의 제1 측면 사이에 수직으로 있다. 일부 실시예에서, 인터커넥트 와이어는 오버사이즈 비아와 기판의 제1 측면 사이에 수직으로 있다. 일부 실시예에서, TSV는 인터커넥트 와이어를 통해, 그리고 오버사이즈 비아 내로 수직으로 연장된다. 일부 실시예에서, TSV는 오버사이즈 비아를 통해, 그리고 인터커넥트 와이어 내로 수직으로 연장된다. 일부 실시예에서, 집적 칩 구조물은 기판 상에 배치된 게이트 구조; 게이트 구조를 측방으로 둘러싸는 제1 레벨간 유전체(ILD) 층; 및 제1 ILD 층 상의 제2 ILD층 - TSV는 제1 ILD층을 통해 연장되어 오버사이즈 비아에 의해 제2 ILD층으로부터 분리된 위치에서 오버사이즈 비아와 접촉함 - 을 더 포함한다. 일부 실시예에서, 인터커넥트 와이어 및 오버사이즈 비아는 통틀어서 약 1,000 옹스트롬 이상의 두께를 갖는다. 일부 실시예에서, 오버사이즈 비아는 TSV의 대향 측들을 지나 측방으로 연장된다. 일부 실시예에서, 오버사이즈 비아는 표준 비아의 제2 폭보다 약 2,000% 내지 약 5,000% 더 큰 제1 폭을 갖는다. 일부 실시예에서, TSV는 인터커넥트 와이어 또는 오버사이즈 비아와 물리적으로 접촉하는 둥근 표면을 갖는다.
다른 실시예에서, 본 개시는 집적 칩 구조물에 관한 것이다. 집적 칩 구조물은 제1 기판 상의 제1 유전체 구조물 내에 배치된 제1 복수의 인터커넥트 층을 가지는 제1 집적 칩 티어; 제2 기판 상의 제2 유전체 구조물 내에 배치된 제2 복수의 인터커넥트 층을 갖는 제2 집적 칩 티어, - 제2 복수의 인터커넥트 층은 제1 인터커넥트 와이어와 물리적으로 접촉하는 표준 비아, 및 제2 인터커넥트 와이어와 물리적으로 접촉하는 오버사이즈 비아를 포함하며, 오버사이즈 비아는 표준 비아보다 큰 크기를 가짐 -; 및 제2 기판을 통해 연장되며 오버사이즈 비아와 물리적으로 접촉하는 관통-기판 비아(TSV)를 포함하고, 오버사이즈 비아는 TSV의 대향 측들을 측방으로 둘러싼다. 일부 실시예에서, 오버사이즈 비아는 제2 인터커넥트 와이어를 향하는 TSV의 표면의 폭보다 큰 폭을 가진다. 일부 실시예에서, 집적 칩 구조물은 제2 기판 상에 배치된 게이트 구조를 더 포함하고, TSV는 제2 기판의 측벽들 사이로부터 제2 기판으로부터 떨어져 있는 게이트 구조의 표면을 지나 수직으로 연장된다. 일부 실시예에서, 집적 칩 구조물은 제2 기판 상에 배치된 하나 이상의 미들-엔드-오브-더-라인(MEOL) 인터커넥트를 더 포함하고, TSV는 제2 기판의 측벽들 사이로부터 하나 이상의 MEOL 인터커넥트를 지나 수직으로 연장된다. 일부 실시예에서, 집적 칩 구조물은 제2 기판 상의 제1 레벨간 유전체(ILD) 층; 제1 ILD층 상의 제2 ILD층 - 제1 ILD층은 제2 ILD층보다 더 높은 유전상수를 가짐 -; 및 제1 ILD층을 통해 연장되어 오버사이즈 비아에 의해 제2 ILD층으로부터 분리된 위치에서 오버사이즈 비아와 접촉하는 TSV를 더 포함한다. 일부 실시예에서, 제1 ILD층은 산화물 또는 로우-k 유전체 재료이고 제2 ILD층은 익스트림 로우-k(ELK) 유전체 재료 또는 울트라 로우-k(ULK) 유전체 재료이다. 일부 실시예에서, 집적 칩 구조물은 TSV의 측벽을 따라 배치되고 제2 유전체 구조물의 제1 ILD층을 통해 수직으로 연장되는 라이너를 추가로 포함하며, 라이너는 오버사이즈 비아로부터 비제로 거리만큼 수직으로 분리된다.
또 다른 실시예에서, 본 개시는 집적 칩 구조물을 형성하는 방법에 관한 것이다. 이 방법은 기판의 제1 측면을 따라 형성된 제1 레벨간 유전체(ILD) 층 내에 인터커넥트 와이어를 형성하는 단계; 기판의 제1 측면을 따라 형성된 제2 ILD 층 내에 표준 비아를 형성하는 단계; 제2 ILD층 내에 오버사이즈 비아를 형성하는 단계로서, 오버사이즈 비아는 표준 비아보다 더 큰 폭을 갖는 것인 단계; 기판을 에칭하여 기판을 통해 인터커넥트 와이어 또는 오버사이즈 비아로 연장되는 관통-기판 비아(TSV) 개구를 형성하는 단계로서, 인터커넥트 와이어는 오버사이즈 비아와 접촉하는 것인 단계; 및 TSV 개구 내에 하나 이상의 전도성 재료를 형성하여 관통-기판 비아(TSV)를 규정하는 단계를 포함한다. 일부 실시예에서, 제1 ILD층은 제2 ILD층과 기판 사이에 있다. 일부 실시예에서, 제2 ILD층은 제1 ILD층과 기판 사이에 있다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징들을 개략적으로 설명한다. 당업자는 본 명세서에 소개된 실시예와 동일한 장점을 달성하고/하거나 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 또한 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 개조를 행할 수 있음을 인식해야 한다.
<부기>
1. 집적 칩 구조물(integrated chip structure)로서,
기판의 제1 측면 상에 배치된 표준 비아(standard via);
상기 기판의 상기 제1 측면 상에 배치되고 상기 표준 비아로부터 측방으로 분리되는 오버사이즈 비아(oversized via)로서, 상기 표준 비아보다 더 넓은 폭을 가지는 오버사이즈 비아;
상기 오버사이즈 비아에 수직으로 접촉하는 인터커넥트 와이어(interconnect wire); 및
상기 기판의 제2 측면으로부터 연장되고, 상기 기판을 관통하여, 상기 오버사이즈 비아 또는 상기 인터커넥트 와이어에 물리적으로 접촉하는 관통-기판 비아(through-substrate via; TSV)로서, 상기 오버사이즈 비아의 폭보다 더 작은 최소 폭을 가지는 TSV
를 포함하는 것인,
집적 칩 구조물.
2. 제1항에 있어서,
상기 오버사이즈 비아는 상기 인터커넥트 와이어와 상기 기판의 상기 제1 측면 사이에 수직으로 있는 것인,
집적 칩 구조물.
3. 제1항에 있어서,
상기 인터커넥트 와이어는 상기 오버사이즈 비아와 상기 기판의 상기 제1 측면 사이에 수직으로 있는 것인,
집적 칩 구조물.
4. 제1항에 있어서,
상기 TSV는 상기 인터커넥트 와이어를 통해 상기 오버사이즈 비아로 수직으로 연장되는 것인,
집적 칩 구조물.
5. 제1항에 있어서,
상기 TSV는 상기 오버사이즈 비아를 통해 상기 인터커넥트 와이어로 수직으로 연장되는 것인,
집적 칩 구조물.
6. 제1항에 있어서,
상기 기판 상에 배치된 게이트 구조;
상기 게이트 구조를 측방으로 둘러싸는 제1 레벨간 유전체(inter-level dielectric; ILD)층; 및
상기 제1 ILD층 상의 제2 ILD층을 포함하고, 상기 TSV는 상기 제1 ILD층을 통해 연장되어 상기 오버사이즈 비아에 의해 상기 제2 ILD층으로부터 분리된 위치에서 상기 오버사이즈 비아와 접촉하는 것인,
집적 칩 구조물.
7. 제1항에 있어서,
상기 인터커넥트 와이어 및 상기 오버사이즈 비아는 통틀어서 대략 1,000 옹스트롬 이상의 두께를 갖는 것인,
집적 칩 구조물.
8. 제1항에 있어서,
상기 오버사이즈 비아는 상기 TSV의 대향 측들을 지나 측방으로 연장되는 것인,
집적 칩 구조물.
9. 제1항에 있어서,
상기 오버사이즈 비아는 상기 표준 비아의 제2 폭보다 대략 2,000% 내지 5,000% 더 큰 제1 폭을 가지는 것인,
집적 칩 구조물.
10. 제1항에 있어서,
상기 TSV는 상기 인터커넥트 와이어 또는 상기 오버사이즈 비아와 물리적으로 접촉하는 둥근 표면을 가지는 것인,
집적 칩 구조물.
11. 집적 칩 구조물로서,
제1 기판 상의 제1 유전체 구조물 내에 배치된 제1 복수의 인터커넥트 층을 포함하는 제1 집적 칩 티어;
제2 기판 상의 제2 유전체 구조물 내에 배치된 제2 복수의 인터커넥트 층을 포함하는 제2 집적 칩 티어 - 상기 제2 복수의 인터커넥트 층은,
제1 인터커넥트 와이어에 물리적으로 접촉하는 표준 비아;
제2 인터커넥트 와이어에 물리적으로 접촉하는 오버사이즈 비아로서, 상기 표준 비아보다 더 큰 크기를 갖는 오버사이즈 비아를 포함함 -; 및
상기 제2 기판을 통해 연장되고 상기 오버사이즈 비아와 물리적으로 접촉하는 관통-기판 비아(through-substrate via; TSV)를 포함하고, 상기 오버사이즈 비아는 상기 TSV의 대향 측들을 측방으로 둘러싸는 것인,
집적 칩 구조물.
12. 제11항에 있어서,
상기 오버사이즈 비아는 상기 제2 인터커넥트 와이어를 향하는 상기 TSV의 표면의 폭보다 더 큰 폭을 가지는 것인,
집적 칩 구조물.
13. 제11항에 있어서,
상기 제2 기판 상에 배치되는 게이트 구조를 더 포함하고, 상기 TSV는 상기 제2 기판의 측벽들 사이로부터 상기 제2 기판으로부터 떨어져 있는 상기 게이트 구조의 표면을 지나 수직으로 연장되는 것인,
집적 칩 구조물.
14. 제11항에 있어서,
상기 제2 기판 상에 배치된 하나 이상의 미들-엔드-오브-더-라인(middle-end-of-the-line; MEOL) 인터커넥트를 더 포함하고, 상기 TSV는 상기 제2 기판의 측벽들 사이로부터 상기 하나 이상의 MEOL 인터커넥트를 지나 수직으로 연장되는 것인, 집적 칩 구조물.
15. 제11항에 있어서,
상기 제2 기판 상의 제1 레벨간 유전체(ILD) 층;
상기 제1 ILD층 상의 제2 ILD층을 더 포함하고, 상기 제1 ILD층은 상기 제2 ILD층보다 더 높은 유전 상수를 가지며; 상기 TSV는 상기 제1 ILD층을 통해 연장되어 상기 오버사이즈 비아에 의해 상기 제2 ILD층으로부터 분리된 위치에서 상기 오버사이즈 비아와 접촉하는 것인,
집적 칩 구조물.
16. 제15항에 있어서,
상기 제1 ILD층은 산화물 또는 로우-k 유전체 재료이고 상기 제2 ILD층은 익스트림 로우-k(extreme low-k; ELK) 유전체 재료 또는 울트라 로우-k(ultra low-k; ULK) 유전체 재료인 것인,
집적 칩 구조물.
17. 제11항에 있어서,
상기 TSV의 측벽을 따라 배치되고 상기 제2 유전체 구조물의 제1 ILD층을 통해 수직으로 연장되는 라이너(liner)를 더 포함하고, 상기 라이너는 비제로 거리만큼 상기 오버사이즈 비아로부터 수직으로 분리되는 것인,
집적 칩 구조물.
18. 집적 칩 구조물을 형성하는 방법으로서,
기판의 제1 측면을 따라 형성된 제1 레벨간 유전체(ILD)층 내에 인터커넥트 와이어를 형성하는 단계;
상기 기판의 상기 제1 측면을 따라 형성된 제2 ILD층 내에 표준 비아를 형성하는 단계;
상기 제2 ILD층 내에 오버사이즈 비아를 형성하는 단계로서, 상기 오버사이즈 비아는 상기 표준 비아보다 더 큰 폭을 가지는 것인 단계;
상기 기판을 통해 상기 인터커넥트 와이어 또는 상기 오버사이즈 비아로 연장되는 관통-기판 비아(TSV) 개구를 형성하도록 상기 기판을 에칭하는 단계로서, 상기 인터커넥트 와이어는 상기 오버사이즈 비아에 접촉하는 것인 단계; 및
관통-기판 비아(TSV)를 규정하기 위해 TSV 개구 내에 하나 이상의 전도성 재료를 형성하는 단계
를 포함하는 집적 칩 구조물을 형성하는 방법.
19. 제18항에 있어서,
상기 제1 ILD층은 상기 제2 ILD층과 상기 기판 사이에 있는 것인,
집적 칩 구조물을 형성하는 방법.
20. 제18항에 있어서,
상기 제2 ILD층은 상기 제1 ILD층과 상기 기판 사이에 있는 것인,
집적 칩 구조물을 형성하는 방법.

Claims (10)

  1. 집적 칩 구조물(integrated chip structure)로서,
    기판의 제1 측 상에 배치된 표준 비아(standard via);
    상기 기판의 상기 제1 측 상에 배치되고 상기 표준 비아로부터 측방으로 분리되는 오버사이즈 비아(oversized via)로서, 상기 표준 비아보다 더 넓은 폭을 가지는 오버사이즈 비아;
    상기 오버사이즈 비아에 수직으로 접촉하는 인터커넥트 와이어(interconnect wire); 및
    관통-기판 비아(through-substrate via; TSV)로서, 상기 기판의 제2 측으로부터, 상기 기판을 관통하여, 상기 오버사이즈 비아 또는 상기 인터커넥트 와이어에 물리적으로 접촉하는 상기 TSV의 바닥면으로 연장되고, 상기 오버사이즈 비아의 폭보다 더 작은 최소 폭을 가지는, 상기 TSV
    를 포함하고,
    상기 오버사이즈 비아는, 상기 오버사이즈 비아의 최외측 측벽에 결합되고 상기 TSV를 향하는 상면을 가지고, 상기 상면은 상기 TSV의 최외측 측벽을 지나 측방향으로 연장하는 것인,
    집적 칩 구조물.
  2. 제1항에 있어서,
    상기 오버사이즈 비아는 상기 인터커넥트 와이어와 상기 기판의 상기 제1 측 사이에 수직으로 있는 것인,
    집적 칩 구조물.
  3. 제1항에 있어서,
    상기 인터커넥트 와이어는 상기 오버사이즈 비아와 상기 기판의 상기 제1 측 사이에 수직으로 있는 것인,
    집적 칩 구조물.
  4. 제1항에 있어서,
    상기 TSV는 상기 인터커넥트 와이어를 통해 상기 오버사이즈 비아로 수직으로 연장되는 것인,
    집적 칩 구조물.
  5. 제1항에 있어서,
    상기 기판 상에 배치된 게이트 구조;
    상기 게이트 구조를 측방으로 둘러싸는 제1 레벨간 유전체(inter-level dielectric; ILD)층; 및
    상기 제1 ILD층 상의 제2 ILD층을 포함하고, 상기 TSV는 상기 제1 ILD층을 통해 연장되어 상기 오버사이즈 비아에 의해 상기 제2 ILD층으로부터 분리된 위치에서 상기 오버사이즈 비아와 접촉하는 것인,
    집적 칩 구조물.
  6. 집적 칩 구조물(integrated chip structure)로서,
    기판의 제1 측 상에 배치된 표준 비아(standard via);
    상기 기판의 상기 제1 측 상에 배치되고 상기 표준 비아로부터 측방으로 분리되는 오버사이즈 비아(oversized via)로서, 상기 표준 비아보다 더 넓은 폭을 가지는, 상기 오버사이즈 비아;
    상기 오버사이즈 비아에 수직으로 접촉하는 인터커넥트 와이어(interconnect wire); 및
    상기 기판의 제2 측으로부터 연장되고, 상기 기판을 관통하여, 상기 오버사이즈 비아 또는 상기 인터커넥트 와이어에 물리적으로 접촉하는 관통-기판 비아(through-substrate via; TSV)로서, 상기 오버사이즈 비아의 폭보다 더 작은 최소 폭을 가지는, 상기 TSV를 포함하고,
    상기 TSV는 상기 인터커넥트 와이어 또는 상기 오버사이즈 비아와 물리적으로 접촉하는 둥근 표면(rounded surface)을 가지는 것인,
    집적 칩 구조물.
  7. 제6항에 있어서,
    상기 오버사이즈 비아는 상기 TSV의 측벽을 따라서, 상기 TSV의 측벽들 사이에서 측방향으로 있는 상기 TSV의 하부면을 따라서 연장하는 것인,
    집적 칩 구조물.
  8. 제6항에 있어서,
    상기 기판의 상기 제1 측 상에 배치되는 게이트 구조를 더 포함하고, 상기 TSV는 상기 기판의 측벽들 사이로부터 상기 기판을 등지고 있는 상기 게이트 구조의 표면 넘어까지 수직으로 연장되는 것인,
    집적 칩 구조물.
  9. 제6항에 있어서,
    상기 기판의 상기 제1 측 상에 배치된 하나 이상의 미들-엔드-오브-더-라인(middle-end-of-the-line; MEOL) 인터커넥트를 더 포함하고, 상기 TSV는 상기 기판의 측벽들 사이로부터 상기 하나 이상의 MEOL 인터커넥트 넘어까지 수직으로 연장되는 것인, 집적 칩 구조물.
  10. 집적 칩 구조물을 형성하는 방법으로서,
    기판의 제1 측을 따라 형성되며 상기 기판에 접촉하는 제1 레벨간 유전체(ILD)층 내에 인터커넥트 와이어를 형성하는 단계;
    상기 기판의 상기 제1 측을 따라 형성된 제2 ILD층 내에 표준 비아를 형성하는 단계;
    상기 제2 ILD층 내에 오버사이즈 비아를 형성하는 단계로서, 상기 오버사이즈 비아는 상기 표준 비아보다 더 큰 폭을 가지는 것인 단계;
    상기 기판을 통해 상기 인터커넥트 와이어 또는 상기 오버사이즈 비아로 연장되는 관통-기판 비아(TSV) 개구를 형성하도록 상기 기판을 에칭하는 단계로서, 상기 인터커넥트 와이어는 상기 오버사이즈 비아에 접촉하는 것인 단계; 및
    관통-기판 비아(TSV)를 규정하기 위해 TSV 개구 내에 하나 이상의 전도성 재료를 형성하는 단계
    를 포함하고,
    상기 오버사이즈 비아는, 상기 오버사이즈 비아의 최외측 측벽에 결합되고 상기 TSV를 향하는 상면을 가지고, 상기 상면은 상기 TSV의 최외측 측벽을 지나 측방향으로 연장하는 것인, 집적 칩 구조물을 형성하는 방법.
KR1020220125656A 2020-06-11 2022-09-30 집적 칩 구조물 및 그 형성 방법 KR102651281B1 (ko)

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