CN100552927C - 具有加固件的覆晶封装结构及其封装方法 - Google Patents

具有加固件的覆晶封装结构及其封装方法 Download PDF

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Abstract

本发明公开一种具有加固件的覆晶封装结构及其封装方法，其覆晶封装结构包括有一个封装载板、一个第一加固件、一个芯片，以及一个第二加固件，其中所述第一加固件是设置于所述封装载板的表面，所述芯片具有若干个焊接凸块，用以电性连接所述芯片与所述封装载板，所述第二加固件是配置于所述封装载板的表面，并与所述第一加固件连接，其中所述第一加固件是配置于所述第二加固件的外侧。

Description

具有加固件的覆晶封装结构及其封装方法
技术领域
本发明一种覆晶封装结构及其封装方法，特别是有关于一种具有加固件的覆晶封装结构以及封装技术。
背景技术
近年来电子产品在追求轻薄短小的强烈需求下，芯片封装配合着电子产品朝高速处理化、微型化等方面发展，因此高速处理化、微型化无庸置疑地是芯片封装体追求的目标。
基于上述理由，覆晶封装应运而生，其与传统打线封装的差异在于：覆晶封装是将设置有电子电路的芯片表面，以倒置方式安置于基板上，同时借助焊接凸块电性连接至基板，这样便能有效缩小封装体的外观尺寸，并且处理高速化信号而且具备优良的散热能力。
为提高芯片封装体的性能，以因应日趋庞大的信号处理需求，覆晶封装体必须容纳更多半导体芯片，或者增加芯片尺寸以大量电子元件足够的铺设空间；然而，对于大尺寸覆晶封装体，因封装体中芯片与基板等的热膨胀系数差异，在封装体制作过程中的热处理程序中，如焊锡回焊或者固化等步骤，会造成覆晶封装体翘曲，产生共平面度不佳的情形；但是，这一问题在制程上控制并不容易，特别是未来的薄型化覆晶封装体，所以如何强化大尺寸覆晶封装体的共平面度乃是业界亟待解决的问题。
请参考图1所示，图1是现有技术的覆晶封装结构示意图，该覆晶封装结构包括：封装载板30、芯片40，以及加固件20(stiffener)，其中芯片40具有若干个焊接凸块50(solder bump)，这些焊接凸块50是用来电性连接芯片40与封装载板30；加固件20是配置在封装载板30的其中一表面上。在封装载板30与芯片40之间形成有底胶材料70(under-fill)，该底胶材料70可将若干个焊接凸块50包覆，一封盖10(lid)配置于加固件20与芯片40之上，封盖10可做为一散热片，其中加固件20是为环状并配置在芯片40的外围。若干个焊球60配置于封装载板30的背面，以做为覆晶封装结构对外的电性连接端子。
请参考图2所示，图2为现有技术的覆晶封装制程流程图，该制程包括有：提供一封装载板30(步骤S200)；提供一芯片40，芯片40具有若干个焊接凸块50，将这些焊接凸块50配置于封装载板30上，并使得焊接凸块50与封装载板30电性连接(步骤S210)；提供一加固件20，将该加固件20配置于封装载板30的表面(步骤S220)；进行灌胶程序，该程序是在封装载板30与芯片40之间填入底胶材料70，并将焊接凸块50包覆(步骤S230)；提供一封盖10，将封盖10配置于加固件20与芯片40的上面(步骤S240)；其中加固件20为环状并配置于芯片40的外围。
但是，上述现有技术中具有加固件的覆晶封装结构及其封装技术，是要先将芯片与基板通过焊接凸块电性连接，接着将加固件配置于基板上，再进行填充底胶材料，这样虽然可以加强助焊剂的清洗效果，但却无法克服芯片上板后因回焊而造成基板的翘曲问题。因为现有技术中加固件的设计及其配置方式仍会导致有封装问题无法解决，其无法在减低覆晶封装体共平面度不佳的同时，也无法在覆晶封装制程中取得良好的助焊剂清洗效果，而在进行灌胶程序时，其无法使底胶材料与焊接凸块、芯片以及基板有效结合，以达到保护芯片的效果。由此可见，现有的半导体封装技术仍有进一步改良的空间。
发明内容
本发明的目的之一在于提供一种具有加固件的覆晶封装结构，其可以有效地减低覆晶封装体在回焊时造成共平面度不佳的情形，从而达到良好的封装效果。
本发明的目的之二在于提供一种覆晶封装方法，其通过配置第一加固件可有效减低覆晶封装体在回焊时造成共平面度不佳的情形，而通过再配置第二加固件可以再加强封装体整体的平面度，从而达到良好的封装效果。
为达成上述目的之一，本发明采用如下技术方案：一种具有加固件的覆晶封装结构，其包括有一个封装载板、一个第一加固件、一个第二加固件及一个芯片，其中所述芯片具有若干个焊接凸块，所述焊接凸块是用以电性连接所述芯片与所述封装载板；所述第一加固件是设置于所述封装载板的其中一表面上；所述第二加固件是配置于所述封装载板的所述表面上并与所述第一加固件连接，且所述第一加固件是配置于所述第二加固件的外侧。
为达成上述目的之二，本发明采用如下技术方案：一种具有加固件的覆晶封装方法，其步骤包括有：步骤(a)是提供一个封装载板；步骤(b)是提供一个第一加固件(stiffener)，并将所述第一加固件配置于所述封装载板的所述表面；步骤(c)是提供一个芯片，所述芯片具有若干个焊接凸块，所述焊接凸块配置于所述封装载板上，使所述焊接凸块与所述封装载板之间形成电性连接；在该步骤(c)中，所述焊接凸块与所述封装载板之间的电性连接可以以回焊焊接凸块的方式达成，其方式是提供若干个焊接材料，并将所述焊接材料分别形成于所述焊接凸块的表面，接着对焊接凸块及焊接材料进行回焊过程，而所述焊接材料中包含有助焊剂，因此在进行回焊以将所述芯片电性连接于所述封装载板上之后，再进行清洗焊接材料的程序，以清除所述助焊剂。步骤(d)是进行灌胶程序；以及步骤(e)是提供一个第二加固件，将所述第二加固件配置于所述封装载板的所述表面，使所述第二加固件与所述第一加固件连接，且所述第一加固件是配置于所述第二加固件的外侧。
相较于现有技术，本发明具有加固件的覆晶封装结构及其封装方法，可以提供一简易的覆晶封装结构以及封装方法，其利用在芯片上板前，先在电路基板(封装载板)上配置两段式的第一加固件，以有效减低覆晶封装体在回焊时造成共平面度不佳的情形，并且使得覆晶封装体在覆晶封装制程中取得良好的助焊剂清洗效果，特别是进行灌胶程序时，可以使底胶材料与焊接凸块及基板更有效的结合，以达到更好的封装效果，而利用两段式加固件封装制程方法再配置第二加固件，则可再加强封装体整体的平面度。因此，本发明可以解决现有技术中因为加固件的设计以及其配置方式产生的封装技术问题，从而有效减低覆晶封装体共平面度不佳的情形，进而达到芯片的封装目的。
附图说明
图1是现有技术的覆晶封装结构示意图。
图2是现有技术的覆晶封装制程流程图。
图3是本发明覆晶封装结构示意图。
图4是焊接凸块结构示意图。
图5是本发明的覆晶封装制程流程图。
具体实施方式
下文特举较佳实施例并配合所附图示作详细说明：
请参考图3所示，图3是本发明的覆晶封装结构图，本发明覆晶封装结构包括有：封装载板30、第一加固件，以及若干个焊接凸块50，其中封装载板30是一个电路基板；第一加固件21是设置于封装载板30的其中一个表面，第一加固件具有一个上表面与一个下表面，该第一加固件是以其下表面设置在封装载板的上表面，因该第一加固件的下表面是大于其上表面，而使得第一加固件21是呈两段式的设计；以及若干个焊接凸块50是用以电性连接芯片40与封装载板30，焊接凸块50可以是焊锡球。在封装载板30与芯片40之间形成有一底胶材料70，其可将这些焊接凸块50包覆。
在封装载板30的表面上还配置有一个第二加固件22，该第二加固件22是与第一加固件21连接，第一加固件21是配置在第二加固件22的外侧，而且第一加固件21与第二加固件22皆可为环状结构。第一加固件21与第二加固件22两者相互连接的一端皆为阶梯状，可以使第一加固件21与第二加固件22紧密结合。此外，第一加固件21与第二加固件22两者相互连接的一端，还皆可变化为沟槽状、锯齿状、或网状的其中之一，以因应不同的封装需求。
在第一加固件21、芯片40及第二加固件22的上方还配置有一个封盖10，该封盖10可以作为散热片。若干个焊球60配置于封装载板30的背面，以做为覆晶封装结构对外的电性连接端子。
请参考图4所示，图4是焊接凸块的结构示意图，图中的焊接凸块50是用以电性连接芯片40与封装载板30，其中封装载板30具有焊接垫31，可作为封装载板30与芯片40的电性连接端点，而芯片40具有相对应的金属焊垫42，可作为芯片40与封装载板30的电性连接端点，另外，芯片40具有芯片保护层41以保护芯片的表层。
请参考图5所示，图5是本发明的覆晶封装制程流程图，本发明覆晶封装制程包括有如下步骤：
提供一个封装载板30(步骤S100)。提供一个第一加固件21，将第一加固件21配置于封装载板30的其中一表面(步骤S110)，第一加固件具有一个上表面与一个下表面，该第一加固件是以其下表面设置于封装载板的上表面，且第一加固件的下表面是大于其上表面，因此可增加封装载板的强度，避免芯片焊接至封装载板时形成翘曲。
提供一个芯片40，该芯片40具有若干个焊接凸块50，需要将这些焊接凸块50配置于封装载板30上，使得这些焊接凸块50与封装载板30形成电性连接(步骤S120)；然而，焊接凸块50与封装载板30之间的电性连接可以选择以回焊的方式达成，其方式是提供若干个焊接材料，并将这些焊接材料分别形成于这些焊接凸块50的表面，接着回焊焊接凸块50及焊接材料，使焊接材料固化，而焊接材料中包含有助焊剂，因此在进行回焊以将芯片40电性连接于封装载板30上之后，再进行清洗焊接材料程序以清除助焊剂，这样在进行灌胶程序时，其可以使底胶材料70与焊接凸块50及封装载板30更有效的结合，以达到更好的封装效果。
进行灌胶程序，其中灌胶程序是在封装载板30与芯片40之间填入底胶材料70，并将焊接凸块50包覆(步骤S130)。
提供一个第二加固件22，将第二加固件22配置于封装载板30的表面，并使得第二加固件22与第一加固件21连接，其中第一加固件21是配置于第二加固件22的外侧(步骤S140)。
提供一个封盖10，将封盖10配置于第一加固件21、芯片40及第二加固件22之上，而封盖10可以作为散热片(步骤S150)。
通过上述实施例的描述可知，本发明具有加固件的覆晶封装结构及其封装方法，可以提供一简易的覆晶封装结构以及封装方法，其利用在芯片上板前，先在基板上配置两段式的第一加固件，以有效减低覆晶封装体在回焊时造成共平面度不佳的情形，并且使得覆晶封装体在覆晶封装制程中取得良好的助焊剂清洗效果，特别是进行灌胶程序时，可以使底胶材料与焊接凸块以及基板更有效的结合，以达到更好的封装效果，而利用两段式加固件封装制程方法再配置第二加固件，则可再加强封装体整体的平面度。因此，本发明可以解决现有技术中因为加固件的设计以及其配置方式产生的封装技术问题，从而有效减低覆晶封装体共平面度不佳的情形，进而达到芯片的封装目的。

Claims (10)

1.一种具有加固件的覆晶封装结构，其包括有一个封装载板、设置于所述封装载板的其中一表面上的一个第一加固件，以及一个具有若干个焊接凸块的芯片，所述焊接凸块电性连接所述芯片与所述封装载板，其特征在于：在所述封装载板的所述表面上配置与所述第一加固件相连接的一个第二加固件，且所述第一加固件是配置于所述第二加固件的外侧。
2.如权利要求1所述的具有加固件的覆晶封装结构，其特征在于：所述第一加固件与所述第二加固件相互连接的一端为阶梯状。
3.如权利要求2所述的具有加固件的覆晶封装结构，其特征在于：所述第一加固件具有一个上表面与一个下表面，所述第一加固件是以其所述下表面设置于所述封装载板的所述表面，且所述第一加固件的所述下表面是大于其所述上表面。
4.如权利要求1所述的具有加固件的覆晶封装结构，其特征在于：所述覆晶封装结构还包括有一个封盖，所述封盖是配置于所述第一加固件、所述芯片及所述第二加固件之上。
5.如权利要求4所述的具有加固件的覆晶封装结构，其特征在于：所述封盖为一个散热片。
6.如权利要求1所述的具有加固件的覆晶封装结构，其特征在于：所述覆晶封装结构还包括有一个底部填充材料，其形成于所述封装载板与所述芯片之间并可包覆所述焊接凸块。
7.如权利要求1所述的具有加固件的覆晶封装结构，其特征在于：所述第一加固件与所述第二加固件是环状结构。
8.一种具有加固件的覆晶封装方法，其步骤包括有：步骤(a)是提供一个封装载板；步骤(b)是提供一个第一加固件，并将所述第一加固件配置于所述封装载板的其中一表面；步骤(c)是提供一个芯片，所述芯片具有若干个焊接凸块，所述焊接凸块配置于所述封装载板上，使所述焊接凸块与所述封装载板之间形成电性连接；步骤(d)是进行灌胶程序，填充一个底胶材料于所述封装载板与所述芯片之间，且至少包覆所述焊接凸块；其特征在于：还具有一个步骤(e)，其是提供一个第二加固件，将所述第二加固件配置于所述封装载板的所述表面，并使得所述第二加固件与所述第一加固件连接，且所述第一加固件是配置于所述第二加固件的外侧。
9.如权利要求8所述的具有加固件的覆晶封装方法，其特征在于：在步骤(c)提供芯片之后，还需要进行回焊所述焊接凸块的步骤。
10.如权利要求8所述的具有加固件的覆晶封装方法，其特征在于：还包括有一个提供一个封盖的步骤，其要将所述封盖配置于所述第一加固件、所述芯片及所述第二加固件之上。
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CN113571477A (zh) * 2020-04-28 2021-10-29 华为机器有限公司 一种加强圈及表面封装组件
CN116134606A (zh) * 2020-09-25 2023-05-16 华为技术有限公司 一种封装结构及封装方法、电子装置及其制造方法
CN112351641B (zh) * 2020-10-19 2022-01-28 珠海格力电器股份有限公司 一种改善散热模块散热不良的电器盒和灌封方法
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