KR20090019751A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

기판, 그 기판 위에 탑재되는 반도체 칩, 기판과 반도체 칩 사이에 충진되는 제 1 수지, 및 기판 상에 형성되고 반도체 칩의 측면으로부터 기판의 외곽 에지쪽으로 연장되는 제 2 수지를 포함하는 반도체 장치가 제공된다. 제 2 수지는, 제 1 수지와 반도체 칩 사이의 접촉면 상에 생성되는 제 1 응력 및 제 1 수지 또는 제 2 수지와 기판 사이의 접촉면 상에 생성되는 제 2 응력이 서로 균형을 맞추도록, 반도체 칩의 측면의 연장부와 기판과의 교차점으로부터 기판의 외곽 에지 쪽으로 연장된다.
반도체 장치, 플립칩 본딩, FCBGA, 응력

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 기판 상에 반도체 칩이 탑재된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 칩과 그 반도체 칩이 탑재된 기판을 솔더 범프에 의해 전기적으로 접속시키는 플립칩 볼 그리드 어레이 (FCBGA; flip-chip ball grid array) 가 공지되어 있다. FCBGA 에서는, 반도체 칩과 기판을 솔더 범프에 의해 접속시키는 리플로우 (reflow) 공정 (열처리) 에서, 반도체 칩과 기판이 서로 다른 열팽창 계수를 가지기 때문에 그 사이에 응력이 생성된다. FCBGA 에서, 이 응력은 뒤틀림을 유발시킨다. 그 결과, 종래 기술의 FCBGA 에서는, 회로 보드 상에 탑재할 때 뒤틀린 부분에서 열악한 솔더링 접속이 발생하기 쉽다. 열팽창 계수에서의 차이에 기인하여 발생하는 응력을 감소시키는 반도체 장치가, 예를 들어, 일본 미심사 특허 출원 공개 공보 제 2004-260138 호에 개시되어 있다.
도 6 은 일본 미심사 특허 출원 공개 공보 제 2004-260138 호에 따른 반도체 장치 (60) 를 도시한다. 이 반도체 장치 (60) 에서, 반도체 칩 (63) 은 플립칩 본딩에 의해 탑재 기판 (61) 상으로 접속되며, 그 사이에 범프 전극 (62) 이 개재된다. 높은 열팽창 계수를 갖는 제 1 수지 (64) 가, 기판 (61) 과 반도체 칩 (63) 사이의 공간에 형성된다. 제 1 수지 (64) 보다 낮은 열팽창 계수를 갖는 제 2 수지 (65) 가, 기판 (61) 위, 및 보강재 (67) 의 측면 및 반도체 칩 (63) 의 측면과 커버링부 (66) 에 의해 둘러싸인 공간에 형성된다.
반도체 장치 (60) 에서, 반도체 칩 (63) 과 기판 (61) 사이의 열팽창 계수에서의 차이에 기인한 응력은, 높은 열팽창 계수를 갖는 수지를 반도체 칩 (63) 과 기판 (61) 사이에 충진함으로써 감소된다. 또한, 온도 변화에 기인한 제 1 수지 (64) 의 수축 또는 팽창 응력은, 제 2 수지 (65) 의 열팽창 계수를 제 1 수지 (64) 의 열팽창 계수보다 작게 설정함으로써 감소된다.
일본 미심사 특허 출원 공개 공보 제 2000-200870 호는, 반도체 칩이 플립칩 본딩에 의해 기판 상으로 접속되고 그 사이에 공융 (eutectic) 솔더가 개재된 반도체 장치를 개시한다. 이 반도체 장치에서, 수지는 기판과 반도체 칩 사이에서 반도체 칩의 외곽 에지 근처에 형성된다.
일본 미심사 특허 출원 공개 공보 제 2000-315698 호는, 이송 성형 (transfer molding) 을 이용하여 플립칩 본딩에 의해 반도체 패키지가 탑재되는 기판 상에, 수지가 주입되는 반도체 패키지를 개시한다.
그러나, 일본 미심사 특허 출원 공개 공보 제 2004-260138 호에서는, 반도체 칩 (63) 및 그 반도체 칩 (63) 이 탑재되는 기판 (61) 상의 응력에 의해 유발되는 뒤틀림을 충분하게 방지하기 어렵다. 도 7a 내지 도 7c 는 기판 (61) 및 반도 체 칩 (63) 에 인가되는 응력을 각각 도시한다. 응력 fa 는 반도체 칩 (63) 면에 대해 수직으로 (도 7a 에서 상방향으로) 생성된다. 응력 fb 는 응력 fa 의 반대 방향으로, 기판 (61) 면에 대해 수직으로 (도 7b 에서 하방향으로) 생성된다. 이 경우, 응력 fa 와 응력 fb 사이의 차이인 합성 응력 fa' 는 반도체 칩 (63) 면에 수직으로 (도 7c 에서 상방향으로) 생성된다. 수직으로 (도 7c 에서 하방향으로) 생성된 응력 fb' 는, 응력 fa 에 의해 영향받지 않는 영역 (40) 에 잔류한다. 따라서, 응력 fa' 및 fb' 는 반도체 칩 (63) 및 기판 (61) 에 각각 인가된다.
그에 따라, 반도체 장치 (60) 는 뒤틀린다 (도 7c). 반도체 장치 (60) 에서 반도체 칩 (63) 에 인가된 응력과 기판 (61) 에 인가된 응력과의 균형을 고려하지 않기 때문에, 반도체 장치 (60) 의 뒤틀림을 전체로서 충분히 방지하기 어렵다. 더 상세하게는, 보강재 (67) 의 측면 및 반도체 칩 (63) 의 측면에 의해 둘러싸인 전체 공간을 충진하도록 단순하게 제 2 수지 (65) 가 형성되면, 응력들은 균형이 맞지 않고, 따라서, 반도체 장치 (60) 의 뒤틀림을 전체로서 충분히 방지할 수 없다.
일본 미심사 특허 출원 공개 공보 제 2000-200870 호 및 2000-315698 호는 응력에 의해 유발되는 반도체 칩 및 기판의 뒤틀림의 방지를 해결하지 못한다.
따라서, 종래 기술의 반도체 장치에서는, 응력에 의해 유발되는, 반도체 칩 및 그 반도체 칩이 탑재된 기판의 뒤틀림을 충분히 방지하기 어려웠다.
본 발명의 일 실시형태에 따르면, 기판, 그 기판 상에 탑재되는 반도체 칩, 기판과 반도체 칩 사이에 충진된 제 1 수지, 및 기판 상에 형성되고 반도체 칩의 측면으로부터 기판의 외곽 에지로 연장되는 제 2 수지를 포함하는 반도체 장치가 제공되며, 제 2 수지는 반도체 칩의 측면의 연장부와 기판과의 교차점으로부터 기판의 외곽 에지 쪽으로 연장되어, 제 1 수지와 반도체 칩 사이의 접촉면 상에 생성되는 제 1 응력 및 제 1 수지 또는 제 2 수지와 기판 사이의 접촉면 상에 생성되는 제 2 응력이 서로 균형을 맞춘다.
본 발명의 또 다른 실시형태에 따르면, 기판 상에 반도체 칩을 탑재하는 단계, 기판과 반도체 칩 사이에 제 1 수지를 충진하는 단계, 및 제 2 수지를 형성하는 단계로서, 제 2 수지는, 반도체 칩의 측면의 연장부와 기판과의 교차점으로부터 기판의 외곽 에지 쪽으로 연장되어, 제 1 수지와 반도체 칩 사이의 접촉면 상에 생성되는 제 1 응력 및 제 1 수지 또는 제 2 수지와 기판 사이의 접촉면 상에 생성되는 제 2 응력이 서로 균형을 맞추게 하는, 상기 제 2 수지를 형성하는 단계를 포함 하는, 반도체 장치 제조 방법이 제공된다.
본 발명의 또 다른 실시형태에 따르면, 기판, 그 기판 상에 탑재되는 반도체 칩, 기판과 반도체 칩 사이에 충진되는 제 1 수지, 및 기판 상에 형성되고 반도체 칩의 측면으로부터 기판의 외곽 에지 쪽으로 연장되는 제 2 수지를 포함하며, 제 2 수지와 기판 사이의 접촉 영역은, 제 1 수지와 반도체 칩 사이의 접촉면 상에서 생성되는 제 1 응력 및 제 1 수지 또는 제 2 수지와 기판 사이의 접촉면 상에 생성되는 제 2 응력이 서로 균형을 맞추도록 결정되는 반도체 장치가 제공된다.
본 발명에 따르면, 반도체 칩 및 FCBGA 에서 그 반도체 칩이 탑재되는 기판 상의 응력에 기인하여 발생하는 뒤틀림을 감소시킬 수 있다. 이것은, 이 실시형태에서 FCBGA 가 평탄한 형상을 갖게 할 수 있다.
또한, 본 발명에 따르면, FCBGA 의 뒤틀림을 감소시키기 때문에, 기판과 반도체 칩을 본딩하는 솔더 범프에 대한 손상을 방지할 수 있다. 또한, 그 솔더 범프와 반도체 칩 또는 기판 사이의 본딩 계면에서 발생하는 박리를 방지할 수 있다. 또한, FCBGA 의 뒤틀림에 의해 유발되는 반도체 칩에 대한 손상을 방지할 수 있다.
본 발명의 전술한 목적, 이점 및 특성 그리고 다른 목적, 이점 및 특성은, 첨부한 도면에 관련되어 취해진 특정한 바람직한 실시형태의 설명으로부터 더 명백해질 것이다.
이하, 예시적인 실시형태들을 참조하여 본 발명을 설명한다. 본 발명의 교시를 사용하여 다수의 대안적 실시형태들이 달성될 수 있으며, 본 발명은 설명을 목적으로 예시된 실시형태들에 한정되지 않음을 당업자는 인식할 것이다.
[제 1 실시형태]
이하, 도면을 참조하여, 본 발명의 예시적인 실시형태들을 설명한다. 도 1 은 본 발명의 제 1 실시형태에 따른 반도체 장치 (100; 이하, 플립칩 BGA 또는 FCBGA 라 함) 를 도시하는 도면이다. 도 1 은 FCBGA (100) 의 단면도를 도시한다. FCBGA (100) 는 기판 (1), 솔더 범프 (2), 반도체 칩 (3), 수지 (4), 도전성 접착 수지 (5), 보강재 (6), 커버링부 (7) 및 BGA 볼 (8) 을 포함한다. 반도체 칩 (3) 은 기판 (1) 위에 탑재된다.
기판 (1) 은, 절연층이 그 사이에 개재된 복수의 도전층들이 래미네이트된 다층 접속 구조를 갖는 탑재 기판이다. 기판 (1) 의 하면 상에는, 다수의 볼 패드들이 배치된다 (미도시). 볼 패드 상에는, BGA 볼 (8) 들이 배치되어 BGA 패키지를 구성한다. BGA 볼 (8) 은 FCBGA (100) 의 외부 단자이다.
반도체 칩 (3) 은 플립칩 본딩에 의해 기판 (1) 의 상면의 중심부에 접속된다. 플립칩 본딩은, 배선에 의하지 않고 반도체 칩의 표면 상에 2 차원으로 배열된 범프 (전극) 에 의해 반도체 칩을 기판에 전기 접속시킨다. 기판 (1) 및 반도체 칩 (3) 은 도전재로 구성된 범프 (예를 들어, 솔더 범프 (2)) 에 의해 전기 접속된다. 이 실시형태에서, 반도체 칩 (3) 의 회로에 형성되는 신호 단자, 전원 단자 및 접지 단자는, 예시로서 솔더 범프 (2) 에 의해 기판 (1) 에 전기 접속 된다.
수지 (4) 는, 예를 들어, 에폭시 수지와 같은 절연 수지이다. 수지 (4) 는, 솔더 범프 (2) 에 의해 반도체 칩 (3) 과 기판 (1) 이 접속되는 영역, 및 반도체 칩 (3) 주위의 특정 영역에 주입된다. 수지 (4) 는 제 1 수지 (4a) 및 제 2 수지 (4b) 로 구성된다. 제 1 수지 (4a) 는 기판 (1) 과 반도체 칩 (3) 사이에 충진되고, 또한 "언더필" 이라 한다. 제 2 수지 (4b) 는 반도체 칩 (3) 의 측면으로부터 기판 (1) 의 외곽 에지쪽으로 연장되도록 기판 (1) 상에 형성된다. 제 1 수지 (4a) 및 제 2 수지 (4b) 는 동일한 재료로 구성될 수도 있고, 상이한 재료로 구성될 수도 있다. 이 실시형태에서, 제 1 수지 (4a) 및 제 2 수지 (4b) 는 예시로서 동일한 재료 (수지 (4)) 로 구성된다.
보강재 (6) 는 반도체 칩 (3) 을 둘러싸도록, 그 사이에 개재된 실버 페이스트와 같은 도전성 접착 수지 (5) 에 의해 기판 (1) 의 상면의 주변부 상에 고정된다. 보강재 (6) 는 제조 공정 동안 열 및 기계적 응력에 기인한 탑재 기판 (1) 의 뒤틀림을 감소시키고, 구조적 강도를 강화시킨다.
커버링부 (7) 는, 구리 시트 등으로 구성된 도전재이고, 그 사이에 개재된 실버 페이스트와 같은 도전성 접착 수지 (5) 에 의해 솔더 범프 (2) 에 접속된 표면에 대향하는, 반도체 칩 (3) 의 표면 (도 1 의 상면) 상에 고정된다. 또한, 커버링부 (7) 는, 그 사이에 개재된 도전성 접착 수지 (5) 에 의해 보강재 (6) 의 상면 상에 고정된다.
도 2a 는 수지 (4b) 의 일부를 도시하는 도면이고, 도 2b 는 기판 (1) 과 수 지 (4b) 사이의 접촉부의 길이 L 과 응력간의 관계를 도시하는 도면이다. 도 3a 내지 도 3c 는, 반도체 칩 (3), 및 그 반도체 칩 (3) 이 FCBGA (100) 에 탑재되는 기판 (1) 에 인가된 응력을 도시하는 도면들이다. 도 2a 및 3c 에서는, 단순화를 위해 도 1 에 도시된 커버링부 (7) 및 BGA 볼 (8) 이 도시되지 않았다. 도 2a 및 2b 그리고 도 3a 내지 3c 에 따르면, 응력 F 는 반도체 칩 (3) 의 회로면에 수직하게 (도면에서 상방향으로) 인가된다. 응력 F 는, 기판 (1) 과 수지 (4b) 가 서로 접촉하는 길이 L 에 기초하여 변화한다.
도 2b 에 도시된 응력 F 는 제 1 응력 (이하, 응력 fa 라 함) 과 제 2 응력 (이하, 응력 fc 라 함) 의 합성 응력을 나타낸다. 도 3a 내지 도 3c 에 도시된 바와 같이, 응력 fa 는 반도체 칩 (3) 의 회로면과 수지 (4; 제 1 수지 (4a)) 사이의 접촉면에 수직하게 생성된다. 응력 fb 는 응력 fa 의 반대 방향으로, 기판 (1) 과 수지 (4; 제 1 수지 (4a) 및 제 2 수지 (4b)) 사이의 접촉면에 수직하게 생성된다. 길이 L 은, 반도체 칩 (3) 의 측면의 연장부와 기판 (1) 의 에지쪽으로 향한 기판 표면간의 교차점으로부터 형성되는 제 2 수지 (4b) 의 연장 길이를 나타내며, 도 2a 에 도시된 바와 같이, 제 2 수지 (4b) 와 기판 (1) 사이의 접촉부의 길이이다.
이하, 응력이 인가되는 방식을 각각의 경우에서 설명한다. 첫번째 경우, FCBGA 는 오직 제 1 수지 (4a) 및 반도체 칩 (3) 만을 포함하고 (도 3a), 다른 경우, FCBGA 는 오직 수지 (4; 4a 및 4b) 및 기판 (1) 만을 포함한다 (도 3b).
도 3a 에 도시된 바와 같이, 수지 (4a) 와 반도체 칩 (3) 사이의 접촉면 상 에서는, 응력 fa 가 그 접촉면에 수직 방향으로 생성된다. 응력 fa 에 기인하여, 수지 (4a) 및 반도체 칩 (3) 은 뒤틀린다 (이 예에서는 상방향으로 휜다). 따라서, 수지 (4a) 및 반도체 칩 (3) 에 복원력 (미도시) 이 생성되고, 그 복원력과 응력 fa 가 서로 균형을 맞추도록 뒤틀림이 발생한다.
유사하게, 도 3b 에 도시된 바와 같이, 수지 (4; 4a 및 4b) 와 기판 (1) 사이의 접촉면 상에서는, 응력 fc 가 그 접촉면에 수직 방향으로 생성된다. 응력 fc 에 기인하여, 수지 (4) 및 기판 (1) 은 뒤틀린다 (이 예에서는 하방향으로 휜다). 따라서, 수지 (4) 및 기판 (1) 에 복원력 (미도시) 이 생성되고, 그 복원력과 응력 fc 가 서로 균형을 맞추도록 뒤틀림이 발생한다.
도 1 에 도시된 이 실시형태의 구조에서, 응력 fa 와 응력 fc 의 합성 응력 F 가 생성된다. 합성 응력 F 는 도 2b 에 도시된 바와 같이 길이 L 에 따라 변화한다. 기판 (1) 과 수지 (4b) 사이의 접촉부의 길이 L 이 짧으면 (<L0), 기판 (1) 상의 응력 fc 는 작다. 따라서, 반도체 칩 (3) 상의 응력 fa 가 기판 (1) 상의 응력 fc 보다 크다. 따라서, 합성 응력 F 는 F>0 이고, FCBGA (100) 는 반도체 칩 (3) 쪽으로 뒤틀린다.
한편, 기판 (1) 과 수지 (4b) 사이의 접촉부의 길이 L 이 길면 (>L0), 기판 (1) 상의 응력 fc 가 크다. 따라서, 반도체 칩 (3) 상의 응력 fa 는 기판 (1) 상의 응력 fc 보다 작다. 따라서, 합성 응력 F 는 F<0 이고, FCBGA (100) 는 기판 (1) 의 하면쪽으로 뒤틀린다. 따라서, 기판 (1) 과 수지 (4b) 사이의 접촉부의 길이 L 이 L0 인 지점, 즉, 합성 응력 F 가 0 인 지점이 존재한다.
이러한 관점에서, 이 실시형태에서는, 반도체 칩 (3) 과 수지 (4a) 사이의 접촉면에 인가되는 응력 fa, 및 그 응력 fa 의 반대 방향으로 기판 (1) 과 수지 (4; 4a 및 4b) 사이의 접촉면에 인가되는 응력 fc 가 서로 균형을 맞추도록 수지 (4b) 가 형성된다. 즉, 수지 (4b) 가 기판 (1) 과 접촉하는 길이 L 이 L0 가 되도록 수지 (4b) 가 형성되어, 대향하는 응력 fa 및 fc (도 3a 및 3b 참조) 가 서로 상쇄될 수 있다. 따라서, 이 실시형태에서는, FCBGA (100) 를 평탄한 형상으로 유지할 수 있다 (도 3c 와 비교) . 도 2b 에 도시된 기판 (1) 과 수지 (4b) 사이의 접촉부의 길이 L0 은 시뮬레이션에 의해 계산될 수 있다.
전술한 바와 같이, 반도체 칩 (3) 과 수지 (4) 사이의 접촉면 상의 응력 fa 및 기판 (1) 과 수지 (4) 사이의 접촉면 상의 응력 fc 이 서로 균형을 맞추도록 L0 을 결정함으로써 수지 (4b) 가 형성된다. 또한, 수지 (4b) 는, 기판 (1) 과 수지 (4b) 사이의 접촉부의 길이 L 을 L=L0 (여기서, 합성 응력 F 는 0 임) 으로 설정할 뿐만 아니라 기판 (1) 과 수지 (4b) 사이에 접촉 영역 (파라미터로서 이 접촉 영역을 사용하여 합성 응력 F 는 0) 을 갖도록 형성될 수도 있다.
도 4a 내지 도 4c 는, 전술한 구조를 갖는 FCBGA (100) 의 제조 공정을 도시하는 도면들이다. 이하, 이 실시형태에 따른 FCBGA (100) 의 제조 공정을 도 4a 내지 도 4c 를 참조하여 설명한다. 제 1 수지 (4a) 및 제 2 수지 (4b) 가 동시에 형성될 수도 있고, 또는 제 1 수지 (4a) 가 형성된 이후에 제 2 수지 (4b) 가 형성될 수도 있다. 이 실시형태에 따른 다음의 FCBGA (100) 의 제조 공정에서는, 예시로서 제 1 수지 (4a) 및 제 2 수지 (4b) 가 동시에 형성된다.
기판 (1) 이 먼저 준비된다. 다음으로, 반도체 칩 (3) 이 그 기판 (1) 위에 탑재된다. 예를 들어, 고온 하에서 기판 (1) 상에 코팅된 솔더 페이스트를 용융하고 기판 (1) 과 반도체 (3) 를 전기 접속시킴으로써, 기판 (1) 과 반도체 칩 (3) 사이에 접속이 형성될 수도 있다. 이 방식으로, 플립칩 본딩에 의해 반도체 칩 (3) 이 기판 (1) 에 접속된다. 반도체 칩 (3) 이 탑재된 이후, 그 반도체 칩 (3) 을 둘러싸기 위해, 그 사이에 개재된 실버 페이스트와 같은 도전성 접착 수지 (5) 에 의해 기판 (1) 의 상면의 주변부 상에 보강재 (6) 가 고정된다. 또한, 반도체 칩 (3) 이 탑재된 표면의 반대면인 기판 (1) 의 표면 상에 다수의 BGA 볼 (8) 들이 배치된다 (도 4a 참조).
솔더 범프 (2) 에 의해 반도체 칩 (3) 과 기판 (1) 이 접속된 영역 및 그 기판 (1) 상의 반도체 칩 (3) 주위의 특정 영역에 수지가 주입된다. 이 때, 도 2b 에 도시된 기판 (1) 과의 접촉 길이 L 이 L0 이 되도록 수지 (4) 가 주입되어, 반도체 칩 (3) 과 수지 (4) 사이의 접촉면 상의 응력 fa 및 기판 (1) 과 수지 (4) 사이의 접촉면 상의 응력 fc 가 서로 균형을 맞춘다. 수지 (4) 는, 예를 들어, 후술하는 몰드를 사용함으로써 형성될 수도 있다. 그 후, 수지 (4) 가 경화된다 (도 4b).
반도체 칩 (3) 과 보강재 (6) 상에 도전성 접착 수지 (5) 가 퇴적된다. 또한, 그 도전성 접착 수지 (5) 상에 커버링부 (7) 가 배치되어 도전성 접착 수지에 고정된다 (도 4c). 그에 의해, 플립칩 본딩에 의해 반도체 칩 (3) 이 기판 (1) 에 접속된 FCBGA (100) 가 생산된다.
이 실시형태의 FCBGA (100) 에서, 수지 (4) 는, 기판 (1) 과 그 기판 (1) 이 탑재된 반도체 칩 (3) 사이 및 그 반도체 칩 (3) 의 외곽 에지 근처에 형성되어, 반도체 칩 (3) 과 수지 (4) 사이의 접촉면 상에 생성된 응력 fa 및 그 응력 fa 의 반대 방향으로 기판 (1) 과 수지 (4) 사이의 접촉면 상에 형성된 응력 fc 가 서로 균형을 맞춘다. 반도체 칩 (3) 과 수지 (4) 의 계면 상의 응력 fa 및 수지 (4) 와 기판 (1) 의 계면 상의 응력 fc 가 서로 균형을 맞추도록 일 영역에 수지 (4) 가 형성된다. 더 상세하게는, 수지 (4) 는, 반도체 칩 (3) 의 측면의 연장부와 기판 (1) 의 에지 쪽으로 향한 기판 표면과의 교차점으로부터 연장되는 수지 (4) 와 그 기판 (1) 사이의 접촉부가 길이 L0 을 갖도록 형성된다.
따라서, 반도체 칩 (3) 및 FCBGA (100) 에서 그 반도체 칩 (3) 이 탑재되는 기판 (1) 상의 응력에 기인하여 발생하는 뒤틀림을 감소시킬 수 있다. 이것은, 이 실시형태에서 FCBGA (100) 가 평탄한 형상을 갖게 할 수 있다.
또한, 이 실시형태는 FCBGA (100) 의 뒤틀림을 감소시키기 때문에, 기판 (1) 과 반도체 칩 (3) 을 본딩하는 솔더 범프 (2) 에 대한 손상을 방지할 수 있다. 또한, 그 솔더 범프 (2) 와 반도체 칩 (3) 또는 기판 (1) 사이의 본딩 계면에서 발생하는 박리를 방지할 수 있다. 또한, FCBGA (100) 의 뒤틀림에 의해 유발되는 반도체 칩 (3) 에 대한 손상을 방지할 수 있다.
수지 (4b) 는, 반도체 칩 (3) 이 탑재되고 그 수지 (4b) 가 형성된 기판 (1) 의 표면에 대해 수직으로 절단될 때 수지 (4b) 의 단면 형상이 사다리꼴 또는 직사각형이 되도록 형성된다.
[제 2 실시형태]
도 5a 내지 도 5d 는 본 발명의 제 2 실시형태에 따른 FCBGA (200) 의 제조 공정을 도시하는 도면들이다. 도 5a 내지 도 5d 에서는, 도 1 에서와 동일한 엘리먼트들을 동일한 참조 부호로 표시하고, 여기서는 상세히 설명하지 않는다. 전술한 제 1 실시형태에서는, 반도체 칩 (3) 을 둘러싸기 위해 기판 (1) 의 상면의 주변부 상에 보강재 (6) 가 고정된다. 한편, 이 실시형태에서는, 제 1 실시형태의 보강재 (6) 및 커버링부 (7) 가 배치되지 않는다. BGA 볼 (8) 의 설명이 생략된다. 이하, 제 2 실시형태에 따른 FCBGA (200) 의 제조 공정을 도 5a 내지 도 5d 를 참조하여 설명한다.
먼저, 제 1 실시형태에서와 같이, 반도체 칩 (3) 이 기판 (1) 위에 탑재되고 그 사이에 솔더 범프 (2) 가 개재된다 (도 5a).
도 5a 에 도시된 바와 같이 반도체 칩 (3) 이 탑재된 기판 (1) 이 제 1 몰드 (이하, 몰드 (9) 라 함) 상에 배치된다. 몰드 (9) 는 FCBGA (200) 를 포함하기 위해 FCBGA (200) 와 동일한 사이즈의 포켓을 갖는다. 위로부터 반도체 칩 (3) 및 반도체 칩 (3) 의 주변부를 조임으로써 몰드 (9) 에 피팅 (fit) 하도록 제 2 몰드 (이하, 몰드 (10) 라 함) 가 배치된다. 몰드 (10) 는 수지 (4) 를 주입하기 위한 수지 입구 (11) 및 수지 주입 영역 내의 공기를 방출하기 위한 구멍으로서 기능하는 배기구 (12) 를 갖는다.
몰드 (9) 및 몰드 (10) 가 소정의 온도까지 가열되고, 액상의 수지 (4) 가 수지 입구 (11) 를 통해 가압된다 (도 5c). 반도체 칩 (3) 주위의 기판 (1) 상 의 소정 영역에, 그리고 기판 (1) 과 반도체 칩 (3) 사이에 본딩된 솔더 범프 (2) 들 사이에 수지 (4) 가 밀봉된다.
마지막으로, 몰드 (9) 및 몰드 (10) 가 냉각되고, 그에 따라 수지 (4) 가 경화된다. 제 2 수지 (4b) 의 형성시에, 기판 (1) 의 에지쪽으로의 반도체 칩 (3) 의 측면으로부터, 반도체 칩 (3) 과 수지 (4) 사이의 접촉면 상에 생성되는 응력 fa 및 그 응력 fa 의 반대 방향으로 기판 (1) 과 수지 (4) 사이의 접촉면 상에 생성되는 응력 fc 가 동일한 위치까지, 공동 (cavity) 을 갖는 몰드가 기판 상에 배치된다. 그 후, 수지 (4) 가 경화된 이후 몰드 (9) 및 몰드 (10) 가 제거된다. 그에 따라, 이 실시형태에서 반도체 칩 (3) 이 탑재된 기판 (1) 상에 원하는 형상을 갖는 수지 (4) 가 형성된다 (도 5d).
전술한 바와 같이, 이 실시형태에서, 반도체 칩 (3) 및 그 반도체 칩 (3) 이 탑재되는 기판 (1) 이 몰드 (9) 및 몰드 (10) 내부에 배치된다. 몰드 (10) 의 수지 입구 (11) 를 통해, 기판 (1) 과 반도체 칩 (3) 사이에서 본딩되는 솔더 범프들 (2) 사이 및 기판 (1) 상의 반도체 칩 (3) 근처의 소정의 영역에 수지가 주입된다. 그에 따라, 기판 (1) 상의 수지 (4) 가 원하는 형상으로 형성될 수 있다. 또한, 수지 (4) 가 원하는 형상으로 형성되기 때문에, 반도체 칩 (3) 과 수지 (4) 사이의 접촉면 상에 형성되는 응력 fa 및 그 응력 fa 의 반대 방향으로 기판 (1) 과 수지 (4) 사이의 접촉면 상에 형성되는 응력 fc 가 서로 균형을 맞출 수 있다. 따라서, 응력에 기인하여 발생하는, 반도체 칩 (3) 및 그 반도체 칩 (3) 이 탑재된 기판 (1) 의 뒤틀림을 감소시킬 수 있다. 이것은, FCBGA (200) 가 평탄한 형상을 갖게 할 수 있다.
이 실시형태에서, 수지 (4) 의 주입은 몰드 (9) 및 몰드 (10) 의 가열 이후에 수행된다. 그러나, 수지 (4) 를 주입한 이후에 몰드 (9) 및 몰드 (10) 가 가열될 수도 있다.
이 실시형태에서는 제 1 몰드 및 제 2 몰드를 사용하여 수지 (4) 가 충진된다. 그러나, 예를 들어, 기판 (1) 을 컨베이어 벨트 상에 배치함으로써, 수지를 형성할 때 단일 몰드를 사용하여 수지가 형성될 수도 있다.
전술한 바와 같이, 본 발명의 실시형태들에 따르면, 기판 (1) 과 그 기판 (1) 이 탑재되는 반도체 칩 (3) 사이 및 그 반도체 칩 (3) 의 외곽 에지 주위에서 수지가 원하는 형상으로 형성되어, 반도체 칩 (3) 과 수지 (4) 사이의 접촉면 상에서 생성되는 응력 fa 및 그 응력 fa 의 반대 방향으로 기판 (1) 과 수지 (4) 사이의 접촉면 상에 생성되는 응력 fc 가 서로 균형을 맞춘다. 응력에 기인하여 발생하는, 반도체 칩 (3) 및 그 반도체 칩 (3) 이 탑재되는 기판 (1) 의 뒤틀림을 감소시킬 수 있다. 이것은, FCBGA (200) 가 평탄한 형상을 가질 수 있게 한다.
이상, 본 발명의 실시형태들을 설명했지만, 본 발명은 전술한 실시형태들에 한정되지 않으며, 본 발명의 범주를 벗어나지 않고 다양한 변화 및 수정이 행해질 수도 있다. 전술한 실시형태들에서는, FCBGA 에서의 응력에 의해 유발되는 휨량의 감소를 설명하였다. 그러나, 본 발명의 반도체 장치는 FCBGA 에 한정되지 않으며, 응력에 의해 유발되는 휨량의 감소를 다루는 한, 기판 상에 탑재된 반도체 칩 및 그 반도체 칩을 커버하는 수지를 포함하는 임의의 반도체 장치일 수도 있다. 이러한 경우에도, 응력에 의해 유발되는 휨량을 감소시킬 수 있다.
본 발명이 전술한 실시형태에 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않으면서 변화 및 수정될 수도 있음은 자명하다.
도 1 은 본 발명의 제 1 실시형태에 따른 FCBGA 의 단면도.
도 2a 는 수지 (4b) 의 위치를 나타내는 도면이고, 도 2b 는 기판 (1) 과 수지 (4b) 사이의 접촉부의 길이 L 과 응력간의 관계를 나타내는 도면.
도 3a 내지 도 3c 는 제 1 실시형태에 따른 FCBGA 에서 반도체 칩 및 그 반도체 칩이 탑재된 기판에 인가되는 응력을 나타내는 도면들.
도 4a 내지 도 4c 는 제 1 실시형태에 따른 FCBGA 의 제조 공정을 나타내는 도면들.
도 5a 내지 도 5d 는 본 발명의 제 2 실시형태에 따른 FCBGA (200) 의 제조 공정을 나타내는 도면들.
도 6 은 일본 미심사 특허 출원 공개 공보 제 2004-260138 호에 개시된 반도체 장치 (60) 를 나타내는 도면.
도 7a 내지 도 7c 는 일본 미심사 특허 출원 공개 공보 제 2004-260138 호에 개시된 반도체 장치에서 반도체 칩이 탑재되는 기판 및 그 반도체 칩에 인가되는 응력들을 나타내는 도면들.
*도면의 주요 부분에 대한 부호의 설명*
1 : 기판 2 : 솔더 범프
3 : 반도체 칩 4 : 수지
5 : 도전성 접착 수지 6 : 보강재
7 : 커버링부 8 : BGA 볼
9, 10 : 몰드 11 : 수지 입구
100, 200 : FCBGA

Claims (15)

  1. 기판;
    상기 기판 위에 탑재되는 반도체 칩;
    상기 기판과 상기 반도체 칩 사이에 충진되는 제 1 수지; 및
    상기 기판 상에 형성되며, 상기 반도체 칩의 측면으로부터 상기 기판의 외곽 에지 쪽으로 연장되는 제 2 수지를 포함하며,
    상기 제 2 수지는 상기 반도체 칩의 측면의 연장부와 상기 기판과의 교차점으로부터 상기 기판의 외곽 에지 쪽으로 연장되어, 상기 제 1 수지와 상기 반도체 칩 사이의 접촉면 상에 생성되는 제 1 응력 및 상기 제 1 수지 또는 상기 제 2 수지와 상기 기판 사이의 접촉면 상에 생성되는 제 2 응력이 서로 균형을 맞추는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 칩의 측면으로부터 상기 기판의 외곽 에지 쪽으로의 연장 방향에서 상기 제 2 수지가 상기 기판과 접촉하는 길이는, 상기 제 1 응력과 상기 제 2 응력이 서로 균형을 맞추는 길이인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 수지의 단면 형상은 사다리꼴 또는 직사각형인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 수지 및 상기 제 2 수지는 동일한 재료로 구성되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 칩은 플립칩 본딩에 의해 상기 기판에 접속되는, 반도체 장치.
  6. 기판 상에 반도체 칩을 탑재하는 단계;
    상기 기판과 상기 반도체 칩 사이에 제 1 수지를 충진하는 단계; 및
    제 2 수지를 형성하는 단계로서, 상기 제 2 수지는, 상기 반도체 칩의 측면의 연장부와 상기 기판과의 교차점으로부터 상기 기판의 외곽 에지 쪽으로 연장되어, 상기 제 1 수지와 상기 반도체 칩 사이의 접촉면 상에 생성되는 제 1 응력 및 상기 제 1 수지 또는 상기 제 2 수지와 상기 기판 사이의 접촉면 상에 생성되는 제 2 응력이 서로 균형을 맞추게 하는, 상기 제 2 수지를 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 2 수지는, 상기 제 1 응력과 상기 제 2 응력이 동일한 위치까지 상기 제 2 수지가 상기 기판과 접촉하도록 상기 반도체 칩의 측면으로부터 상기 기판의 외곽 에지 쪽으로 형성되는, 반도체 장치 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 2 수지를 형성하는 단계는, 상기 반도체 칩의 측면으로부터, 상기 기판 상에서 상기 제 1 응력과 상기 제 2 응력이 동일한 위치까지, 상기 기판의 외곽 에지 쪽으로 공동 (cavity) 을 갖는 몰드를 배치하는 단계를 포함하는, 반도체 장치 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 2 수지를 형성하는 단계는,
    상기 기판의 측면의 일부 또는 전부 및 상기 기판의 바닥면을 긴밀하게 커버하기 위해, 상기 반도체 칩이 탑재된 상기 기판을 제 1 몰드 상에 배치하는 단계;
    상기 반도체 칩이 탑재되는 상기 기판의 표면 및 상기 반도체 칩을 커버하기 위해, 상기 제 1 몰드 위에서 상기 반도체 칩의 측면으로부터 상기 기판의 외곽 에지 쪽으로 소정의 길이로 상기 제 2 수지를 형성하기 위한 공동을 갖는 제 2 몰드를 배치하는 단계; 및
    상기 제 2 몰드의 수지 입구를 통해 상기 공동으로 상기 제 2 수지를 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  10. 제 6 항에 있어서,
    상기 제 1 수지를 충진하는 단계는 상기 제 2 수지의 형성과 동시에 수행되 는, 반도체 장치 제조 방법.
  11. 기판;
    상기 기판 위에 탑재되는 반도체 칩;
    상기 기판과 상기 반도체 칩 사이에 충진되는 제 1 수지; 및
    상기 기판 상에 형성되며 상기 반도체 칩의 측면으로부터 상기 기판의 외곽 에지 쪽으로 연장되는 제 2 수지를 포함하며,
    상기 제 2 수지와 상기 기판 사이에 접촉 영역은, 상기 제 1 수지와 상기 반도체 칩 사이의 접촉면 상에서 생성되는 제 1 응력 및 상기 제 1 수지 또는 상기 제 2 수지와 상기 기판 사이의 접촉면 상에 생성되는 제 2 응력이 서로 균형을 맞추도록 결정되는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 반도체 칩의 측면으로부터 상기 기판의 외곽 에지 쪽으로의 연장 방향에서 상기 제 2 수지가 상기 기판과 접촉하는 길이는 상기 제 1 응력과 상기 제 2 응력이 서로 균형을 맞추는 길이인, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 2 수지의 단면 형상은 사다리꼴 또는 직사각형인, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제 1 수지 및 상기 제 2 수지는 동일한 재료로 구성되는, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 반도체 칩은 플립칩 본딩에 의해 상기 기판에 접속되는, 반도체 장치.
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