JP2005251944A - ソリッドステートリレー - Google Patents
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Abstract
【課題】組立工程の簡易化、デバイスの小型化を可能としたソリッドステートリレーを提供する。
【解決手段】発光素子3を発光側リードフレーム2aに搭載し、受光素子4、または受光素子4と受光素子4からの信号を受けて動作するスイッチング素子6とを受光側リードフレーム2bに搭載し、これら発光側と受光側のリードフレーム2a,2bを相対向して配設して1パッケージに封止してなるソリッドステートリレー1において、少なくともいずれか一方のリードフレームに、発光素子2または受光素子4を保護する保護素子5を搭載するとともに、発光素子3と受光素子4とを封止する一次モールド樹脂内に、保護素子5または保護素子5およびスイッチング素子6を配置してなる。
【選択図】 図2
【解決手段】発光素子3を発光側リードフレーム2aに搭載し、受光素子4、または受光素子4と受光素子4からの信号を受けて動作するスイッチング素子6とを受光側リードフレーム2bに搭載し、これら発光側と受光側のリードフレーム2a,2bを相対向して配設して1パッケージに封止してなるソリッドステートリレー1において、少なくともいずれか一方のリードフレームに、発光素子2または受光素子4を保護する保護素子5を搭載するとともに、発光素子3と受光素子4とを封止する一次モールド樹脂内に、保護素子5または保護素子5およびスイッチング素子6を配置してなる。
【選択図】 図2
Description
本発明は、スイッチング素子として各種電子機器に設けられるトライアック出力、MOS出力、IGBT出力等のソリッドステートリレーに関し、特に入出力間を絶縁して信号伝達を行う回路を備えた電源機器、家電機器、インバータ制御機器等の電子機器に最適なソリッドステートリレーに関する。
従来のソリッドステートリレーは、例えば図12に示すように、光結合素子91と、光結合素子91の受光部から電気的接合されたトランジスタ、トライアック、IGBT、C-MOS等のスイッチング素子93と、出力側の保護素子としてのチップ抵抗94、チップコンデンサ95と、光結合素子91内の発光ダイオードの制限抵抗(入力側の保護素子)としてのチップ抵抗96と、が銀ペースト、高温はんだ等により金属リード92に設置され、チップ搭載部の保護、電気的絶縁、外乱光に対する光結合素子91の保護を目的として黒色遮光性樹脂97により封止されてなっている。
ここで光結合素子91は、発光素子として用いられる発光ダイオードと、受光素子として用いられるフォトダイオード、フォトトランジスタ、フォトトライアック、フォトボル等とを対向する2つのリードフレームに搭載し、半透明樹脂等により封止して光経路が形成されたものである。
なお、上記のような従来のソリッドステートリレーは、例えば特許文献1や特許文献2にも開示されている。
特開2001−127099号公報
特開平5−206504号公報
しかしながら、上記した従来の発光素子、受光素子、スイッチング素子、チップ抵抗やチップコンデンサ等の保護素子を搭載したソリッドステートリレーでは、まず、発光素子、受光素子のみをそれぞれ搭載した2つのリードフレームを対向させ、トランスファーモールド等により樹脂封止して光結合素子を作成し、その後、この光結合素子、スイッチング素子、保護素子をさらに別のリードフレーム等の基板に搭載して樹脂による封止を行うという手法がとられていた。
このような従来の手法では、樹脂封止工程および部品搭載工程が増え、集積度も低くなる。このために、コストが高くなり、またデバイスのパッケージサイズが拡大するといった問題が生じていた。
本発明は、このような事情に鑑み創作されたものであって、組立工程の簡易化、デバイスの小型化を可能としたソリッドステートリレーを提供することを目的とする。
上記課題を解決するため、本発明のソリッドステートリレーは、発光素子が発光側リードフレームに搭載され、受光素子、または受光素子と受光素子からの信号を受けて動作するスイッチング素子とが受光側リードフレームに搭載され、これら発光側と受光側のリードフレームが相対向して配設されて1パッケージに封止されてなるソリッドステートリレーにおいて、前記少なくともいずれか一方のリードフレームに、発光素子または受光素子を保護する保護素子が搭載されるとともに、発光素子と受光素子とを封止する一次モールド樹脂内に、保護素子または保護素子およびスイッチング素子が配置されることを特徴とする。
この発明によれば、発光素子、受光素子、保護素子、または発光素子、受光素子、保護素子、スイッチング素子を一次モールド樹脂で封止するので、半透明樹脂による一回のトランスファーモールドによって、光経路を作成するとともに、リードフレームに搭載した各素子を樹脂封止することができる。
したがって、従来における光結合素子の実装工程を省略することができ、樹脂封止および部品搭載工程を削減することができるので、組立工程を簡易化してコストを低減させることができる。
また、発光側と受光側の2つのリードフレームに発光素子、受光素子、スイッチング素子、および保護素子を搭載し、一次モールド樹脂でこれらの素子を封止することでソリッドステートリレーを作成するので、集積度を高めることが可能で、パッケージサイズを縮小させることができ、デバイスの小型化を図ることができる。
なお、ここで保護素子とは、例えば、スナバ回路、発光素子制限抵抗等のチップ抵抗やチップコンデンサをいう。
本発明は、上記構成のソリッドステートリレーにおいて、前記保護素子が、対向するリードフレーム、およびこのリードフレームに搭載された素子と離隔するように配置されることを特徴とする。
この発明によれば、保護素子と対向するリードフレーム、およびこのリードフレームに搭載された素子と、保護素子とが離隔されるので、上記構成のソリッドステートリレーにおいて、デバイス内部の受発光間の電気的絶縁距離を確保することができる。したがって、例えば、発光素子、および受光素子よりも厚みのある保護素子を搭載した場合であっても、デバイス内部の受発光間の電気的絶縁距離を確保することができる。
本発明は、上記構成のソリッドステートリレーにおいて、前記保護素子は、リードフレームが存在しない領域に対向して搭載されることを特徴とする。
この発明によれば、保護素子と対向する領域にはリードフレームがなく、他の素子も存在しないので、上記構成のソリッドステートリレーにおいて、デバイス内部の受発光間の電気的絶縁距離を確保することができる。
本発明は、上記構成のソリッドステートリレーにおいて、前記保護素子は、少なくともいずれか一方のリードフレームの素子搭載面の背面側に搭載されることを特徴とする。
この発明によれば、保護素子と対向するリードフレーム、およびこのリードフレームに搭載された素子と、保護素子とを離隔させることができるので、上記構成のソリッドステートリレーにおいて、デバイス内部の受発光間の電気的絶縁距離を確保することができる。
本発明は、上記構成のソリッドステートリレーにおいて、前記保護素子と対向するリードフレームが、保護素子から離隔する方向に屈曲された形状に形成されていることを特徴とする。
この発明によれば、保護素子と対向するリードフレーム、およびこのリードフレームに搭載された素子と、保護素子とを離隔させることができるので、上記構成のソリッドステートリレーにおいて、デバイス内部の受発光間の電気的絶縁距離を確保することができる。
本発明は、上記構成のソリッドステートリレーにおいて、前記少なくともいずれか一方のリードフレームには、保護素子を搭載する凹部が形成されていることを特徴とする。
この発明によれば、保護素子と対向するリードフレーム、およびこのリードフレームに搭載された素子と、保護素子とを離隔させることができるので、上記構成のソリッドステートリレーにおいて、デバイス内部の受発光間の電気的絶縁距離を確保することができる。
本発明は、上記構成のソリッドステートリレーにおいて、前記少なくともいずれか一方のリードフレームには、浮島部とこの浮島部を取り囲む外周部とが備えられ、浮島部とこの浮島部に対向する外周部に、相対向する浮島部と外周部との間隔がそれぞれ異なる複数の搭載部が設けられ、各搭載部に保護素子が架橋して搭載されることを特徴とする。
この発明によれば、相対向する浮島部と外周部との間隔が各搭載部毎に異なっているので、異なる大きさの複数の保護素子を搭載することができる。
本発明のソリッドステートリレーによれば、組立工程の簡易化とデバイスの小型化を図ることができる。
以下、本発明の実施の形態について、図面を参照して説明する。
図1、および図2には、受光側、発光側のリードフレーム2a、2bが対向した構造のソリッドステートリレー1の実施例1が示されている。
このソリッドステートリレー1は、発光素子3、保護素子5(発光素子制限抵抗チップ5a)が発光側リードフレーム2aに搭載され、受光素子4、受光素子4からの信号を受けて動作するスイッチング素子6、および保護素子5(チップ抵抗5b)が受光側リードフレーム2bに搭載され、1パッケージに封止されている。
発光側リードフレーム2aと受光側リードフレーム2bとは、相対向して配置されており、各素子3、4、5、6は、各リードフレーム2a、2bにそれぞれ搭載された後に、半透明樹脂7により一次モールド樹脂封止され、さらに黒色遮光性樹脂8によって樹脂封止されている。したがって、半透明樹脂7による一回のトランスファーモールドにより、光経路の作成と、発光素子3、受光素子4、保護素子5、スイッチング素子6の樹脂封止が可能となり、従来における光結合素子の実装の工程を省略することができる。
なお、保護素子5の配置は、上記したものに限られず、例えば、発光側リードフレーム2aに発光素子制限抵抗チップ5aのみを搭載したもの、あるいは、受光側リードフレーム2bにチップ抵抗5bのみを搭載したものであってもよい。
次に、本発明の実施例2について、図面を参照して説明する。
図3ないし図9には、本発明の第2実施例が示されている。
この実施例に係るソリッドステートリレー1は、第1実施例に係る構成のソリッドステートリレー1において、デバイス内部の受発光間の電気的絶縁距離を確保するために、保護素子5が、対向するリードフレーム2a、およびこのリードフレーム2aに搭載された素子と離隔するように配置されたものであって、例えば、以下のようなバリエーションがある。
図3に示すソリッドステートリレー1は、保護素子5が、発光側リードフレーム2aが存在していない領域に搭載されているものである。この場合、保護素子5に対向する領域には発光側リードフレーム2aが存在しないので、保護素子5を発光側リードフレーム2aおよびこのリードフレーム2aに搭載された素子から離隔させることができる。したがって、例えば発光素子3、および受光素子4よりも厚みのある保護素子5を搭載した場合であっても、デバイス内部の受発光間の電気的絶縁距離を確保することができる。
なお、保護素子5の配置およびリードフレーム2a、2bの形状は、上記したものに限られず、例えば、発光側リードフレーム2aに保護素子5を搭載し、この保護素子5に対向する領域に受光側リードフレーム2bが存在しないものであってもよい。
図4に示すソリッドステートリレー1は、保護素子5が、受光側リードフレーム2bの背面側に搭載されているものである。このソリッドステートリレー1では、保護素子5を発光側リードフレーム2aおよびこのリードフレーム2aに搭載された素子から離隔させることができる。したがって、例えば発光素子3、および受光素子4よりも厚みのある保護素子5を搭載した場合であっても、デバイス内部の受発光間の電気的絶縁距離を確保することができる。
なお、保護素子5が搭載される面は、発光側リードフレーム2aの背面側であってもよい。
図5に示すソリッドステートリレー1は、保護素子5と対向する発光側リードフレーム2aが、保護素子5から離隔する方向に屈曲された形状に形成されているものである。この場合、発光側リードフレーム2aの折り曲げ部分の深さx1に相当する距離だけ、保護素子5を発光側リードフレーム2aから離隔させることができる。したがって、例えば発光素子3、および受光素子4よりも厚みのある保護素子5を搭載した場合であっても、デバイス内部の受発光間の電気的絶縁距離を確保することができる。
なお、保護素子5の配置およびリードフレーム2a、2bの形状は、上記したものに限られず、例えば、発光側リードフレーム2aに保護素子5を搭載し、この保護素子5に対向する受光側リードフレーム2bが保護素子5から離隔する方向に屈曲された形状に形成されているものであってもよい。
図6に示すソリッドステートリレー1は、受光側リードフレーム2bに、保護素子5を搭載する凹部2cが形成されたものである。
この凹部2cは、受光側リードフレーム2bの一部が、発光側リードフレーム2aから離隔する方向に屈曲されて形成されている。凹部2cに保護素子5を搭載する結果、凹部2cの深さx2に相当する距離だけ、保護素子5を発光側リードフレーム2aから離隔させることができる。したがって、例えば発光素子3、および受光素子4よりも厚みのある保護素子5を搭載した場合であっても、デバイス内部の受発光間の電気的絶縁距離を確保することができる。
また、凹部2cは、図7および図8に示すように、保護素子5の電極部に接する部位のみ凹状に加工したものであってもよい。この場合、図9に示すように、保護素子5は、受光側リードフレーム2bに架橋するように設置される。こうすると、デバイス内部の受発光間の電気的絶縁距離を確保することができるとともに、保護素子5を搭載する際の位置決めが容易になる。
なお、保護素子5の配置およびリードフレーム2a、2bの形状は、上記したものに限られず、例えば、発光側リードフレーム2aに保護素子5を搭載する凹部2cが形成されたものであってもよい。
次に、本発明の実施例3について、図面を参照して説明する。
図10、および図11には、本発明の第3実施例が示されている。
この実施例に係るソリッドステートリレー1は、第1および第2実施例に係る構成のソリッドステートリレー1において、大きさの異なる複数の保護素子を好適に搭載することができるものである。
図10に示すソリッドステートリレー1は、受光側リードフレーム2bに、浮島部2dとこの浮島部2dを取り囲む外周部2eとが備えられ、浮島部2dと,浮島部2dに対向する外周部2eに、相対向する浮島部2dと外周部2eとの間隔がそれぞれ異なる複数の搭載部2fが設けられ、各搭載部2fに保護素子5が架橋して搭載されているものである。
このように、浮島部2dと外周部2eとの間隔が、図11に示すように各搭載部2f毎にy1,y2,y3と異なっているので、大きさの異なる複数の保護素子5を、それぞれ対応する搭載部2fに好適に搭載することができる。
本発明は、組立工程の簡易化、デバイスの小型化を図るソリッドステートリレーに活用できる。
1 ソリッドステートリレー
2a 発光側リードフレーム
2b 受光側リードフレーム
2c 凹部
2d 浮島部
2e 外周部
2f 搭載部
3 発光素子
4 受光素子
5 保護素子
6 スイッチング素子
7 トランスファーモールド樹脂
8 黒色遮光性樹脂
2a 発光側リードフレーム
2b 受光側リードフレーム
2c 凹部
2d 浮島部
2e 外周部
2f 搭載部
3 発光素子
4 受光素子
5 保護素子
6 スイッチング素子
7 トランスファーモールド樹脂
8 黒色遮光性樹脂
Claims (7)
- 発光素子が発光側リードフレームに搭載され、受光素子、または受光素子と受光素子からの信号を受けて動作するスイッチング素子とが受光側リードフレームに搭載され、これら発光側と受光側のリードフレームが相対向して配設されて1パッケージに封止されてなるソリッドステートリレーにおいて、
前記少なくともいずれか一方のリードフレームに、発光素子または受光素子を保護する保護素子が搭載されるとともに、発光素子と受光素子とを封止する一次モールド樹脂内に、保護素子または保護素子およびスイッチング素子が配置されることを特徴とするソリッドステートリレー。 - 前記保護素子が、対向するリードフレーム、およびこのリードフレームに搭載された素子と離隔するように配置されることを特徴とする請求項1記載のソリッドステートリレー。
- 前記保護素子は、リードフレームが存在しない領域に対向して搭載されることを特徴とする請求項2記載のソリッドステートリレー。
- 前記保護素子は、少なくともいずれか一方のリードフレームの素子搭載面の背面側に搭載されることを特徴とする請求項2記載のソリッドステートリレー。
- 前記保護素子と対向するリードフレームが、保護素子から離隔する方向に屈曲された形状に形成されていることを特徴とする請求項2記載のソリッドステートリレー。
- 前記少なくともいずれか一方のリードフレームには、保護素子を搭載する凹部が形成されていることを特徴とする請求項2記載のソリッドステートリレー。
- 前記少なくともいずれか一方のリードフレームには、浮島部とこの浮島部を取り囲む外周部とが備えられ、浮島部とこの浮島部に対向する外周部に、相対向する浮島部と外周部との間隔がそれぞれ異なる複数の搭載部が設けられ、各搭載部に保護素子が架橋して搭載されることを特徴とする請求項1ないし6のいずれか記載のソリッドステートリレー。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004059581A JP2005251944A (ja) | 2004-03-03 | 2004-03-03 | ソリッドステートリレー |
US11/065,439 US20050194552A1 (en) | 2004-03-03 | 2005-02-25 | Solid state relay |
CNB2005100526605A CN1333526C (zh) | 2004-03-03 | 2005-03-03 | 固态继电器 |
US11/612,162 US7256410B2 (en) | 2004-03-03 | 2006-12-18 | Solid state relay |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004059581A JP2005251944A (ja) | 2004-03-03 | 2004-03-03 | ソリッドステートリレー |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005251944A true JP2005251944A (ja) | 2005-09-15 |
Family
ID=34909166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004059581A Pending JP2005251944A (ja) | 2004-03-03 | 2004-03-03 | ソリッドステートリレー |
Country Status (3)
Country | Link |
---|---|
US (2) | US20050194552A1 (ja) |
JP (1) | JP2005251944A (ja) |
CN (1) | CN1333526C (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005251944A (ja) * | 2004-03-03 | 2005-09-15 | Sharp Corp | ソリッドステートリレー |
JP2007123314A (ja) * | 2005-10-25 | 2007-05-17 | Yazaki Corp | リレーモジュール及び電装ユニット |
US7847391B2 (en) * | 2008-07-01 | 2010-12-07 | Texas Instruments Incorporated | Manufacturing method for integrating a shunt resistor into a semiconductor package |
WO2015031069A1 (en) | 2013-08-26 | 2015-03-05 | Micropac Industries, Inc. | Power controller |
USD836073S1 (en) * | 2017-01-25 | 2018-12-18 | Shindengen Electric Manufacturing Co., Ltd. | Solid state relay |
CN111081653A (zh) * | 2019-11-25 | 2020-04-28 | 合肥速芯微电子有限责任公司 | 半导体封装结构及其制备方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5722581Y2 (ja) * | 1979-08-21 | 1982-05-17 | ||
JPS61228681A (ja) * | 1985-04-01 | 1986-10-11 | Sharp Corp | 光結合半導体装置 |
JPH05206504A (ja) | 1991-05-30 | 1993-08-13 | Matsushita Electric Works Ltd | ソリッドステートリレー |
JPH07244231A (ja) * | 1994-03-04 | 1995-09-19 | Omron Corp | 光結合装置及び半導体発光素子並びに継電器 |
JP2000068552A (ja) * | 1998-08-18 | 2000-03-03 | Sharp Corp | ヒューズ機能内蔵型光結合素子 |
JP3491744B2 (ja) | 1999-10-22 | 2004-01-26 | シャープ株式会社 | 半導体装置 |
CN2421777Y (zh) * | 2000-04-21 | 2001-02-28 | 无锡市正达机电研究所 | 固态继电器 |
JP3784671B2 (ja) * | 2001-07-23 | 2006-06-14 | シャープ株式会社 | 半導体装置の製造方法 |
JP2003124500A (ja) * | 2001-10-15 | 2003-04-25 | Sharp Corp | 光結合素子 |
JP4159431B2 (ja) * | 2002-11-15 | 2008-10-01 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP2005251944A (ja) * | 2004-03-03 | 2005-09-15 | Sharp Corp | ソリッドステートリレー |
-
2004
- 2004-03-03 JP JP2004059581A patent/JP2005251944A/ja active Pending
-
2005
- 2005-02-25 US US11/065,439 patent/US20050194552A1/en not_active Abandoned
- 2005-03-03 CN CNB2005100526605A patent/CN1333526C/zh not_active Expired - Fee Related
-
2006
- 2006-12-18 US US11/612,162 patent/US7256410B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7256410B2 (en) | 2007-08-14 |
US20070085045A1 (en) | 2007-04-19 |
CN1665136A (zh) | 2005-09-07 |
US20050194552A1 (en) | 2005-09-08 |
CN1333526C (zh) | 2007-08-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060125 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081003 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090217 |