JP3784671B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3784671B2
JP3784671B2 JP2001221456A JP2001221456A JP3784671B2 JP 3784671 B2 JP3784671 B2 JP 3784671B2 JP 2001221456 A JP2001221456 A JP 2001221456A JP 2001221456 A JP2001221456 A JP 2001221456A JP 3784671 B2 JP3784671 B2 JP 3784671B2
Authority
JP
Japan
Prior art keywords
die
wafer
chip
semiconductor
die bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001221456A
Other languages
English (en)
Other versions
JP2003037121A (ja
Inventor
享 藤原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2001221456A priority Critical patent/JP3784671B2/ja
Priority to US10/199,015 priority patent/US6790682B2/en
Publication of JP2003037121A publication Critical patent/JP2003037121A/ja
Application granted granted Critical
Publication of JP3784671B2 publication Critical patent/JP3784671B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67276Production flow monitoring, e.g. for increasing throughput
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67144Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67259Position monitoring, e.g. misposition detection or presence detection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Die Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、ウェハを構成するチップをリードフレーム等にダイボンドして製造する半導体装置の製造方法において、特に、チップのデータを管理できる半導体装置の製造方法に関する。
【0002】
【従来の技術】
図9は、従来のテスト後におけるウェハの外観図である。従来、ウェハ単位でテストされたチップは、図9に示したように、不良品にのみバッドマーク34を付けている。そして、チップをフレーム等にダイボンドする装置であるダイボンダで、不良チップ上のバッドマーク34を認識・識別して、ウェハ33における良品チップのみをフレーム等にダイボンドしている。
【0003】
この時にダイボンドする良品チップは、特性及び外観の良品である。一方、特性及び外観の不良品は、電気的なテストを行うテスタや外観テストを行うテスタ等のテスタ自動機で通常バッドマークが付けられる。また、外観の不良品は、別工程でバッドマークがハンド処理で付けられる場合もある。
【0004】
また、チップサイズは、例えば、1mm角,2mm角,3mm角,4mm角等様々あるが、バッドマークのサイズはテスタ自動機等の装置の性能上、例えば、0.5〜0.6mmφ程度であり、ハンド処理の場合はサイズにばらつきが生じる。
【0005】
【発明が解決しようとする課題】
ダイボンダで複数の種類のチップを取り扱う場合、チップの表面状態、チップに対して付けられたバッドマークのサイズ、光の反射具合等がウェハのロット毎に異なる。よって、不良チップ上のバッドマークを認識・識別するためには、ダイボンダでのチップの認識調整を行う必要があり、作業効率が良くない。また、チップの認識調整を行った後でも、ウェハの表面状態によっては、生産途中で認識エラーが発生する場合もあった。
【0006】
また、特性ランク品を製造するためには、コストの高いランク品対応のウェハを用いるか、又は、通常品のウェハを用いて、半導体装置の最終テストにてランク分けする必要があり、製造コストがアップしたり、歩留りが悪くなったりする。
【0007】
そこで、本発明は上記の問題を解決するために創作したものであり、チップにバッドマークを付けることなく、ランク品を効率良く製造できる半導体装置の製造方法を提供することを目的としたものである。
【0008】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【0009】
(1)ウェハを選別するための識別情報を、前記ウェハに設けた認識用チップに記録する識別情報記録工程と、
ウェハにおける各半導体チップの電気特性をテストするテスト工程と、
前記ウェハにおける各半導体チップのテスト結果情報、前記ウェハにおける各半導体チップの位置情報、及び前記ウェハの識別情報を、ダイボンドを行うダイボンダ、又はネットワークを介してダイボンダに接続されたコンピュータが備えた記憶手段に記録する情報記録工程と、
前記記憶手段に記録した情報を参照して、特性が所定の基準範囲である半導体チップを所定数以上有するウェハを選別して、ウェハを構成する複数の半導体チップをフレーム上にダイボンドするダイボンド工程と、
を備えたことを特徴とする。
【0010】
この構成において、ウェハに設けた認識用チップにウェハを選別するための識別情報を記録し、ウェハにおける各半導体チップの電気特性をテストして、ウェハにおける各半導体チップのテスト結果情報、ウェハにおける各半導体チップの位置情報、及びウェハの識別情報を、ダイボンドを行うダイボンダ、又はネットワークを介してダイボンダに接続されたコンピュータが備えた記憶手段に記録し、記憶手段に記録した情報を参照して、特性が所定の基準範囲である半導体チップを所定数以上有するウェハを選別して、ウェハを構成する複数の半導体チップをフレーム上にダイボンドして、半導体装置を製造する。したがって、ダイボンド工程において、チップのバッドマーク認識による良否判定を不要とし、かつ、ダイボンダのチップ認識調整を不要とすることが可能となり、効率良く半導体装置を製造することができる。また、外観検査マークを付与する必要がなく、工程が簡略化できる。さらに、無駄となるチップが所定数未満であるため、効率良くランク品を製造することが可能となる。また、ウェハの管理を容易に行うことが可能となる。
【0015】
(2)前記ダイボンド工程では、前記特性が所定の基準範囲内である半導体チップを所定数未満有するウェハは、前記所定の基準とは別の基準で選別してダイボンドすることを特徴とする。
【0016】
この構成において、特性が所定の基準範囲内である半導体チップを所定数未満有するウェハは、前記所定の基準とは別の基準で選別してダイボンド工程でダイボンドする。したがって、特性が所定の基準を満たしたウェハが所定数未満であっても、別の基準で選別して利用できるので、半導体チップや半導体チップのテストデータを有効活用できる。
【0019】
(3)前記ダイボンド工程では、前記ダイボンド工程以前に行った前記半導体チップのテストデータ及びチップ品番を参照して、特性が所定の基準範囲内のウェハを複数のランクに選別し、該ランク毎にロットが異なるフレームにダイボンドすることを特徴とする。
【0020】
この構成において、ダイボンド工程以前に行った半導体チップのテストデータ及びチップ品番を参照して、特性が所定の基準範囲内のウェハを複数のランクに選別し、ランク毎にロットが異なるフレームにダイボンド工程でダイボンドする。したがって、作業性が良く、歩留りの良い半導体装置の製造方法を提供できる。
【0021】
(4)前記ダイボンド工程では、前記特性が所定の基準範囲内のウェハを複数のランクに選別した際に、前記ランク毎にロットが異なるフレームに、同時にダイボンドすることを特徴とする。
【0022】
この構成において、特性が所定の基準範囲内のウェハを複数のランクに選別した際に、ランク毎にロットが異なるフレームに、同時にダイボンド工程でダイボンドする。したがって、チップを保管することなく、効率良く半導体装置を製造することが可能となる。
【0023】
(5)前記選別してフレームにダイボンドした半導体チップの特性又はランクのデータは、前記ダイボンド工程以後の工程で利用可能にしたことを特徴とする。
【0024】
この構成において、ダイボンド工程以後の工程で、選別してフレームにダイボンドした半導体チップの特性又はランクのデータは、利用可能である。したがって、ダイボンド工程以前の工程で行ったテストなどのデータを有効に活用することが可能となる。
【0025】
(6)前記選別して半導体チップをダイボンドしたフレームは、識別管理可能であることを特徴とする。
【0026】
この構成において、選別して半導体チップをダイボンドしたフレームは、識別して管理することができる。したがって、半導体チップをダイボンドしたフレームにおけるダイボンド工程以前の工程で行ったテストなどのデータを、識別して管理し、半導体装置の歩留りを向上させることが可能となる。
【0027】
(7)前記選別してフレームにダイボンドした半導体チップは、前記ダイボンド工程で、特性毎にランク品に分類することを特徴とする。
【0028】
この構成において、ダイボンド工程で選別してフレームにダイボンドした半導体チップは、特性毎にランク品に分類し、ダイボンド工程以後の工程で利用可能である。したがって、ダイボンド工程で特性毎にランク品に分類するので、完成品テストにおいて、半導体装置の歩留りを向上させることが可能となる。
【0029】
(8)前記選別してフレームにダイボンドした半導体チップの特性データは、最終テストデータと対比させて、前記ダイボンド工程以前の工程で行った半導体チップのテスト基準にフィードバックすることを特徴とする。
【0030】
この構成において、ダイボンド工程以前の工程で行った半導体チップのテスト基準に、選別してフレームにダイボンドした半導体チップの特性データを、最終テストデータと対比させてフィードバックする。したがって、フィードバックされたデータに基づいて、判定基準を修正したり、製造工程を見直したりすることができ、次の生産での歩留り改善を容易に行うことが可能となる。
【0031】
【発明の実施の形態】
以下、本発明の実施形態における半導体装置の製造方法の一例として、ソリッドステートリレーの製造方法について説明する。図1は、ソリッドステートリレーにおける一実施形態の概略構成を示した回路図である。ソリッドステートリレー(以下、SSRと称する。)41は、周知のように、半導体チップ(以下、チップと称する。)であるメイントライアック(チップ)42及びフォトトライアック(チップ)43、赤外発光ダイオード44、並びにスナバ回路を構成する抵抗45及びコンデンサ46を備えている。
【0032】
入力端子間には、赤外発光ダイオード44が接続される。また、出力端子間には、メイントライアック42、フォトトライアック43、並びに抵抗45及びコンデンサ46で構成されたスナバ回路が、それぞれ並列に接続される。
【0033】
SSR41の概略の製造工程は、以下の通りである。まず、メイントライアック42、フォトトライアック43、及び赤外発光ダイオード44をリードフレーム上にダイボンドする(ダイボンド工程)。続いて、Au線やAl線等を用いて、ワイヤボンディングを行う(ボンディング工程)。更に、抵抗45やコンデンサ46等の部品を搭載し、エポキシ等の樹脂で封止する(封止工程)。そして、各種のテストを行い、不良品と良品とに選別する(検査工程)。また、検査工程では、良品に対して、特定の特性項目に関するランク分けを行っている。
【0034】
ダイボンド工程において使用するチップとして、メイントライアックの場合、例えば1Aクラス〜20Aクラスのチップ等、複数種類のサイズのチップがある。また、同じ電流クラスのチップでも、トライアックの電気特性として、繰り返しピークオフ電圧、ゲートトリガ電流等によってランク分けした複数種類のランク品がある。
【0035】
従来、SSRで使用するチップは、ダイボンド工程への投入時点でのランク分けは不可能であり、上記のように完成品として最終テストする時にランク分けを行っていた。したがって、ランク品を製造するためには、歩留りを考慮して余分に製品を製造する必要があり、また、検査においてランクから外れた製品は通常品に振り分けるため、製造効率が悪かった。
【0036】
また、従来は、前記のように様々なサイズのチップを同じラインで製造する場合があり、その場合、チップサイズが異なると、チップに占めるバッドマークのサイズの比が異なるため、チップ毎に細かく認識調整をする必要があった。
【0037】
これに対して本発明では、データとして管理しているトライアックチップの品番により、例えば何Aの電流クラスのチップかが決まるので、その電流クラスのチップ用テストデータを基に良否判定を行う。そして、判定データをウェハ上の各チップ位置にあわせて関連付けて、ウェハ毎に記録手段に記録する。すなわち、ウェハの情報及びウェハを構成する各チップ位置情報とともに各チップのテストデータ及びチップの品番を記録する。
【0038】
例えば、図2に示したように行う。図2は、ウェハの位置情報とテスト情報との管理方法を説明するためのウェハ外観図である。まず、ウェハ上の各チップの位置にあわせて、各チップに番号を割り当てる。そして、この番号に関連付けてテストデータを記録手段に記録する。図2に示したウェハ33では、各チップをチップ1〜チップ32とし、NG品はチップ13,21,26であることが記録手段に記録される。
【0039】
このように、上記のデータに基づいてダイボンドを行うため、ダイボンド工程において、チップ上のバッドマーク有無の認識を行わずに、良品チップやランクチップをダイボンド作業に投入でき、作業効率を改善できる。また、ダイボンド工程以前の工程において、チップ上にバッドマークを付ける作業も、当然不要となる。
【0040】
チップのテストデータや品番を管理するための記録手段は、次のように構成する。図3は、SSRの製造装置の概略構成を示したブロック図である。図3(A)に示したように、ネットワーク51を介してテスタ61及びダイボンダ71を接続する。テスタ61は、制御部62、記憶手段である記憶部63、通信部64、及び検査部65を備えている。また、ダイボンダ71は、制御部72、記憶部73、通信部74、及びダイボンド部75を備えている。
【0041】
テスタ61の制御部62は、検査部65で収集したウェハを構成する各チップのテストデータを記憶部63に記録する。制御部62は、記憶部63に記録したテストデータを通信部64からネットワーク51を介して、ダイボンダ71の通信部74に送信する。ダイボンダ71の制御部72は、このデータを記憶部73に記録する。そして、制御部72は、ダイボンド工程においてチップをダイボンドする際に、このデータを参照して所定の基準の範囲内であるか否かを判定し、基準範囲内のウェハを選別してダイボンドを行う。
【0042】
また、SSRの製造装置は、図3(B)に示したように構成しても良い。すなわち、ネットワーク51を介してテスタ61、ダイボンダ71、及び上位コンピュータ81を接続する。テスタ61及びダイボンダ71は、図3(A)に示した構成と同様である。上位コンピュータ81は、制御部82、記録手段である記憶部83、及び通信部84を備えている。テスタ61の制御部62は、検査部65で収集したウェハを構成する各チップのテストデータを記憶部63に一旦記録するか又は直接、通信部64からネットワーク51を介して上位コンピュータ81に送信する。上位コンピュータ81の制御部82は、通信部84でこのデータを受信すると、記憶部83に記録する。そして、ダイボンダ71の制御部72は、ダイボンドを行う際に通信部74からネットワーク51を介して上位コンピュータ81に、ウェハのテストデータを送信するように要求する。上位コンピュータ81の制御部82は、この要求に従って、通信部84から記憶部83に記録したテストデータをダイボンダ71に送信する。ダイボンダ71の制御部72は、このデータを受信すると、一旦記憶部73に記録するか又は直接、このデータを参照して所定の基準範囲内であるか否かを判定し、ウェハを選別してダイボンドを行う。
【0043】
テスタ61では複数のウェハのテストを行うので、ダイボンダ71でチップを選別する場合に選別基準範囲内である半導体チップを、例えば、所定数以上有するウェハを選別してダイボンドをすることが可能となる。また、選別基準範囲内である半導体チップを、所定数未満しか有しないウェハは、別の選別基準で選別して、別のダイボンド工程でダイボンドを行うようにすると良い。これにより、効率良くダイボンドを行うことができる。
【0044】
上記のように選別を行って工程を進めた場合について、フローチャートを用いて説明する。図4は、ウェハテスト工程を説明するためのフローチャート図である。ウェハテストにおいて、選別基準範囲内である半導体チップが所定数以上有するか否かを判定する(s1)。選別基準範囲内にある半導体チップが所定数以上有する場合は、このウェハをランク品のみのダイボンド工程に使用する(s2)。そして、ダイボンドしたフレームに対しては、所定の製造工程を経た後に、ランク品の製品テスト(完成品テスト)を行う(s3)。
【0045】
一方、s1において、選別基準範囲内である半導体チップが所定数未満の場合は、このウェハは通常品のダイボンド工程に使用する(s4)。そして、所定の製造工程を経た後に、通常品の製品テスト(完成品テスト)を行う(s5)。
【0046】
上記のようにウェハを選別するためには、ウェハ上に識別マークを設けると良い。一例を図5に示す。図5は、識別マークを付けたウェハの外観図である。図5に示したように、ウェハ33上に、ウェハの製造工程でバーコード等の識別マーク35を表示させるか、又はテスト工程で、バーコード等の識別マーク35を印刷させるようにする。また、識別マークを設けずに、ウェハの特定の位置にウェハ識別用のチップを設けて、ウェハ識別データを記録すると良い。なお、認識用チップに識別データを読み書きするために、別途識別データの読み書き装置が必要である。この方法では、ウェハと特性等のデータとを対応させることができるので、例えば、チップの生産工程と、ダイボンド等の工程と、が別工場でも、間違い無く対応させることができる。
【0047】
上記のようにウェハに識別マークを付けて工程を進めた場合について、フローチャートを用いて説明する。図6は、ウェハテストを説明するためのフローチャート図である。ウェハテストにおいて、まず、ウェハが指定コードか否かを判定する(s11)。ウェハが指定コードでない場合は次のウェハを選択して(s15)、再度s11を行う。一方、ウェハが指定コードの場合は、チップの特性値が基準値内か否かを判定する(s12)。
【0048】
s12おいて、チップの特性値が基準値外である場合は、次のチップを選択して(s16)、再度s12を行う。一方、s12において、チップの特性値が基準値内である場合は、このチップをダイボンドする(s13)。そして、所定の製造工程を経た後に、ランク品の製品テスト(完成品テスト)を行う(s14)。
【0049】
また、ソリッドステートリレーでは、耐ノイズ性に優れたものを製造する場合、トライアックの感度で所定のランク品を選別する必要がある。この場合、ランク対応でウェハテストを行ったチップ等を用いるため、トライアックチップとして、歩留りが悪くなる。
【0050】
そこで、上記の実施形態と同様に、半導体チップをフレーム上にダイボンドするダイボンド工程において、チップウェハのテストデータを参照して、それを基にして、指定した所望の電流定格のチップや必要な電気特性を持ったチップ等のランクチップを選別して、各々対応させた別個のフレームに分けてダイボンドする。これに加えて、フレーム毎にランクチップをダイボンドして残ったチップは、一旦保管する。そして、必要な生産数のランクチップをダイボンドした後は、保管しているチップを別のロット用のフレームに、例えば、通常品としてダイボンドして、チップを振り分ける。これにより、更に作業性が良く、歩留りの良い半導体装置の製造方法を提供できる。
【0051】
上記のようにランクチップと残ったチップとを使用して工程を進める場合について、フローチャートを用いて説明する。図7は、ウェハテストを説明するためのフローチャートである。ウェハテストにおいてチップの特性値が基準値内か否かを判定する(s21)。チップの特性値が基準値外の場合は、チップをダイボンドしない(s24)。その後、ランク品をダイボンドして残ったチップは保管し(s25)、通常品をダイボンドする際に使用する(s26)。そして、通常品としてダイボンドしたフレームに対して、所定の製造工程を経た後に、通常品テスト(完成品テスト)を行う(s27)。
【0052】
一方、s21においてチップの特性値が基準値内である場合は、このチップをダイボンドする(s22)。そして、所定の製造工程を経た後に、ランク品の製品テスト(完成品テスト)を行う(s23)。
【0053】
また、上記の実施形態においてダイボンドする際に、ランク品をダイボンドするロットや通常品をダイボンドするロットなど複数のラインを用意しておくことで、チップウェハのテストデータやウェハダイシング時の外観データを基に、複数の指定したデータのチップを選別して、各々対応させた別個の複数のフレームに分けて、同時にダイボンドすることができる。例えば、感度ランク品のチップダイボンドしたフレームと、通常品のチップダイボンドしたフレームと、のラインを設けておくことで、2つのロットに分けることができる。また、ランク品以外の通常品のチップを保管せずに投入でき、更に作業性を改善した半導体装置の製造方法を提供できる。
【0054】
また、上記の製造工程において、特にチップウェハの電気的なテストデータ、ウェハダイシング時の外観データを基に指定したデータのチップのみを選別して、ダイボンドし、ダイボンドした装置のチップ特性又はランクを、後工程の生産ラインにも活用できるようにすることで、更に生産性を向上させることができる。例えば、チップウェハのテストデータ等を基に指定して、ゲートトリガ電流のデータのチップを選別して、識別管理可能なフレームにダイボンドを行った場合に有効である。これにより、以降の工程においてもランク識別させて製造するため、チップから装置までのトレーサビリティがとれる。
【0055】
この場合、フレーム毎にバーコードのような識別マークを付けるか、フレームを一時的に収納するマガジンで識別できるようにすると良い。
【0056】
更に、ランク識別させて製造する半導体装置において、予め、ダイボンド時に、ランク別に分類し、装置の最終テストまで行うことで、テスト時の作業効率を改善した、半導体装置の製造方法を提供できる。図8は、ウェハテストを説明するためのフローチャートである。図8に示したように、まず、チップの特性値がAランクの基準値ないか否かを判定する(s31)。チップの特性値がAランクである場合は、ダイボンドを行い(s32)、フレームにAランクの識別マークを記す(s33)。そして、所定の製造工程を経た後に、Aランク品の製品テストを行う(s34)。
【0057】
一方、s31においてチップがAランクでない場合は、次に、チップの特性値がBランク基準値内か否かを判定する(s34)。チップの特性値がBランクの場合は、ダイボンドを行い(s35)、フレームにBランクの識別マークを記す(s37)。そして、所定の製造工程を経た後に、Bランク品の製品テストを行う(s38)。また、s35において、チップの特性値がBランクでない場合は、図示しないが、更に別の基準値内か否かを判定する。
【0058】
上記の装置において、使用したチップの特性と、最終装置のテストデータを対応させ、判定データ内でも、変動が認められる、又は不良が規定値より多い場合には、データをチップ製造工程、生産工程にフィードバックするようにすると良い。そして、フィードバックされたデータに基づいて、判定基準を修正したり、製造工程を見直したりすることで、次の生産での歩留り改善を容易に行うことができる。
【0059】
なお、本発明はSSRに限るものではなく、ウェハを構成するチップをダイボンドする半導体装置のいずれにも適用可能である。
【0060】
【発明の効果】
本発明によれば、以下の効果が得られる。
【0061】
(1)ウェハにおける各半導体チップの電気特性をテストして、ウェハを選別するための識別情報を、ウェハに設けた認識用チップに記録し、ウェハにおける各半導体チップのテスト結果情報、ウェハにおける各半導体チップの位置情報、及びウェハの識別情報を、ダイボンドを行うダイボンダ、又はネットワークを介してダイボンダに接続されたコンピュータが備えた記憶手段に記録し、記憶手段に記録した情報を参照して、特性が所定の基準範囲である半導体チップを所定数以上有するウェハを選別して、ウェハを構成する複数の半導体チップをフレーム上にダイボンドして、半導体装置を製造するので、ダイボンド工程において、チップのバッドマーク認識による良否判定を不要とし、かつ、ダイボンダのチップ認識調整を不要とすることが可能となり、効率良く半導体装置を製造することができる。また、外観検査マークを付与する必要がなく、工程が簡略化できる。さらに、無駄となるチップが所定数未満であるため、効率良くランク品を製造することができる。また、ウェハの管理を容易に行うことができる。
【0064】
(2)特性が所定の基準範囲内である半導体チップを所定数未満有するウェハは、前記所定の基準とは別の基準で選別してダイボンド工程でダイボンドするため、特性が所定の基準を満たしたウェハが所定数未満であっても、別の基準で選別して利用できるので、半導体チップや半導体チップのテストデータを有効活用できる。
【0066】
(3)ダイボンド工程以前に行った半導体チップのテストデータ及びチップ品番を参照して、特性が所定の基準範囲内のウェハを複数のランクに選別し、ランク毎にロットが異なるフレームにダイボンド工程でダイボンドするため、作業性が良く、歩留りの良い半導体装置の製造方法を提供できる。
【0067】
(4)特性が所定の基準範囲内のウェハを複数のランクに選別した際に、ランク毎にロットが異なるフレームに、同時にダイボンド工程でダイボンドすることにより、チップを保管することなく、効率良く半導体装置を製造することができる。
【0068】
(5)ダイボンド工程以後の工程で、選別してフレームにダイボンドした半導体チップの特性又はランクのデータ利用可能であるため、ダイボンド工程以前の工程で行ったテストなどのデータを有効に活用することができる。
【0069】
(6)選別して半導体チップをダイボンドしたフレームは、識別して管理することができるので、半導体チップをダイボンドしたフレームにおけるダイボンド工程以前の工程で行ったテストなどのデータを識別して管理し、半導体装置の歩留りを向上させることができる。
【0070】
(7)ダイボンド工程で選別してフレームにダイボンドした半導体チップは、特性毎にランク品に分類し、ダイボンド工程以後の工程で利用可能であるため、完成品テストにおいて、半導体装置の歩留りを向上させることができる。
【0071】
(8)ダイボンド工程以前の工程で行った半導体チップのテスト基準に、選別してフレームにダイボンドした半導体チップの特性データを、最終テストデータと対比させてフィードバックすることにより、フィードバックされたデータに基づいて、判定基準を修正したり、製造工程を見直したりすることができ、次の生産での歩留り改善を容易に行うことができる。
【図面の簡単な説明】
【図1】ソリッドステートリレーにおける一実施形態の概略構成を示した回路図である。
【図2】ウェハの位置情報とテスト情報との管理方法を説明するためのウェハ外観図である。
【図3】SSRの製造装置の概略構成を示したブロック図である。
【図4】ウェハテスト工程を説明するためのフローチャート図である。
【図5】識別マークを付けたウェハの外観図である。
【図6】ウェハテストを説明するためのフローチャート図である。
【図7】ウェハテストを説明するためのフローチャートである。
【図8】ウェハテストを説明するためのフローチャートである。
【図9】従来のテスト後におけるウェハの外観図である。
【符号の説明】
51−ネットワーク
52,62,72,82−制御部
53,63,73,83−記憶部
54,64,74,84−通信部
61−テスタ
65−検査部
71−ダイボンダ
75−ダイボンド部
81−上位コンピュータ

Claims (8)

  1. ウェハにおける各半導体チップの電気特性をテストするテスト工程と、
    前記ウェハを選別するための識別情報を、前記ウェハに設けた認識用チップに記録する識別情報記録工程と、
    前記ウェハにおける各半導体チップのテスト結果情報、前記ウェハにおける各半導体チップの位置情報、及び前記ウェハの識別情報を、ダイボンドを行うダイボンダ、又はネットワークを介してダイボンダに接続されたコンピュータが備えた記憶手段に記録する情報記録工程と、
    前記記憶手段に記録した情報を参照して、特性が所定の基準範囲である半導体チップを所定数以上有するウェハを選別して、ウェハを構成する複数の半導体チップをフレーム上にダイボンドするダイボンド工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記ダイボンド工程では、前記特性が所定の基準範囲内である半導体チップを所定数未満有するウェハは、前記所定の基準とは別の基準で再度選別してダイボンドすることを特徴とする請求項に記載の半導体装置の製造方法。
  3. 前記ダイボンド工程では、前記ダイボンド工程以前に行った前記半導体チップのテストデータ及びチップ品番を参照して、特性が所定の基準範囲内のウェハを複数のランクに選別し、該ランク毎にロットが異なるフレームにダイボンドすることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記ダイボンド工程では、前記特性が所定の基準範囲内のウェハを複数のランクに選別した際に、前記ランク毎にロットが異なるフレームに、同時にダイボンドすることを特徴とする請求項に記載の半導体装置の製造方法。
  5. 前記選別してフレームにダイボンドした半導体チップの特性又はランクのデータは、前記ダイボンド工程以後の工程で利用可能にしたことを特徴とする請求項1乃至のいずれかに記載の半導体装置の製造方法。
  6. 前記選別して半導体チップをダイボンドしたフレームは、識別管理可能であることを特徴とする請求項に記載の半導体装置の製造方法。
  7. 前記選別してフレームにダイボンドした半導体チップは、前記ダイボンド工程で、特性毎にランク品に分類することを特徴とする請求項又はに記載の半導体装置の製造方法。
  8. 前記選別してフレームにダイボンドした半導体チップの特性データは、最終テストデータと対比させて、前記ダイボンド工程以前の工程で行った半導体チップのテスト基準にフィードバックすることを特徴とする請求項5乃至のいずれかに記載の半導体装置の製造方法。
JP2001221456A 2001-07-23 2001-07-23 半導体装置の製造方法 Expired - Fee Related JP3784671B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001221456A JP3784671B2 (ja) 2001-07-23 2001-07-23 半導体装置の製造方法
US10/199,015 US6790682B2 (en) 2001-07-23 2002-07-22 Die bonder for die-bonding a semiconductor chip to lead frame and method of producing a semiconductor device using the die bonder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001221456A JP3784671B2 (ja) 2001-07-23 2001-07-23 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003037121A JP2003037121A (ja) 2003-02-07
JP3784671B2 true JP3784671B2 (ja) 2006-06-14

Family

ID=19055120

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001221456A Expired - Fee Related JP3784671B2 (ja) 2001-07-23 2001-07-23 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6790682B2 (ja)
JP (1) JP3784671B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3870780B2 (ja) * 2001-12-21 2007-01-24 ヤマハ株式会社 半導体装置の製造方法
JP2005251944A (ja) * 2004-03-03 2005-09-15 Sharp Corp ソリッドステートリレー
US8999752B1 (en) * 2007-03-30 2015-04-07 Cypress Semiconductor Corporation Semiconductor packaging identifier
KR101422404B1 (ko) * 2013-04-18 2014-07-22 세메스 주식회사 다이 본딩 상태 표시 방법
JP2018134759A (ja) * 2017-02-20 2018-08-30 株式会社沖データ 半導体チップ、発光素子ヘッド、画像形成装置及び発光素子ヘッド製造システム
KR20210009843A (ko) * 2019-07-18 2021-01-27 세메스 주식회사 다이 픽업 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01227442A (ja) 1988-03-08 1989-09-11 Matsushita Electron Corp 半導体ダイボンディング方法
JPH0355855A (ja) 1989-07-24 1991-03-11 Mitsubishi Electric Corp ダイボンド方法
US5197650A (en) * 1990-09-18 1993-03-30 Sharp Kabushiki Kaisha Die bonding apparatus
US5256578A (en) * 1991-12-23 1993-10-26 Motorola, Inc. Integral semiconductor wafer map recording
JPH05308086A (ja) 1992-04-30 1993-11-19 Sharp Corp 半導体製造装置
JPH06120265A (ja) 1992-10-01 1994-04-28 Sharp Corp 半導体製造方法
SG54995A1 (en) * 1996-01-31 1998-12-21 Texas Instr Singapore Pet Ltd Method and apparatus for aligning the position of die on a wafer table
US6021380A (en) * 1996-07-09 2000-02-01 Scanis, Inc. Automatic semiconductor wafer sorter/prober with extended optical inspection
US6380000B1 (en) * 1999-10-19 2002-04-30 Texas Instruments Incorporated Automatic recovery for die bonder wafer table wafermap operations

Also Published As

Publication number Publication date
US20030024964A1 (en) 2003-02-06
JP2003037121A (ja) 2003-02-07
US6790682B2 (en) 2004-09-14

Similar Documents

Publication Publication Date Title
US7503479B2 (en) Semiconductor device and an information management system therefor
US6226394B1 (en) Non-lot based method for assembling integrated circuit devices
JP3360733B2 (ja) 連続した、非ロットベースの集積回路の製造方法
US6529793B1 (en) Method of sorting a group of integrated circuit devices for those devices requiring special testing
US5838951A (en) Wafer map conversion method
US4985988A (en) Method for assembling, testing, and packaging integrated circuits
KR101700904B1 (ko) 개별 소자의 역방향 트레이서빌리티 및 순방향 트레이서빌리티를 구비한 반도체 디바이스 및 전자 디바이스
US5726074A (en) Method and apparatus for manufacturing semiconductor device
JP3784671B2 (ja) 半導体装置の製造方法
CN108878306B (zh) 一种多工位集成电路熔丝修调测试系统及其修调方法
US6830941B1 (en) Method and apparatus for identifying individual die during failure analysis
US6177287B1 (en) Simplified inter database communication system
JP3202543B2 (ja) ダイボンディング方法及びその装置
JP3805188B2 (ja) 複合メモリモジュールおよびその選別方法
JP2004214453A (ja) 半導体素子のダイボンド方法とダイボンド装置
JPH01227442A (ja) 半導体ダイボンディング方法
JP3300264B2 (ja) 半導体チップ認識方法
KR20090088638A (ko) 와이어 본딩 공정의 리젝트 데이터 관리방법
WO2020188678A1 (ja) 半導体装置の組立システム、半導体装置の組立方法、及び半導体装置の組立プログラム
KR100257982B1 (ko) 바코드 웨이퍼 고유번호의 프레임 부착기능을 구비한 웨이퍼 마운팅 장치
JPH04306848A (ja) ダイボンディング装置
JP2002083847A (ja) 半導体装置の製造方法
JPH05218115A (ja) ダイボンディング装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040611

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060315

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100324

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100324

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110324

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120324

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120324

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130324

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130324

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140324

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees