JP2002083847A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002083847A JP2002083847A JP2000271385A JP2000271385A JP2002083847A JP 2002083847 A JP2002083847 A JP 2002083847A JP 2000271385 A JP2000271385 A JP 2000271385A JP 2000271385 A JP2000271385 A JP 2000271385A JP 2002083847 A JP2002083847 A JP 2002083847A
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Abstract
(57)【要約】
【課題】 従来の半導体装置の電気的特性の測定はウエ
ファ段階で要求するランク内の良品かそれ以外の不良品
という判定方法であり、ランク外で不良になる半導体素
子が多く、歩留まり低下の原因となったり、良品を組立
後に再度判定して当面不要な完成素子を在庫として滞留
および廃棄にするため、不要な完成素子に対する作業的
およびコスト的ロスが大きかった。 【解決手段】 本発明は、半導体素子の特性の測定、判
定工程の際に判定結果のランクを半導体素子外周の非動
作領域にランク別の位置を決めてマーキングするもの
で、ダイシングによって個々の半導体素子が分離されて
も、マーキングの位置により要求のある半導体素子のみ
を選別して組み立てることができるので、作業的および
コスト的ロスを低減し、ＭＰＣ歩留まりを大幅に向上で
きる。
ファ段階で要求するランク内の良品かそれ以外の不良品
という判定方法であり、ランク外で不良になる半導体素
子が多く、歩留まり低下の原因となったり、良品を組立
後に再度判定して当面不要な完成素子を在庫として滞留
および廃棄にするため、不要な完成素子に対する作業的
およびコスト的ロスが大きかった。 【解決手段】 本発明は、半導体素子の特性の測定、判
定工程の際に判定結果のランクを半導体素子外周の非動
作領域にランク別の位置を決めてマーキングするもの
で、ダイシングによって個々の半導体素子が分離されて
も、マーキングの位置により要求のある半導体素子のみ
を選別して組み立てることができるので、作業的および
コスト的ロスを低減し、ＭＰＣ歩留まりを大幅に向上で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にウエファの状態で半導体チップの個々の
特性ランクをチップ毎に表示することにより、組立工程
でのランク外の不良品を大幅に低減する半導体装置の製
造方法に関する。
法に関し、特にウエファの状態で半導体チップの個々の
特性ランクをチップ毎に表示することにより、組立工程
でのランク外の不良品を大幅に低減する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、パターン形
成が終了したウエファ上の半導体チップに対して、プロ
ーバーによる特性の測定を行う。組み立て工程で要求の
ある電気的特性のランクを設定してプローバーで測定
し、要求ランクのみを良品として引き渡している。この
ウエファ上の半導体チップに対する測定の方法にはマー
キング方式とアドレス方式がある。
成が終了したウエファ上の半導体チップに対して、プロ
ーバーによる特性の測定を行う。組み立て工程で要求の
ある電気的特性のランクを設定してプローバーで測定
し、要求ランクのみを良品として引き渡している。この
ウエファ上の半導体チップに対する測定の方法にはマー
キング方式とアドレス方式がある。
【０００３】図４は、マーキング方式によるウエファ１
１上に形成された半導体チップ１２のチェック工程を示
す。ウエファ１１上に形成された１個１個の半導体チッ
プ１２の電気的特性を測定し、要求されるランクを基に
良（要求ランク）、不良（ランク外）が判定される。ま
ず、ウエファ１１の位置認識がされ、プローブの針１３
がチップサイズ分だけ送られて各半導体チップ１２の電
極パットに接触する。そしてこの状態で、あらかじめプ
ログラムされている入力信号波形を入力電極パットから
入力し、出力端子から一定の信号波形が出力され、これ
をテスターが読み取り良（要求ランク）、不良（ランク
外）の判定がされる。ここで、不良（ランク外）の判定
がされた半導体チップ１２はマーキング１４され、組立
工程でこのマーキング１４を認識し不良（ランク外）な
半導体チップ１２は除かれる。
１上に形成された半導体チップ１２のチェック工程を示
す。ウエファ１１上に形成された１個１個の半導体チッ
プ１２の電気的特性を測定し、要求されるランクを基に
良（要求ランク）、不良（ランク外）が判定される。ま
ず、ウエファ１１の位置認識がされ、プローブの針１３
がチップサイズ分だけ送られて各半導体チップ１２の電
極パットに接触する。そしてこの状態で、あらかじめプ
ログラムされている入力信号波形を入力電極パットから
入力し、出力端子から一定の信号波形が出力され、これ
をテスターが読み取り良（要求ランク）、不良（ランク
外）の判定がされる。ここで、不良（ランク外）の判定
がされた半導体チップ１２はマーキング１４され、組立
工程でこのマーキング１４を認識し不良（ランク外）な
半導体チップ１２は除かれる。
【０００４】図５はチェック後のウエファ１１を示す。
ウエファ１１上の半導体チップの良、不良は電気的特性
であるｈＦＥにより判定されるが、ｈＦＥが同じランク
になるようにエミッタ拡散の熱処理を行っても、ウエフ
ァ１１のセット位置やウエファ１１の熱の伝わり方によ
り、ロット内の各ウエファ１１間やウエファ１１面内
（中央と周端部）でｈＦＥのランクにばらつきが発生
し、1枚のウエファ１１に何種類かのｈＦＥランクの半
導体チップが形成されてしまう。このためｈＦＥランク
がずれたものは不良チップ１６としてマーキングし、要
求のあるランク（良品チップ１５）を多く含むウエファ
を選別して、組立工程に引き渡す。
ウエファ１１上の半導体チップの良、不良は電気的特性
であるｈＦＥにより判定されるが、ｈＦＥが同じランク
になるようにエミッタ拡散の熱処理を行っても、ウエフ
ァ１１のセット位置やウエファ１１の熱の伝わり方によ
り、ロット内の各ウエファ１１間やウエファ１１面内
（中央と周端部）でｈＦＥのランクにばらつきが発生
し、1枚のウエファ１１に何種類かのｈＦＥランクの半
導体チップが形成されてしまう。このためｈＦＥランク
がずれたものは不良チップ１６としてマーキングし、要
求のあるランク（良品チップ１５）を多く含むウエファ
を選別して、組立工程に引き渡す。
【０００５】組立工程では、半導体チップは、ダイシン
グにより個々に分離され、ダイボンド時に認識用カメラ
がマーキング１４を認識し不良（ランク外）な半導体チ
ップ１６は除かれる。
グにより個々に分離され、ダイボンド時に認識用カメラ
がマーキング１４を認識し不良（ランク外）な半導体チ
ップ１６は除かれる。
【０００６】ここで、ウエファチェック時の要求ランク
が２つ以上の場合、組み立て工程にはウエファと各ラン
クの数量データが引き渡されるだけなので、どの半導体
チップがどの特性ランクになるのか判別できない。その
ため、パッケージされ完成した半導体素子はランク別に
出荷するために、組み立てた状態で再度良、不良判定お
よびｈＦＥ特性ランクが測定されている。
が２つ以上の場合、組み立て工程にはウエファと各ラン
クの数量データが引き渡されるだけなので、どの半導体
チップがどの特性ランクになるのか判別できない。その
ため、パッケージされ完成した半導体素子はランク別に
出荷するために、組み立てた状態で再度良、不良判定お
よびｈＦＥ特性ランクが測定されている。
【０００７】一方、アドレス方式は、マーキング方式と
同様にＭＰＣで測定し、その特性データと個々の半導体
チップ１２のウエファ１１上の位置（アドレス）を対応
させてとり、ウエファ１１と、半導体チップ１２の特性
データとアドレスが組立工程に引き渡される。組立ダイ
ボンド時には特性データをチェックして必要な半導体チ
ップ１２のみを組み立てる方法である。
同様にＭＰＣで測定し、その特性データと個々の半導体
チップ１２のウエファ１１上の位置（アドレス）を対応
させてとり、ウエファ１１と、半導体チップ１２の特性
データとアドレスが組立工程に引き渡される。組立ダイ
ボンド時には特性データをチェックして必要な半導体チ
ップ１２のみを組み立てる方法である。
【０００８】
【発明が解決しようとする課題】従来のマーキング方式
では、ｈＦＥが同じランクになるようにエミッタ拡散の
熱処理を行っても、ウエファ１１のセット位置やウエフ
ァ１１の熱の伝わり方により、ロット内の各ウエファ１
１間やウエファ１１面内（中央と周端部）でｈＦＥのラ
ンクにばらつきが発生し、1枚のウエファ１１に何種類
かのｈＦＥランクの半導体チップが形成されてしまう。
では、ｈＦＥが同じランクになるようにエミッタ拡散の
熱処理を行っても、ウエファ１１のセット位置やウエフ
ァ１１の熱の伝わり方により、ロット内の各ウエファ１
１間やウエファ１１面内（中央と周端部）でｈＦＥのラ
ンクにばらつきが発生し、1枚のウエファ１１に何種類
かのｈＦＥランクの半導体チップが形成されてしまう。
【０００９】このため組み立て工程には要求のあるラン
クの良品の半導体チップ１５を多く含むウエファ１１を
選別して引き渡し、ｈＦＥランクがずれたものは不良チ
ップ１６としてマーキングし、組み立てないようにして
いる。このｈＦＥランクずれによるウエファアウトや、
ウエファ１１内でのランク外不良により、歩留まりが低
下する大きな要因となっている。
クの良品の半導体チップ１５を多く含むウエファ１１を
選別して引き渡し、ｈＦＥランクがずれたものは不良チ
ップ１６としてマーキングし、組み立てないようにして
いる。このｈＦＥランクずれによるウエファアウトや、
ウエファ１１内でのランク外不良により、歩留まりが低
下する大きな要因となっている。
【００１０】また、要求したランクが２つ以上ある場合
にはどの半導体チップがどのランクであるかを組立後に
再度測定をしなければならず、完成品の半導体素子の状
態でランク別に振り分けて出荷されていた。つまり、当
面不要なランクの完成半導体素子は、組み立て後在庫と
して滞留し、ある期間で払い出さなければ廃棄されるこ
とになり、多くの機種数が流れる製造ラインではこの作
業的およびコスト的ロスが大きく、余分な完成半導体素
子を長期保管することは難しい問題があった。
にはどの半導体チップがどのランクであるかを組立後に
再度測定をしなければならず、完成品の半導体素子の状
態でランク別に振り分けて出荷されていた。つまり、当
面不要なランクの完成半導体素子は、組み立て後在庫と
して滞留し、ある期間で払い出さなければ廃棄されるこ
とになり、多くの機種数が流れる製造ラインではこの作
業的およびコスト的ロスが大きく、余分な完成半導体素
子を長期保管することは難しい問題があった。
【００１１】一方、アドレス方式では、ダイシング後に
テープを引き延ばすと、ＭＰＣ時のアドレスと実際の位
置がずれてしまうので、微小チップには対応できないの
が現状である。
テープを引き延ばすと、ＭＰＣ時のアドレスと実際の位
置がずれてしまうので、微小チップには対応できないの
が現状である。
【００１２】
【課題を解決するための手段】本発明は、かかる課題に
鑑みてなされ、素子形成後のウエファ上の半導体素子を
個々に測定し、複数の特性ランクを前記半導体素子外周
の非動作領域に表示することを特徴とするもので、前記
個々の半導体装置の電気的特性を良、不良をマーキング
するだけでなく、半導体チップ外周のマーキングした位
置によって特性ランクを容易に判別できるため、組立ダ
イボンド時にマーキングの位置で特性ランクを認識し、
必要なランクの半導体チップのみを組み立てることがで
きる。
鑑みてなされ、素子形成後のウエファ上の半導体素子を
個々に測定し、複数の特性ランクを前記半導体素子外周
の非動作領域に表示することを特徴とするもので、前記
個々の半導体装置の電気的特性を良、不良をマーキング
するだけでなく、半導体チップ外周のマーキングした位
置によって特性ランクを容易に判別できるため、組立ダ
イボンド時にマーキングの位置で特性ランクを認識し、
必要なランクの半導体チップのみを組み立てることがで
きる。
【００１３】これにより今までＭＰＣのランク外で不良
になっていたチップも良品として組み立て工程に引き渡
すことができるため、ｈＦＥランクずれによるウエファ
アウトやウエファ内のランク外不良を減らすことができ
るので、歩留まりが向上する。
になっていたチップも良品として組み立て工程に引き渡
すことができるため、ｈＦＥランクずれによるウエファ
アウトやウエファ内のランク外不良を減らすことができ
るので、歩留まりが向上する。
【００１４】また、組立ダイボンド工程で必要なランク
のチップのみを選択して組み立てられ、当面必要でない
ランクのチップはダイシング直後の状態で保管できる。
組み立てる前の状態で滞留し、破棄することになっても
パッケージ後の完成素子を保管・滞留または廃棄する場
合にくらべて作業的ロスとコスト的ロスを大幅に減らす
ことができる。
のチップのみを選択して組み立てられ、当面必要でない
ランクのチップはダイシング直後の状態で保管できる。
組み立てる前の状態で滞留し、破棄することになっても
パッケージ後の完成素子を保管・滞留または廃棄する場
合にくらべて作業的ロスとコスト的ロスを大幅に減らす
ことができる。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態を詳細
に説明する。
に説明する。
【００１６】本発明の半導体装置の製造方法は、ウエフ
ァに半導体素子を形成後、半導体素子を個々に測定し、
複数の特性ランクを半導体素子外周の非動作領域に表示
する工程と、各半導体素子をランク別に完成素子に組み
立てる工程とから構成される。
ァに半導体素子を形成後、半導体素子を個々に測定し、
複数の特性ランクを半導体素子外周の非動作領域に表示
する工程と、各半導体素子をランク別に完成素子に組み
立てる工程とから構成される。
【００１７】図１から図３は、本発明の特徴である、ウ
エファに半導体素子を形成後、半導体素子を個々に測定
し、複数の特性ランクを半導体素子外周の非動作領域に
表示する工程を示す。
エファに半導体素子を形成後、半導体素子を個々に測定
し、複数の特性ランクを半導体素子外周の非動作領域に
表示する工程を示す。
【００１８】図１にはＭＰＣによりるチェックの工程を
示す。ウエファ１上にパターン形成された、各半導体チ
ップ２の電極パットにプローバーの針３が接触する。そ
して、この状態で、あらかじめプログラムされている入
力信号波形を入力電極パットから入力し、出力端子から
一定の信号波形が出力され、これをテスターが読み取り
良（要求ランク）、不良（ランク外）の判定がされる。
示す。ウエファ１上にパターン形成された、各半導体チ
ップ２の電極パットにプローバーの針３が接触する。そ
して、この状態で、あらかじめプログラムされている入
力信号波形を入力電極パットから入力し、出力端子から
一定の信号波形が出力され、これをテスターが読み取り
良（要求ランク）、不良（ランク外）の判定がされる。
【００１９】半導体チップ２は、例えば、Ａランクは良
品でかつ７０≦ｈＦＥ＜１１０の半導体装置、Ｂランク
は良品でかつ１１０≦ｈＦＥ＜１８０の半導体装置４
０、Ｃランクは良品でかつ１８０≦ｈＦＥ＜２４０の半
導体装置４０、Ｄランクは良品でかつ２４０≦ｈＦＥ＜
３００の半導体装置４０、不良品の半導体装置４０との
具合に区別される。数値に重複があるのは、要求ランク
の半導体チップの数がそろわない場合にランクをずらし
て数を揃えるためである。
品でかつ７０≦ｈＦＥ＜１１０の半導体装置、Ｂランク
は良品でかつ１１０≦ｈＦＥ＜１８０の半導体装置４
０、Ｃランクは良品でかつ１８０≦ｈＦＥ＜２４０の半
導体装置４０、Ｄランクは良品でかつ２４０≦ｈＦＥ＜
３００の半導体装置４０、不良品の半導体装置４０との
具合に区別される。数値に重複があるのは、要求ランク
の半導体チップの数がそろわない場合にランクをずらし
て数を揃えるためである。
【００２０】図２にはウエファ１上の１つの半導体チッ
プ２を示す。半導体チップ２は判定された結果により外
周の非動作領域の４隅のいずれかに、Ａランク４、Ｂラ
ンク５、Ｃランク６、Ｄランク７との具合にインクマー
キングあるいはレーザーマーキングされ、不良チップは
従来通り動作領域上にマーキングされる。
プ２を示す。半導体チップ２は判定された結果により外
周の非動作領域の４隅のいずれかに、Ａランク４、Ｂラ
ンク５、Ｃランク６、Ｄランク７との具合にインクマー
キングあるいはレーザーマーキングされ、不良チップは
従来通り動作領域上にマーキングされる。
【００２１】ここで、マーキングの位置と数はこの限り
ではなく、ｈＦＥのランク分類によっては位置とマーク
の組み合わせによって、４ランク以外でも表示できる。
ではなく、ｈＦＥのランク分類によっては位置とマーク
の組み合わせによって、４ランク以外でも表示できる。
【００２２】このとき、ウエファ１周端部の半導体チッ
プ２も品質上不完全なものが多いので、強制的にマーキ
ングして、不良チップとする。
プ２も品質上不完全なものが多いので、強制的にマーキ
ングして、不良チップとする。
【００２３】図３にはマーキング後のウエファ１の例を
示す。１枚のウエファ１上にＡランク４、Ｂランク５、
Ｃランク６、不良チップ８という具合にｈＦＥランクの
異なる半導体チップ２が混在するが、ランク別の表示が
されているので選別をせずにウエファ１を組み立て工程
へ引き渡すことができ、ウエファアウトおよびランク外
不良を大幅に低減することができる。
示す。１枚のウエファ１上にＡランク４、Ｂランク５、
Ｃランク６、不良チップ８という具合にｈＦＥランクの
異なる半導体チップ２が混在するが、ランク別の表示が
されているので選別をせずにウエファ１を組み立て工程
へ引き渡すことができ、ウエファアウトおよびランク外
不良を大幅に低減することができる。
【００２４】次に本発明の第３の工程である、各半導体
素子を完成素子に組み立てる工程を示す。ダイシングに
より各半導体チップ２を分離して、ダイボンドする。こ
のときに要求のあったランクの半導体チップを半導体チ
ップ２外周のマーキング位置により選別して、ランク毎
に組み立てる。
素子を完成素子に組み立てる工程を示す。ダイシングに
より各半導体チップ２を分離して、ダイボンドする。こ
のときに要求のあったランクの半導体チップを半導体チ
ップ２外周のマーキング位置により選別して、ランク毎
に組み立てる。
【００２５】本発明では、この半導体チップ２を組み立
てる作業において、必要とする特性の半導体チップ２を
選択して組立ることができる。その結果、ｈＦＥランク
ずれによるウエファアウトがなくなり、従来測定結果の
ランク外で不良になっていた半導体チップ２も良品とし
て組み立て工程に引き渡すことができるのでＭＰＣ歩留
まりを向上させることができる。
てる作業において、必要とする特性の半導体チップ２を
選択して組立ることができる。その結果、ｈＦＥランク
ずれによるウエファアウトがなくなり、従来測定結果の
ランク外で不良になっていた半導体チップ２も良品とし
て組み立て工程に引き渡すことができるのでＭＰＣ歩留
まりを向上させることができる。
【００２６】また、要求のないランクの半導体チップ２
は組み立て前の状態で保管できるので、当面不要となる
素子を組み立てる作業的ロスと最終的に廃棄される素子
を減らすことができる。
は組み立て前の状態で保管できるので、当面不要となる
素子を組み立てる作業的ロスと最終的に廃棄される素子
を減らすことができる。
【００２７】
【発明の効果】本発明によれば、特定測定における個々
の半導体チップ２のｈＦＥランクを判別し、個々の半導
体チップ２に特性ランクを判別できる位置マークを表示
する。
の半導体チップ２のｈＦＥランクを判別し、個々の半導
体チップ２に特性ランクを判別できる位置マークを表示
する。
【００２８】これにより、第１に、ｈＦＥランクによる
ウエファ選別をせずに組み立て工程へ引き渡すことがで
き、組み立て工程では要求のある特性の半導体チップ２
だけを選択して組み立てることができる。つまり、ｈＦ
Ｅランクずれによるウエファアウトがなくなり、従来測
定結果のランク外で不良になっていた半導体チップ２も
良品として組み立てることができるのでＭＰＣ歩留まり
を向上させることができる。
ウエファ選別をせずに組み立て工程へ引き渡すことがで
き、組み立て工程では要求のある特性の半導体チップ２
だけを選択して組み立てることができる。つまり、ｈＦ
Ｅランクずれによるウエファアウトがなくなり、従来測
定結果のランク外で不良になっていた半導体チップ２も
良品として組み立てることができるのでＭＰＣ歩留まり
を向上させることができる。
【００２９】第２に、組立工程に引き渡された時点で、
半導体チップ２の特性ランクが目視できるので、当面要
求のないランクの半導体チップ２については、ダイシン
グ直後の組み立て前の状態で保管できる。つまりパッケ
ージ後の完成した半導体装置として、特性ランク別に振
り分けて在庫として滞留するあるいは廃棄する場合より
コスト的、作業的に大幅にロスを減らすことができる。
半導体チップ２の特性ランクが目視できるので、当面要
求のないランクの半導体チップ２については、ダイシン
グ直後の組み立て前の状態で保管できる。つまりパッケ
ージ後の完成した半導体装置として、特性ランク別に振
り分けて在庫として滞留するあるいは廃棄する場合より
コスト的、作業的に大幅にロスを減らすことができる。
【図１】本発明の製造方法を説明するための上面図であ
る
る
【図２】本発明の製造方法を説明するための上面図であ
る。
る。
【図３】本発明の製造方法を説明するための上面図であ
る。
る。
【図４】従来の製造方法を説明するための上面図であ
る。
る。
【図５】従来の製造方法を説明するための上面図であ
る。
る。
Claims (3)
- 【請求項１】 素子形成後のウエファ上の半導体素子を
個々に測定し、複数の特性ランクを前記半導体素子外周
の非動作領域に表示することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記半導体素子は、前記非動作領域に付
けられたマークの位置によって複数の特性ランクを判別
することを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記半導体素子は、前記マークを識別し
て特性ランク別に完成素子に組み立てられることを特徴
とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271385A JP2002083847A (ja) | 2000-09-07 | 2000-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271385A JP2002083847A (ja) | 2000-09-07 | 2000-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002083847A true JP2002083847A (ja) | 2002-03-22 |
Family
ID=18757683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000271385A Pending JP2002083847A (ja) | 2000-09-07 | 2000-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002083847A (ja) |
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2000
- 2000-09-07 JP JP2000271385A patent/JP2002083847A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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