JP3870780B2 - 半導体装置の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係わり、特に半導体装置の製造工程において、品質保証や不良解析のための製造条件や評価結果等の管理情報及びテスト情報の個別情報が記録され、読みとり可能な半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
半導体装置の製造に当たっては、その製品の品質保証や不良品解析のために、素子単位半導体チップ毎にそれぞれ個別に、製造工場、型名、ウエハー上の位置情報、ウエハーロット番号、ダイボンド装置の履歴、ダイボンド材のデータ、フレームデータ等の製造情報、特性、テスト項目とその結果等の評価情報等が、半導体装置に記録されている。
【0003】
例えば、特開2000−228341号公報においては、管理情報及びテスト情報等の個別情報を、ウエハーからダイシングされる個別の半導体チップそのものにレザー等によってパターン化されたメモリー回路により記録している。
又、特開2001−028406号公報においては、管理情報及びテスト情報等の個別情報を、半導体チップの表面を保護する保護膜と、この半導体チップをリ−ドフレームにダイボンドして封止するパッケージに前記半導体チップより転記するような態様で記録すること等が開示されている。
【0004】
しかるに、上記特開2000−228341号公報における、管理情報及びテスト情報等の個別情報を個別の半導体チップ自体のメモリ回路に記録するものにおいては、半導体チップ上に記録された情報はそのまま読み取ることが出来ず、記録されたメモリ回路と外部のアクセス装置との間で、電気的な接続が必要であった。また、情報記録のための半導体チップ面積の増加を招くという不都合があった。
【0005】
このようなことより、上記特開2001−028406号公報のように、半導体チッブの保護膜に一度記録した情報を読み取って、半導体チップを封止、収容するパッケージに記録する方法が提案されたものである。
しかしながら、この特開2001−028406号公報に開示されている半導体装置では、以下のような不都合があった。
【0006】
すなわち、半導体装置の回路形成工程等における製造情報を半導体チップの保護膜に記録すると共に、この記録を読み取ってデータベースに保存しておき、前記半導体チップを封止するパッケージに、前記データベースから読み取った製造情報や後工程で記録した評価情報を書き込んで記録するものであった。それ故、パッケージへの書き込み記録は、一度半導体チップの保護膜に書き込んだ情報を、データベースを介して読み込んだ情報を再び転記するものであり、手間を要するばかりでなく、間接的な書き込み記録となって、記録が半導体チップに書き込まれた情報と不整合となる恐れがあった。
【0007】
さらに、この先行発明では、通常黒色で粗面であるパッケージの表面に情報を記録(書き込む)するものであるので、このパッケージ表面に記録された情報の読み取りを光学的な手法によって行うことが難しく、情報の記録方法に工夫が必要であり、汎用性の点で難があった。
【0008】
【発明が解決しようとする課題】
本発明は、上記した事情に鑑みなされたものであり、半導体装置の製造工程途中における管理情報及びテスト情報等の個別情報を直接的に読み取ることが出来て、品質保証や不良品解析等のためのトレーサビリティを向上せしめると共に、しかも半導体チップの管理情報やテスト情報等の個別情報を誤り無く書き込み、且つ書き込みおよび読み取りの作業性の向上を図った半導体装置の製造方法の提供を本発明の解決すべき課題としたものである。
【0009】
【課題を解決するための手段】
かかる課題を解決するため、
請求項1にかかる発明は、ウエハーから個々の素子単位にダイサーで分割するダイシング工程で得られた個々の半導体チップをダイボンダーによりリ−ドフレーム、サポートバーまたは配線基板に接着固定するダイボンド工程において、
接着固定前に前記個々の半導体チップの前記ウエハー上の位置情報を読み取り、接着固定後に当該半導体チップの接着固定位置の前記リードフレームのアウターリード、サポートバーまたは配線基板の外表面に当該半導体チップの前記読み取った前記ウエハー上の位置情報を記録することを特徴とする半導体装置の製造方法である。
【0011】
請求項にかかる発明は、前記ウエハー上の位置情報の読み取りと前記アウターリード、前記サポートバーまたは前記配線基板に当該半導体チップの読み取った前記ウエハー上の位置情報を記録する際に、
前記ダイボンダーに組み込まれた読み取り器と記録装置によって、前記読み取りと記録をダイボンド工程と同期して行うことを特徴とする請求項記載の半導体装置の製造方法である
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を図面により説明する。
図1は、本発明の第1の実施の形態に係わる半導体装置の製造方法で製造した半導体装置のチップ構造を示す平面図である。図1(A)にウエハダイシング前のシリコンウエハ1を示している。
シリコンウエハ1の上には、リソグラフィ等を用いて半導体チップ2が、半導体チップ2a、2b、2c、…と縦横に規則的に形成されている。この半導体チップ2は半導体チップ間のダイシングライン3に沿って後工程で切断され、方形の個別の半導体チップに分割される。
【0013】
そして、シリコンウエハ1から個々の素子単位に分割された半導体チップ2a、2b、2c、…はそれぞれ、図1(B)に図示する如く、アウターリード4を配してなるリードフレーム5にダイボンド材を使用して、接着固定される。
本発明は、このような状態でリードフレーム5に接着固定される個々の半導体チップ2a、2b、2c、…の製造条件等の管理情報や特性等のテスト情報よりなる個別情報6を、これらが接着されるリードフレーム5のアウターリード4、サポートバーまたは配線基板の外表面上に記録したものである。
【0014】
特に好ましくは、この情報6は、個々の半導体チップが接着されるアウターリ−ド4に記録すると良い。なお、この場合情報6が記録されるアウターリード4は特定されたリードに限定されることなく、複数のリ−ド4、4にわたって記録すれば、多くの情報を記録することが出来る。
図2は、上記したアウターリード4に個別情報6を記録された半導体チップ2aをパッケージ7に封止して、リードフレーム5から切り出した状態の半導体装置の完成品を示すもので、リードフレーム5から切り出したアウターリード4の肩部分に上記個別情報6が記録されたものである。
【0015】
記録する個別情報6としては、例えば、・製造工場、・製造年月日、・シリコンウエハ・ロット番号、・シリコンウエハ1上の位置情報、・ダイボンド装置の履歴、・ダイボンド材のデータ等の管理情報、・チップの特性、・テスト番号、テストデータ、フレームデータ等のテスト情報が記録される。
【0016】
ここで、上記情報6のうち、例えば半導体チップ2aのシリコンウエハ1上での位置情報は、図1(A)のようにして特定される。一般に、半導体チップのパターン形成は、ウエハ1の面内における結晶軸方向の1つ示すオリエンテーション・フラット1aと、これに垂直な方向に沿って行われるので、第1座標軸をオリエンテーション・フラット1aと平行に、第2座標軸をウエハ面内でこれと垂直な方向に定め、これを用いて、図1(A)に示すように個別の半導体チップ2a、2b、2c、…のシリコンウエハ1上の位置情報が定められる。
【0017】
また、上述したその他の情報のうち・製造工場、・製造年月日、・シリコンウエハ・ロット番号、・ダイボンド装置の履歴、・ダイボンド材のデータ等の個別管理情報は、半導体チップ形成時の工程により必然的に特定され、又特性等のテスト情報等は個別の半導体チップをそれぞれテスト装置によって測定して特定される。
【0018】
なお、上記した第1の実施の形態は、アウターリード4が配されているリードフレーム5(「QFP」4側面リ−ド配置パッケージ)に半導体チップ1を接着固定する半導体装置に適用したものである。
このようなアウターリ−ド4の端子が配設されていないパッケージ、例えばQFN(4側面リードピン無配置)パッケージや、CSN(チップと同寸法)パッケージ、更にはBGA(金属バンプ端子)パッケージで形成される半導体装置では別の実施の形態で情報を記録する。これを、第2、第3の実施の形態として図3と図4を参照して説明する。
【0019】
図3は、第2の実施の形態の半導体装置の製造方法で製造した、QFNパッケージの半導体装置21を説明するもので、図3(A)は裏面図、図3(B)はA−A´の断面図である。
図3において、半導体チップ2は、その四隅部がサポートバー22で支持されて、パッケージ23に収容されている。サポートバー22の一部は少なくとも裏面に露出している。そして半導体チップ2の管理情報やテスト情報等の個別情報6は、前記サポートバー22の露出部分22a〜dに記録されている。これにより、個別の情報6はサポートバー22の露出部、すなわち裏面や側面などの、必要に応じて目視、直接確認し得る状態に外表面に記録保持されている。なお、符号24は電極パッドに配されたリードである。
【0020】
図4は、第3の実施の形態の半導体装置の製造方法で製造した、BGAパッケージの半導体装置31を説明するもので、図4(A)は裏面図、図4(B)はB−B´の断面図である。
図4において、このBGAパッケージの半導体装置31では、半導体チップ2は、裏面にプリント配線が配されている基板32の表面に固定されており、その配線基板32の裏面に外部端子となる金属バンプ33が格子状に配置されているものである。
【0021】
この場合、配線基板32に固定された半導体チップ2の管理情報やテスト情報等の個別情報6は、前記配線基板32の裏面又は側面に記録されている。これにより、個別情報6は必要に応じて目視、確認し得る状態で外部表面に記録保持されている。なお、符号34はパッケージである。
【0022】
次に、上記半導体装置の製造方法について、図5に図示する製造工程系統図を参照して説明する。
まず、多数の半導体チップ2a、2b、2c、…が形成されたシリコンウエハ1は、ダイサー61によりダイシングライン3に沿って切断されて、個別の素子単位の半導体チップ2a、2b、…割される(ダイシング工程)。
次いで、分割された個別の半導体チップ2aは、ダイボンダー62にピックアップされて、リードフレーム5上に搬送されて、リードフレーム5上の特定箇所5aに接着固定される(ダイボンド工程)。
【0023】
この間に、前記個別の半導体チップ2aをダイボンダー62でピックアップする時に、半導体チップ2aをバーコードリーダやスキャナ等の情報読み取り器63にかけて、基板やサポートバー等に記録された当該半導体チップ2aの管理情報やテスト情報等の個別情報6を読み取る。そしてこの読み取った個別情報6を記録装置64に送信し、前記ダイボンダー62が個別の半導体チップ2aをリードフレーム5の所定箇所5aに接着固定した時に、当該半導体チップ2aを接着固定したリードフレーム5の所定箇所5aに配されているアウターリード4に前記記録装置64により、前記読み取った個別情報6を記録する。
【0024】
この時、個別の半導体チップ2aの位置情報6の読み取りとリードフレーム5への記録は、前記した通りダイボンド工程と共に同期して行うので、前記読み取り器63と記録装置64は、ダイボンダー62に組み込んで、その動作をダイボンダー62の動作と関連してシーケンス動作するようにプログラムしておくと、作業効率良く行うことが出来る。
【0025】
以上は、個別の半導体チップ2aをリードフレーム5に接着固定する前記第1の実施の形態のQFP型半導体装置11の製造方法について説明したものであるが、前記図3に図示した第2の実施の形態の如き個別の半導体チップ2aをサポートバーによって固定するQFN型の半導体装置21の製造にあたっては、ダイボンド工程で半導体チップ2aをサポートバー22に固定する時に、サポートバー22に個別情報6を記録すればよい。
【0026】
さらに、図4に図示した第3の実施の形態のような個別の半導体チップ2aを配線基板32に固定するBGA型の半導体装置31の製造に当たっては、ダイボンド工程で半導体チップ2aを配線基板32に固定する時に、配線基板32の裏面や側面に個別情報6を記録すればよい。
【0027】
また、個別情報6を記録する記録方法、装置は、レーザーが使用され、その例として以下のような方法、装置によって行われる。
●固体レーザ:YAGレーザ又は半導体レーザー。
●気体レーザ:He(ヘリウム)−Ne(ネオン)、CO2(炭酸ガス)、KrFエキシマ、Arイオン、紫外線。
●液体レーザ;Dyeレーザー。
例えば、YAGレーザーにあっては、単位熱量2〜6mJ/cm2、使用波長532nm、ピークパワー0.5〜0.88Mwの条件で行える。
また、KrFエキシマレーザーにあっては、単位熱量10〜15J/cm2、使用波長248nmの条件で行える。
【0028】
さらに、記録する個別情報6に使用する記号あるいは表示等の例としては、先の例において示したもの以外に、図6に表示するような記号等が好適に使用することが出来る。
また、記録された個別情報6の記録部分の形態は、フレームリード4の表面に刻印された状態、すなわち、表面に浅く凹部が形成された状態となることが必要であり、これはリード4表面のハンダのリフローがあっても、光学的に読み取りが可能でなければならないからである。
【0029】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、個別の半導体チップのウエハー上の位置情報が、当該半導体チップが接着固定されるリードフレーム、サポートバー、又は配線基板等の外部表面に記録されているので、パッケージ等の封止容器を破壊することなく、半導体装置の情報をウエハー工程にまで遡及して迅速に確認することが出来て、不良の原因の解析等個別の情報が必要な時に迅速に対応することが出来、故障原因のトレーサビリティーを著しく向上せしめることが出来る。
【0030】
また、本発明では、個別情報が、表面が平滑で光線反射率が高い金属製のアウターリード、サポートバー等に記録されているため、個別情報の認識が光学的に容易かつ確実に行うことができ、通常の光学的検出手段を採用することができ、汎用性に富む利点がある、さらに、リード表面のハンダが後工程でリフローされても、その情報を読み取ることができる。
【0031】
また、個別の半導体チップの管理情報及びテスト情報等の個別情報の記録が、個別の半導体チップをリードフレーム、サポートバー、又は配線基板に接着固定するダイボンド工程で当該半導体チップより直接読み取って記録するので、情報の記録が整合された正確な記録されることとなって、誤りの無い個別情報を迅速に把握し得て、故障原因等の対応を適切に処理することが出来ると共に、ダイボンド工程と当該半導体チップの個別情報の読取工程−記録工程とを連携した自動化作動せしめることによって、作業効率を著しく向上せしめることが出来る。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態に係わる半導体装置の製造方法で製造した半導体装置のチップ構造を示す図面である。
【図2】 本発明の第1の実施の形態の半導体装置の製造方法で製造した半導体装置の一例を示す部分斜視図である
【図3】 本発明の第2の実施の形態の半導体装置の製造方法で製造した、QFNパッケージの半導体装置の説明図である。
【図4】 本発明の第3の実施の形態の半導体装置の製造方法で製造した、BGAパッケージの半導体装置説明図である。
【図5】 本発明の半導体装置の製造方法の一例を示す工程図である。
【図6】 本発明における個別情報の記録表示形態例を示す説明図である。
【符号の説明】
11…半導体装置、21…半導体装置、31…半導体装置、 1…シリコンウエハ、 2、2a、2b、2c…半導体チップ、 3…ダイシングライン、 4…フレームリード(アウターリード)、 5…リードフレーム、 5a…リードフレームの所定箇所、 6…個別情報、 22…サポートバー、 7、23、34…パッケージ、 24…リード、 32…配線基板、 33…金属ボール、 61…ダイサー、 62…ダイボンダー、 63…読み取り器、 64…記録装置

Claims (2)

  1. ウエハーから個々の素子単位にダイサーで分割するダイシング工程で得られた個々の半導体チップをダイボンダーによりリ−ドフレーム、サポートバーまたは配線基板に接着固定するダイボンド工程において、
    接着固定前に前記個々の半導体チップの前記ウエハー上の位置情報を読み取り、接着固定後に当該半導体チップの接着固定位置の前記リードフレームのアウターリード、サポートバーまたは配線基板の外表面に当該半導体チップの前記読み取った前記ウエハー上の位置情報を記録することを特徴とする半導体装置の製造方法。
  2. 前記ウエハー上の位置情報の読み取り、前記アウターリード、前記サポートバーまたは前記配線基板に当該半導体チップの読み取った前記ウエハー上の位置情報を記録する際に、
    前記ダイボンダーに組み込まれた読み取り器と記録装置によって、前記読み取りと記録をダイボンド工程と同期して行うことを特徴とする請求項記載の半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
US20160141187A1 (en) * 2014-11-14 2016-05-19 Infineon Technologies Ag Method of manufacturing an integrated circuit with imprint, integrated circuit with imprint, device for forming an integrated circuit with imprint and verification system for an integrated circuit with imprint
DE102019110191A1 (de) * 2019-04-17 2020-10-22 Infineon Technologies Ag Package aufweisend einen Identifizierer auf und/oder in einem Träger

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4510673A (en) * 1983-06-23 1985-04-16 International Business Machines Corporation Laser written chip identification method
US4985988A (en) * 1989-11-03 1991-01-22 Motorola, Inc. Method for assembling, testing, and packaging integrated circuits
US5197650A (en) * 1990-09-18 1993-03-30 Sharp Kabushiki Kaisha Die bonding apparatus
US5670825A (en) * 1995-09-29 1997-09-23 Intel Corporation Integrated circuit package with internally readable permanent identification of device characteristics
US5610104A (en) * 1996-05-21 1997-03-11 Cypress Semiconductor Corporation Method of providing a mark for identification on a silicon surface
US5915231A (en) * 1997-02-26 1999-06-22 Micron Technology, Inc. Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture
US5984190A (en) * 1997-05-15 1999-11-16 Micron Technology, Inc. Method and apparatus for identifying integrated circuits
JPH1126333A (ja) * 1997-06-27 1999-01-29 Oki Electric Ind Co Ltd 半導体装置及びその情報管理システム
US6121067A (en) * 1998-02-02 2000-09-19 Micron Electronics, Inc. Method for additive de-marking of packaged integrated circuits and resulting packages
US6049624A (en) * 1998-02-20 2000-04-11 Micron Technology, Inc. Non-lot based method for assembling integrated circuit devices
US6644982B1 (en) * 1998-12-04 2003-11-11 Formfactor, Inc. Method and apparatus for the transport and tracking of an electronic component
US6476499B1 (en) * 1999-02-08 2002-11-05 Rohm Co., Semiconductor chip, chip-on-chip structure device and assembling method thereof
US6337122B1 (en) * 2000-01-11 2002-01-08 Micron Technology, Inc. Stereolithographically marked semiconductors devices and methods
JP3784671B2 (ja) * 2001-07-23 2006-06-14 シャープ株式会社 半導体装置の製造方法

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