JP2000228489A - チップオンチップの半導体チップおよび半導体装置 - Google Patents
チップオンチップの半導体チップおよび半導体装置Info
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Abstract
(57)【要約】
【課題】チップオンチップ構造に組立てる半導体チップ
において、組立て時に、当該半導体チップの実装条件等
を実装装置に入力する必要があった。 【解決手段】半導体チップ５の裏面５４に、実装に必要
な実装条件、半導体チップ５の製造に関する情報、実装
時に必要なアライメント用マーク５５等の固有の情報を
予め表記した。固有の情報は、人的に読取り可能な文字
および記号ならびにバーコードで表記した。 【効果】実装時に、上記固有の情報を読取ることによ
り、実装情報を入力する手間が省ける。また、チップオ
ンチップ構造に組立てられた半導体装置を構成する各半
導体チップの種類等を、組立て後にも容易に確認するこ
とができる。
において、組立て時に、当該半導体チップの実装条件等
を実装装置に入力する必要があった。 【解決手段】半導体チップ５の裏面５４に、実装に必要
な実装条件、半導体チップ５の製造に関する情報、実装
時に必要なアライメント用マーク５５等の固有の情報を
予め表記した。固有の情報は、人的に読取り可能な文字
および記号ならびにバーコードで表記した。 【効果】実装時に、上記固有の情報を読取ることによ
り、実装情報を入力する手間が省ける。また、チップオ
ンチップ構造に組立てられた半導体装置を構成する各半
導体チップの種類等を、組立て後にも容易に確認するこ
とができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップの
表面と半導体チップの表面とを重ね合わせるように、複
数の半導体チップを２層の積層構造に接合した、いわゆ
るチップオンチップ構造のための半導体チップ、および
チップオンチップ構造の半導体装置に関する。
表面と半導体チップの表面とを重ね合わせるように、複
数の半導体チップを２層の積層構造に接合した、いわゆ
るチップオンチップ構造のための半導体チップ、および
チップオンチップ構造の半導体装置に関する。
【０００２】
【従来の技術】半導体装置において、小型化や高集積化
を目指すために、従来の２次元構造から３次元構造に向
かう提案がされている。ところが、連続した製造プロセ
スで３次元構造の半導体装置を形成しようとすると、歩
留りが悪く、困難なことが多い。
を目指すために、従来の２次元構造から３次元構造に向
かう提案がされている。ところが、連続した製造プロセ
スで３次元構造の半導体装置を形成しようとすると、歩
留りが悪く、困難なことが多い。
【０００３】そこで、本願の発明者等は、半導体チップ
の表面と半導体チップの表面とを重ね合わせるように、
複数の半導体チップを２層の積層構造に接合する、いわ
ゆるチップオンチップ構造の半導体装置の実用化を研究
してきた。
の表面と半導体チップの表面とを重ね合わせるように、
複数の半導体チップを２層の積層構造に接合する、いわ
ゆるチップオンチップ構造の半導体装置の実用化を研究
してきた。
【０００４】
【発明が解決しようとする課題】半導体チップに対して
半導体チップを重ね合わせて接合する場合、たとえば相
対的に大きな親チップの表面に相対的に小さな子チップ
を重ね合わせる場合、子チップの表面を上向きにして子
チップの裏面を親チップの表面に重ね合わせるのであれ
ば、両者のアライメントは容易に行うことができる。
半導体チップを重ね合わせて接合する場合、たとえば相
対的に大きな親チップの表面に相対的に小さな子チップ
を重ね合わせる場合、子チップの表面を上向きにして子
チップの裏面を親チップの表面に重ね合わせるのであれ
ば、両者のアライメントは容易に行うことができる。
【０００５】ところが、親チップの表面に子チップの表
面が対向するように、２つの半導体チップを重ね合わせ
ようとすると、両半導体チップのアライメントが困難で
あるという課題に遭遇する。なぜなら、半導体チップの
裏面からは半導体チップの方向や表面の電極配置等を確
認できないからである。また、チップオンチップ構造に
組立てられた半導体装置について、後日、チップオンチ
ップ構造を構成する親チップや子チップのそれぞれにつ
いて、その半導体チップの機種名や製造ロット番号等を
確認したい場合がある。たとえば、チップオンチップ構
造を構成する所定のチップに起因する出力不良が生じた
等の場合、そのチップの機種名や製造に関する情報を知
る必要がある。
面が対向するように、２つの半導体チップを重ね合わせ
ようとすると、両半導体チップのアライメントが困難で
あるという課題に遭遇する。なぜなら、半導体チップの
裏面からは半導体チップの方向や表面の電極配置等を確
認できないからである。また、チップオンチップ構造に
組立てられた半導体装置について、後日、チップオンチ
ップ構造を構成する親チップや子チップのそれぞれにつ
いて、その半導体チップの機種名や製造ロット番号等を
確認したい場合がある。たとえば、チップオンチップ構
造を構成する所定のチップに起因する出力不良が生じた
等の場合、そのチップの機種名や製造に関する情報を知
る必要がある。
【０００６】この発明は、かかる背景のもとになされた
もので、表面同士が対向するように複数の半導体チップ
を重ね合わせて接合するチップオンチップ構造を実用化
することを主たる目的とする。この発明の他の目的は、
チップオンチップ構造を実用化することのできる、チッ
プオンチップ用の半導体チップを提供することである。
もので、表面同士が対向するように複数の半導体チップ
を重ね合わせて接合するチップオンチップ構造を実用化
することを主たる目的とする。この発明の他の目的は、
チップオンチップ構造を実用化することのできる、チッ
プオンチップ用の半導体チップを提供することである。
【０００７】この発明のさらに他の目的は、チップオン
チップ構造の半導体装置を提供することである。
チップ構造の半導体装置を提供することである。
【０００８】
【課題を解決するための手段および発明の効果】請求項
１記載の発明は、表面同士が対向するように重ね合わさ
れて接合されるチップオンチップ構造の組立てに用いら
れるチップオンチップ用の半導体チップであって、前記
半導体チップの裏面には、チップオンチップ構造の組立
て時に少なくとも利用可能な当該半導体チップに固有の
情報が表記されていることを特徴とするチップオンチッ
プ用の半導体チップである。
１記載の発明は、表面同士が対向するように重ね合わさ
れて接合されるチップオンチップ構造の組立てに用いら
れるチップオンチップ用の半導体チップであって、前記
半導体チップの裏面には、チップオンチップ構造の組立
て時に少なくとも利用可能な当該半導体チップに固有の
情報が表記されていることを特徴とするチップオンチッ
プ用の半導体チップである。
【０００９】請求項２記載の発明は、複数の半導体チッ
プが、表面同士が対向するように重ね合わされて接合さ
れたチップオンチップ構造の半導体装置であって、重ね
合わされた半導体チップの少なくとも一方の半導体チッ
プの裏面には、その半導体チップに固有の情報が表記さ
れていることを特徴とするチップオンチップ構造の半導
体装置である。
プが、表面同士が対向するように重ね合わされて接合さ
れたチップオンチップ構造の半導体装置であって、重ね
合わされた半導体チップの少なくとも一方の半導体チッ
プの裏面には、その半導体チップに固有の情報が表記さ
れていることを特徴とするチップオンチップ構造の半導
体装置である。
【００１０】前記チップオンチップ構造の半導体装置
は、重ね合わされた複数個の半導体チップのすべての裏
面に、それぞれ、その半導体チップに固有の情報が表記
されていてもよい。前記固有の情報とは、当該半導体チ
ップの機種名、当該半導体チップの製造ロット番号、お
よび当該半導体チップをチップオンチップ構造に組立て
る際のアライメント用マーク、の中から選ばれる１以上
の情報を含むことが好ましい。
は、重ね合わされた複数個の半導体チップのすべての裏
面に、それぞれ、その半導体チップに固有の情報が表記
されていてもよい。前記固有の情報とは、当該半導体チ
ップの機種名、当該半導体チップの製造ロット番号、お
よび当該半導体チップをチップオンチップ構造に組立て
る際のアライメント用マーク、の中から選ばれる１以上
の情報を含むことが好ましい。
【００１１】前記固有の情報は、バーコードや２次元コ
ードによって表示されているものを含むことが好まし
い。請求項１記載のチップオンチップ用の半導体チップ
であれば、当該半導体チップをチップオンチップ構造に
組立てる時に、その半導体チップの裏面に表記された固
有の情報に基づいて半導体チップ同士を積層することが
できる。
ードによって表示されているものを含むことが好まし
い。請求項１記載のチップオンチップ用の半導体チップ
であれば、当該半導体チップをチップオンチップ構造に
組立てる時に、その半導体チップの裏面に表記された固
有の情報に基づいて半導体チップ同士を積層することが
できる。
【００１２】より具体的には、固有の情報として、当該
半導体チップの方向や電極配置等に対応したアライメン
ト用マークを設けておけば、そのアライメント用マーク
に基づいて、半導体チップをたとえばフェースダウン状
態で組合わせるべき半導体チップの表面に容易にアライ
メントすることができる。固有の情報は、人的に確認可
能な態様で表記されていてもよいし、光学的に検知可能
なＯＣＲ対応の表記や、バーコード表記等であってもよ
い。あるいは態様の異なる複数の表記が一緒に表わされ
ていてもよい。
半導体チップの方向や電極配置等に対応したアライメン
ト用マークを設けておけば、そのアライメント用マーク
に基づいて、半導体チップをたとえばフェースダウン状
態で組合わせるべき半導体チップの表面に容易にアライ
メントすることができる。固有の情報は、人的に確認可
能な態様で表記されていてもよいし、光学的に検知可能
なＯＣＲ対応の表記や、バーコード表記等であってもよ
い。あるいは態様の異なる複数の表記が一緒に表わされ
ていてもよい。
【００１３】半導体チップがチップオンチップ構造に組
立てられる際には、たとえば混在している半導体チップ
の中から適切な半導体チップを選択するために、固有の
情報が読取られたり、組立ロボットがアライメント情報
を読取る等に用いることができる。また、チップオンチ
ップ構造に組立てられた後に、組立てられた半導体チッ
プが正しく組立てられているか否かの確認を、当該所定
の情報に基づいて容易に行える。
立てられる際には、たとえば混在している半導体チップ
の中から適切な半導体チップを選択するために、固有の
情報が読取られたり、組立ロボットがアライメント情報
を読取る等に用いることができる。また、チップオンチ
ップ構造に組立てられた後に、組立てられた半導体チッ
プが正しく組立てられているか否かの確認を、当該所定
の情報に基づいて容易に行える。
【００１４】請求項２記載のチップオンチップ構造の半
導体装置によれば、各半導体チップに表記された固有の
情報を読取ることで、当該チップオンチップ構造の半導
体装置を構成する複数の半導体チップとして、予め定め
る半導体チップが使用されているか否かの確認が容易に
できる。また、固有の情報により、組立てられた態様、
たとえば半導体チップの向きや配置位置等が適切か否か
の判別もできる。
導体装置によれば、各半導体チップに表記された固有の
情報を読取ることで、当該チップオンチップ構造の半導
体装置を構成する複数の半導体チップとして、予め定め
る半導体チップが使用されているか否かの確認が容易に
できる。また、固有の情報により、組立てられた態様、
たとえば半導体チップの向きや配置位置等が適切か否か
の判別もできる。
【００１５】さらに、半導体装置がモールドされ、市場
に出回った後において、その半導体装置のチップオンチ
ップ構造を構成する各半導体チップの出所等を確認した
い場合は、モールドを剥がして半導体チップの裏面を露
出させ、その半導体チップに固有の情報を確認し、その
半導体チップの製造内容等を照合することができる。
に出回った後において、その半導体装置のチップオンチ
ップ構造を構成する各半導体チップの出所等を確認した
い場合は、モールドを剥がして半導体チップの裏面を露
出させ、その半導体チップに固有の情報を確認し、その
半導体チップの製造内容等を照合することができる。
【００１６】
【発明の実施の形態】以下には、図面を参照して、この
発明の実施形態について説明をする。図１は、この発明
の一実施形態にかかるチップオンチップ用の半導体チッ
プ５の図解的な底面図である。チップオンチップ用の半
導体チップ５は、たとえばシリコン、ＧａＡｓ、Ｇｅ等
の半導体により構成されている。半導体チップ５の裏面
５４には、この半導体チップ５の機種名（たとえば「Ｂ
Ｕ ００××」）、この半導体チップの製造ロット番号
（たとえば「Ｓ−０００１」）、上記機種名や製造ロッ
ト番号を表わすバーコード、およびアライメント用マー
ク５５が表記されている。これがこの実施形態の特徴で
ある。
発明の実施形態について説明をする。図１は、この発明
の一実施形態にかかるチップオンチップ用の半導体チッ
プ５の図解的な底面図である。チップオンチップ用の半
導体チップ５は、たとえばシリコン、ＧａＡｓ、Ｇｅ等
の半導体により構成されている。半導体チップ５の裏面
５４には、この半導体チップ５の機種名（たとえば「Ｂ
Ｕ ００××」）、この半導体チップの製造ロット番号
（たとえば「Ｓ−０００１」）、上記機種名や製造ロッ
ト番号を表わすバーコード、およびアライメント用マー
ク５５が表記されている。これがこの実施形態の特徴で
ある。
【００１７】一般に、従来の半導体チップの裏面は、鏡
面状をしており、そこには何の表記もされていない。こ
のため、かかる半導体チップを用いてチップオンチップ
構造の半導体装置を組立てようとした場合、実装する半
導体チップの種類毎に、実装装置に実装条件を人的に入
力しなければならなかった。そして実装条件の人的な入
力は、入力ミスを招くおそれがあった。
面状をしており、そこには何の表記もされていない。こ
のため、かかる半導体チップを用いてチップオンチップ
構造の半導体装置を組立てようとした場合、実装する半
導体チップの種類毎に、実装装置に実装条件を人的に入
力しなければならなかった。そして実装条件の人的な入
力は、入力ミスを招くおそれがあった。
【００１８】そこでこの実施形態では、半導体チップ５
の裏面５４に、実装に必要な実装条件、半導体チップの
製造に関する情報、実装時に必要なアライメント（位置
決め）のための情報としてのアライメント用マーク５５
等の固有の情報を予め表記した。かかる半導体チップ５
に固有の情報は、人的に読取り可能な文字および記号で
記載されていてもよいし、たとえば光学的に検出可能な
ようにバーコードその他の２次元コードで表記されてい
てもよい。また、両方の表記が併存されていてもよい。
の裏面５４に、実装に必要な実装条件、半導体チップの
製造に関する情報、実装時に必要なアライメント（位置
決め）のための情報としてのアライメント用マーク５５
等の固有の情報を予め表記した。かかる半導体チップ５
に固有の情報は、人的に読取り可能な文字および記号で
記載されていてもよいし、たとえば光学的に検出可能な
ようにバーコードその他の２次元コードで表記されてい
てもよい。また、両方の表記が併存されていてもよい。
【００１９】半導体チップ５の裏面５４に当該半導体チ
ップ５に固有の情報が表記されていると、この半導体チ
ップ５をチップオンチップ構造に組立てる際に、実装装
置の読取り部によって、裏面５４に表記された固有の情
報を読取らせることができる。これにより、従来人的に
行われていた実装条件の入力の手間が省け、また実装条
件の入力ミスも防ぐことができる。
ップ５に固有の情報が表記されていると、この半導体チ
ップ５をチップオンチップ構造に組立てる際に、実装装
置の読取り部によって、裏面５４に表記された固有の情
報を読取らせることができる。これにより、従来人的に
行われていた実装条件の入力の手間が省け、また実装条
件の入力ミスも防ぐことができる。
【００２０】また、チップオンチップ構造に組立てられ
るべき半導体チップが複数種類混在しており、それらを
順次実装装置を用いてチップオンチップ構造に組立てて
いく場合において、混在している複数種類の半導体チッ
プの区別が、上記裏面５４に表記された固有の情報に基
づいて行われる。よって、組立てるべき半導体チップを
間違う等のおそれもない。
るべき半導体チップが複数種類混在しており、それらを
順次実装装置を用いてチップオンチップ構造に組立てて
いく場合において、混在している複数種類の半導体チッ
プの区別が、上記裏面５４に表記された固有の情報に基
づいて行われる。よって、組立てるべき半導体チップを
間違う等のおそれもない。
【００２１】半導体チップ５の裏面５４に表記される固
有の情報は、たとえば、印刷により設けてもよいし、レ
ーザ加工により設けることもできる。しかしより好まし
くは、ダイシングされる前のウエハのときに、半導体チ
ップ５の表面にバンプを形成するバンプ形成工程におい
て、バンプと同じ材料で固有の情報を表記するのがよ
い。バンプ材料と同じ材料として、たとえばＡｕ、Ｐ
ｄ、Ｐｔ、Ａｇ、Ｉｒ（イリジウム）Ｎｉ、Ｃｕ等のい
ずれかを用いて、半導体チップ５の裏面５４に固有の情
報を表記するのが好ましい。バンプ材料と同じ酸化され
にくい金属材料で情報を表記すると、その情報は、チッ
プオンチップ構造として組立てられ、モールドで封入さ
れて後工程が完了し、市場に出回った後の製品になって
も、確認可能である。つまりモールド等を剥がしてみて
も、半導体チップ５の裏面５４の固有の情報を読取るこ
とができるからである。
有の情報は、たとえば、印刷により設けてもよいし、レ
ーザ加工により設けることもできる。しかしより好まし
くは、ダイシングされる前のウエハのときに、半導体チ
ップ５の表面にバンプを形成するバンプ形成工程におい
て、バンプと同じ材料で固有の情報を表記するのがよ
い。バンプ材料と同じ材料として、たとえばＡｕ、Ｐ
ｄ、Ｐｔ、Ａｇ、Ｉｒ（イリジウム）Ｎｉ、Ｃｕ等のい
ずれかを用いて、半導体チップ５の裏面５４に固有の情
報を表記するのが好ましい。バンプ材料と同じ酸化され
にくい金属材料で情報を表記すると、その情報は、チッ
プオンチップ構造として組立てられ、モールドで封入さ
れて後工程が完了し、市場に出回った後の製品になって
も、確認可能である。つまりモールド等を剥がしてみて
も、半導体チップ５の裏面５４の固有の情報を読取るこ
とができるからである。
【００２２】図２Ａ，Ｂ，Ｃは、この発明の一実施形態
にかかるチップオンチップ構造の半導体装置の図解的な
平面図、縦断面図および底面図である。図２Ｂに示すよ
うに、チップオンチップ構造の半導体装置には、２層に
積層された親チップ１および子チップ２が含まれてい
る。親チップ１および子チップ２は、いずれも、シリコ
ン、ＧａＡｓ、Ｇｅ等の半導体チップである。この実施
形態では、親チップ１および子チップ２は、共にシリコ
ンで形成されているが、かかる組合わせに限らず、親チ
ップ１をたとえばシリコン、子チップ２をたとえばＧａ
Ａｓで構成した組合わせや、その他の組合わせであって
もよい。
にかかるチップオンチップ構造の半導体装置の図解的な
平面図、縦断面図および底面図である。図２Ｂに示すよ
うに、チップオンチップ構造の半導体装置には、２層に
積層された親チップ１および子チップ２が含まれてい
る。親チップ１および子チップ２は、いずれも、シリコ
ン、ＧａＡｓ、Ｇｅ等の半導体チップである。この実施
形態では、親チップ１および子チップ２は、共にシリコ
ンで形成されているが、かかる組合わせに限らず、親チ
ップ１をたとえばシリコン、子チップ２をたとえばＧａ
Ａｓで構成した組合わせや、その他の組合わせであって
もよい。
【００２３】親チップ１と子チップ２とは、親チップ１
の表面１１と子チップ２の表面２１とが対向するように
重ね合わされて接合されている。親チップ１の表面１１
には活性領域１２が形成されており、ここに集積回路等
が作られている。同様に、子チップ２の表面２１には活
性領域２２が形成されており、ここに集積回路等が作ら
れている。重ね合わされた親チップ１と子チップ２と
は、それぞれの表面１１，１２に形成された電極１３，
２３同士がバンプによって接合されている。
の表面１１と子チップ２の表面２１とが対向するように
重ね合わされて接合されている。親チップ１の表面１１
には活性領域１２が形成されており、ここに集積回路等
が作られている。同様に、子チップ２の表面２１には活
性領域２２が形成されており、ここに集積回路等が作ら
れている。重ね合わされた親チップ１と子チップ２と
は、それぞれの表面１１，１２に形成された電極１３，
２３同士がバンプによって接合されている。
【００２４】かかるチップオンチップ構造の半導体装置
を実装するには、たとえば、親チップ１をその表面１１
が上向きになるように配置する。そして子チップ２の表
面２１を下に向けたいわゆるフェースダウン状態で、親
チップ１に対して子チップ２をアライメントする。この
とき、子チップ２の裏面２４には、図２Ａに示すよう
に、子チップ２に固有の情報が表記されており、その情
報のうちのたとえばアライメント用マーク２５に基づい
て、親チップ１に対する子チップ２のアライメントが容
易に行える。
を実装するには、たとえば、親チップ１をその表面１１
が上向きになるように配置する。そして子チップ２の表
面２１を下に向けたいわゆるフェースダウン状態で、親
チップ１に対して子チップ２をアライメントする。この
とき、子チップ２の裏面２４には、図２Ａに示すよう
に、子チップ２に固有の情報が表記されており、その情
報のうちのたとえばアライメント用マーク２５に基づい
て、親チップ１に対する子チップ２のアライメントが容
易に行える。
【００２５】図２Ａに示すように、子チップ２の裏面２
４には、アライメント用マーク２５の他に、機種名、製
造ロット番号およびそれらの情報を示すバーコードが表
記されている。同様に、親チップ１の裏面１４にも、親
チップ１の機種名、親チップ１の製造ロット番号、およ
びそれらの情報を表わすバーコードまたは２次元コード
ならびにアライメント用マーク１５が設けられている。
４には、アライメント用マーク２５の他に、機種名、製
造ロット番号およびそれらの情報を示すバーコードが表
記されている。同様に、親チップ１の裏面１４にも、親
チップ１の機種名、親チップ１の製造ロット番号、およ
びそれらの情報を表わすバーコードまたは２次元コード
ならびにアライメント用マーク１５が設けられている。
【００２６】従って、チップオンチップ構造に組立てら
れた半導体装置を構成する各半導体チップについての情
報が容易に確認できる。また、アライメント用マーク１
５，２５を利用することで、親チップ１および子チップ
２のアライメントが容易に行われ、所望の状態に正しく
組立てられたチップオンチップ構造の半導体装置が得ら
れる。
れた半導体装置を構成する各半導体チップについての情
報が容易に確認できる。また、アライメント用マーク１
５，２５を利用することで、親チップ１および子チップ
２のアライメントが容易に行われ、所望の状態に正しく
組立てられたチップオンチップ構造の半導体装置が得ら
れる。
【００２７】上述した半導体チップの裏面に表記される
固有の情報は、一例であって、説明した以外の情報であ
ってもよい。要は、半導体チップの種類や製造その他の
内容が確認できる情報であればよい。また、アライメン
ト用マークは、図示のような「Ｌ」（鉤形またはＬ形）
に限らず、「・」（点または〇印）、「＋」「−」その
他の任意の形状でよい。
固有の情報は、一例であって、説明した以外の情報であ
ってもよい。要は、半導体チップの種類や製造その他の
内容が確認できる情報であればよい。また、アライメン
ト用マークは、図示のような「Ｌ」（鉤形またはＬ形）
に限らず、「・」（点または〇印）、「＋」「−」その
他の任意の形状でよい。
【００２８】また、場合によっては、アライメント用マ
ークを省略して、たとえばバーコードをアライメントの
際の基準マークとして利用することも可能である。この
発明は、以上説明した実施形態に限定されるものではな
く、請求項記載の範囲内において種々の変更が可能であ
る。
ークを省略して、たとえばバーコードをアライメントの
際の基準マークとして利用することも可能である。この
発明は、以上説明した実施形態に限定されるものではな
く、請求項記載の範囲内において種々の変更が可能であ
る。
【図１】この発明の一実施形態にかかるチップオンチッ
プ用の半導体チップの図解的な底面図である。
プ用の半導体チップの図解的な底面図である。
【図２】Ａ，Ｂ，Ｃは、それぞれ、この発明の一実施形
態にかかるチップオンチップ構造の半導体装置の図解的
な平面図、縦断面図および底面図である。
態にかかるチップオンチップ構造の半導体装置の図解的
な平面図、縦断面図および底面図である。
１ 親チップ（半導体チップ） ２ 子チップ（半導体チップ） １４ 親チップの裏面 ２４ 子チップの裏面 １５，２５，５５ アライメント用マーク
Claims (2)
- 【請求項１】表面同士が対向するように重ね合わされて
接合されるチップオンチップ構造の組立てに用いられる
チップオンチップ用の半導体チップであって、 前記半導体チップの裏面には、チップオンチップ構造の
組立て時に少なくとも利用可能な当該半導体チップに固
有の情報が表記されていることを特徴とするチップオン
チップ用の半導体チップ。 - 【請求項２】複数の半導体チップが、表面同士が対向す
るように重ね合わされて接合されたチップオンチップ構
造の半導体装置であって、 重ね合わされた半導体チップの少なくとも一方の半導体
チップの裏面には、その半導体チップに固有の情報が表
記されていることを特徴とするチップオンチップ構造の
半導体装置。
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|---|---|---|---|
| JP3048099A JP3720998B2 (ja) | 1999-02-08 | 1999-02-08 | チップオンチップの半導体チップおよび半導体装置 |
| US09/499,579 US6476499B1 (en) | 1999-02-08 | 2000-02-07 | Semiconductor chip, chip-on-chip structure device and assembling method thereof |
| US10/211,308 US6869829B2 (en) | 1999-02-08 | 2002-08-05 | Semiconductor chip, chip-on-chip structure device, and assembling method thereof |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP3048099A JP3720998B2 (ja) | 1999-02-08 | 1999-02-08 | チップオンチップの半導体チップおよび半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3720998B2 JP3720998B2 (ja) | 2005-11-30 |
Family
ID=12305018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3048099A Expired - Lifetime JP3720998B2 (ja) | 1999-02-08 | 1999-02-08 | チップオンチップの半導体チップおよび半導体装置 |
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|---|---|
| JP (1) | JP3720998B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004081997A1 (ja) * | 2003-03-14 | 2004-09-23 | Nikon Corporation | 半導体装置製造装置および半導体装置の製造方法 |
| KR100686986B1 (ko) | 2004-03-15 | 2007-02-26 | 야마하 가부시키가이샤 | 반도체 소자 및 그 웨이퍼 레벨 칩 사이즈 패키지 |
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| JP2010010643A (ja) * | 2008-06-24 | 2010-01-14 | Samsung Electro Mech Co Ltd | アライメントマークを有する半導体チップおよびその製造方法 |
| CN111916426A (zh) * | 2019-05-08 | 2020-11-10 | 三菱电机株式会社 | 半导体装置 |
-
1999
- 1999-02-08 JP JP3048099A patent/JP3720998B2/ja not_active Expired - Lifetime
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| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
| JP2007165522A (ja) * | 2005-12-13 | 2007-06-28 | Sharp Corp | 半導体装置およびその製造方法、並びに、半導体装置の実装方法 |
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| Publication number | Publication date |
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