JP2917506B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2917506B2 JP2917506B2 JP2319672A JP31967290A JP2917506B2 JP 2917506 B2 JP2917506 B2 JP 2917506B2 JP 2319672 A JP2319672 A JP 2319672A JP 31967290 A JP31967290 A JP 31967290A JP 2917506 B2 JP2917506 B2 JP 2917506B2
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- chip
- memory
- integrated circuit
- semiconductor integrated
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリIC等の半導体集積回路装置に係
り、特に、既存のICチップを２個使用した半導体集積回
路に関するものである。
り、特に、既存のICチップを２個使用した半導体集積回
路に関するものである。
従来の多ビットメモリ、つまり×4,×8,×16,……の
メモリを開発する場合、各々のICを最初から企画をし開
発して対応していた。
メモリを開発する場合、各々のICを最初から企画をし開
発して対応していた。
すでにある×1,×４のICを、例えば×2,×８にする場
合、従来は同じICパッケージを２個並べて使用するしか
方法がなく、１個のICで使用するようにするためには、
ICのチップ自身から改良しなければならず、開発期間お
よび開発費用がかかり、市場にタイムリに出せないとい
う問題点があった。
合、従来は同じICパッケージを２個並べて使用するしか
方法がなく、１個のICで使用するようにするためには、
ICのチップ自身から改良しなければならず、開発期間お
よび開発費用がかかり、市場にタイムリに出せないとい
う問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、例えば、多ビットメモリICとして、新規
に複合ビット対応のメモリICを開発することなく、１パ
ッケージICにて構成できる半導体集積回路装置を得るこ
とを目的とする。
されたもので、例えば、多ビットメモリICとして、新規
に複合ビット対応のメモリICを開発することなく、１パ
ッケージICにて構成できる半導体集積回路装置を得るこ
とを目的とする。
第１の発明に係る半導体集積回路装置は、２個のメモ
リICチップのうち、一方のメモリICチップを反転マスク
にて製造し、このメモリICチップを反転されたフレーム
に載置し、このフレームと正規のメモリICチップが載置
されたフレームとを接合剤にて背中合わせに張り合わ
せ、かつデータの入出力ピンはフレームにて位置をずら
し、他のピンは重ね合わさるように接合したものであ
る。第２の発明に係る半導体集積回路装置は、表面に正
規のマスクを用いて集積回路が形成されるとともに、複
数のパッドが形成される第１のICチップと、表面に正規
のマスクに対して反転の関係にある反転マスクを用いて
集積回路が形成されるとともに、複数のパッドが形成さ
れ、第１のICチップの裏面に裏面が装着され、かつ、デ
ータの入出力ピンは第１のICチップのデータの入出力ピ
ンを位置がずれており、他のピンは重ね合わさる位置に
ある第２のICチップと、これら第１および第２のICチッ
プを封入するモールドとを設けたものである。
リICチップのうち、一方のメモリICチップを反転マスク
にて製造し、このメモリICチップを反転されたフレーム
に載置し、このフレームと正規のメモリICチップが載置
されたフレームとを接合剤にて背中合わせに張り合わ
せ、かつデータの入出力ピンはフレームにて位置をずら
し、他のピンは重ね合わさるように接合したものであ
る。第２の発明に係る半導体集積回路装置は、表面に正
規のマスクを用いて集積回路が形成されるとともに、複
数のパッドが形成される第１のICチップと、表面に正規
のマスクに対して反転の関係にある反転マスクを用いて
集積回路が形成されるとともに、複数のパッドが形成さ
れ、第１のICチップの裏面に裏面が装着され、かつ、デ
ータの入出力ピンは第１のICチップのデータの入出力ピ
ンを位置がずれており、他のピンは重ね合わさる位置に
ある第２のICチップと、これら第１および第２のICチッ
プを封入するモールドとを設けたものである。
第１の発明においては、２個のメモリICチップを使用
し、一方のメモリICチップは通常使用しているマスクの
反転マスクを使用して製造したメモリICチップを使用
し、かつ外部ピンの考慮されたフレームを使用し、チッ
プの載置されていない面を接着剤で張り合わせるので、
既存のメモリICチップにて容易に多ビットメモリICチッ
プを構成することができる。第２の発明にあっては、第
１のICチップとして既存のチップをそのまま使用でき、
かつ、第２のICチップとしても、正規のマスクに対して
反転の関係にある反転マスクを用いて集積回路を形成し
たものであり、既存のチップと同様に製造でき、開発期
間、開発費用を削減した上で複合チップを１パッケージ
ICとして得られる。
し、一方のメモリICチップは通常使用しているマスクの
反転マスクを使用して製造したメモリICチップを使用
し、かつ外部ピンの考慮されたフレームを使用し、チッ
プの載置されていない面を接着剤で張り合わせるので、
既存のメモリICチップにて容易に多ビットメモリICチッ
プを構成することができる。第２の発明にあっては、第
１のICチップとして既存のチップをそのまま使用でき、
かつ、第２のICチップとしても、正規のマスクに対して
反転の関係にある反転マスクを用いて集積回路を形成し
たものであり、既存のチップと同様に製造でき、開発期
間、開発費用を削減した上で複合チップを１パッケージ
ICとして得られる。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明の一実施例を示す多ビットメモリIC
の斜視図であり、この図においては、１はこの発明によ
るメモリICチップで、２は多ビットメモリICである。ま
た、5A,7Aは入出力ピンを示す。
の斜視図であり、この図においては、１はこの発明によ
るメモリICチップで、２は多ビットメモリICである。ま
た、5A,7Aは入出力ピンを示す。
第２図（ａ），（ｂ）は、第１図のメモリICチップ１
を製造するためのマスクイメージ図で、第２図（ａ）は
正規のメモリIC用のマスクを示し、第２図（ｂ）は、第
２図（ａ）の反転マスクを示す図である。
を製造するためのマスクイメージ図で、第２図（ａ）は
正規のメモリIC用のマスクを示し、第２図（ｂ）は、第
２図（ａ）の反転マスクを示す図である。
第３図，第４図は、第２図のマスクを使用して製造し
たメモリICチップ5,7をそれぞれフレーム6,8に載置して
ワイヤボンディングをした例を示し、さらに、第５図
は、第３図，第４図のフレーム6,8をメモリICチップの
載置されていない面を張り合わせる前の位置関係を示す
斜視図、第６図は２つのメモリICチップを背中合わせに
張り合わせた状態を示す側面図で、第１図のメモリICチ
ップ１となる。
たメモリICチップ5,7をそれぞれフレーム6,8に載置して
ワイヤボンディングをした例を示し、さらに、第５図
は、第３図，第４図のフレーム6,8をメモリICチップの
載置されていない面を張り合わせる前の位置関係を示す
斜視図、第６図は２つのメモリICチップを背中合わせに
張り合わせた状態を示す側面図で、第１図のメモリICチ
ップ１となる。
次に、形成方法について説明する。
第２図（ａ）に示すメモリIC用のマスク３の反転マス
ク４を第２図（ｂ）のように作成し、これらのマスク3,
4を使用して出来たメモリICチップ5,7を第３図，第４図
のごとく、ダイボンドおよびワイヤボンドを行う。この
時、フレーム6,8はメモリICチップ5,7のデータ入出力ピ
ン5A,7A以外のVDD,VSS，アドレスの各ピン等は、上記マ
スク同様反転の位置関係にしておき、データの入出力ピ
ン5A,7Aについては反転させ、さらに、第３図，第４図
のフレーム6,8のごとく入出力ピン5A,7Aは重ならないよ
うに位置を外部ピン仕様のピッチになるようにずらして
おき、さらに、一方のフレームのアドレス，VDD,VSSの
各ピンのリード10は短くしておく。この状態を第５図に
示す。その後、第３図，第４図で出来上がったメモリIC
チップ5,7の載置されたフレーム6,8のメモリICチップ5,
7の載置されていない面を第６図のごとく、接着剤11に
て張り合わせる。この時、VDD,VSS，アドレスの各ピン
は裏表で重なり合い、データの入出力ピン5A,7Aの関係
は重ならず、ずれることになる。さらに、プラスチック
モールドで封入し、第１図のごとく多ビットメモリIC2
が完成する。このことにより、例えば×1,×4,×8,……
のメモリICが×2,×8,×16,……のメモリICになった
り、組合せによっては×5,×9,……等にもなる。
ク４を第２図（ｂ）のように作成し、これらのマスク3,
4を使用して出来たメモリICチップ5,7を第３図，第４図
のごとく、ダイボンドおよびワイヤボンドを行う。この
時、フレーム6,8はメモリICチップ5,7のデータ入出力ピ
ン5A,7A以外のVDD,VSS，アドレスの各ピン等は、上記マ
スク同様反転の位置関係にしておき、データの入出力ピ
ン5A,7Aについては反転させ、さらに、第３図，第４図
のフレーム6,8のごとく入出力ピン5A,7Aは重ならないよ
うに位置を外部ピン仕様のピッチになるようにずらして
おき、さらに、一方のフレームのアドレス，VDD,VSSの
各ピンのリード10は短くしておく。この状態を第５図に
示す。その後、第３図，第４図で出来上がったメモリIC
チップ5,7の載置されたフレーム6,8のメモリICチップ5,
7の載置されていない面を第６図のごとく、接着剤11に
て張り合わせる。この時、VDD,VSS，アドレスの各ピン
は裏表で重なり合い、データの入出力ピン5A,7Aの関係
は重ならず、ずれることになる。さらに、プラスチック
モールドで封入し、第１図のごとく多ビットメモリIC2
が完成する。このことにより、例えば×1,×4,×8,……
のメモリICが×2,×8,×16,……のメモリICになった
り、組合せによっては×5,×9,……等にもなる。
なお、上記実施例ではDRAMを想定して述べたが、メモ
リICすべてにこの方法が適用されることはいうまでもな
い。
リICすべてにこの方法が適用されることはいうまでもな
い。
以上説明したように、第１の発明は、２個のメモリIC
チップのうち、一方のメモリICチップを反転マスクにて
製造し、このメモリICチップを反転されたフレームに載
置し、このフレームと正規のメモリICチップが載置され
たフレームとを接合剤にて背中合わせに張り合わせ、か
つデータの入出力ピンはフレームにて位置をずらし、他
のピンは重ね合わさるように接合したので、多ビットメ
モリが容易に、しかも短期に、かつ安価に構成できる効
果がある。また、第２の発明は、表面に正規のマスクを
用いて集積回路が形成されるとともに、複数のパッドが
形成される第１のICチップと、表面に正規のマスクに対
して反転の関係にある反転マスクを用いて集積回路が形
成されるとともに、複数のパツドが形成され、第１の王
Ｃチップの裏面に裏面が装着され、かつ、データの入出
力ピンは第１のICチップのデータの入出力ピンと位置が
ずれており、他のピンは重ね合わさる位置にある第２の
ICチップと、これら第１および第２のICチップを封入す
るモールドとを設けたものとしたので、第１のICチップ
として既存のチップをそのまま使用でき、かつ、第２の
ICチップとしても、既存のチップと同様に製造でき、開
発期間、開発費用を削減した上で複合チップを１パッケ
ージICとして得られるという効果がある。
チップのうち、一方のメモリICチップを反転マスクにて
製造し、このメモリICチップを反転されたフレームに載
置し、このフレームと正規のメモリICチップが載置され
たフレームとを接合剤にて背中合わせに張り合わせ、か
つデータの入出力ピンはフレームにて位置をずらし、他
のピンは重ね合わさるように接合したので、多ビットメ
モリが容易に、しかも短期に、かつ安価に構成できる効
果がある。また、第２の発明は、表面に正規のマスクを
用いて集積回路が形成されるとともに、複数のパッドが
形成される第１のICチップと、表面に正規のマスクに対
して反転の関係にある反転マスクを用いて集積回路が形
成されるとともに、複数のパツドが形成され、第１の王
Ｃチップの裏面に裏面が装着され、かつ、データの入出
力ピンは第１のICチップのデータの入出力ピンと位置が
ずれており、他のピンは重ね合わさる位置にある第２の
ICチップと、これら第１および第２のICチップを封入す
るモールドとを設けたものとしたので、第１のICチップ
として既存のチップをそのまま使用でき、かつ、第２の
ICチップとしても、既存のチップと同様に製造でき、開
発期間、開発費用を削減した上で複合チップを１パッケ
ージICとして得られるという効果がある。
第１図はこの発明の一実施例を示す多ビットメモリICの
斜視図、第２図はこの発明のマスクイメージ図、第３
図，第４図は張り合わされるメモリICチップの斜視図、
第５図は張り合わされるメモリICチップの位置関係を示
す斜視図、第６図は２種類のフレームを張り合わせた状
態の側面図である。 図において、１はメモリICチップ、２は多ビットメモリ
IC、３はマスク、４は反転マスク、5,7はメモリICチッ
プ、6,8はフレーム、11は接着剤である。 なお、各図中の同一符号は同一または相当部分を示す。
斜視図、第２図はこの発明のマスクイメージ図、第３
図，第４図は張り合わされるメモリICチップの斜視図、
第５図は張り合わされるメモリICチップの位置関係を示
す斜視図、第６図は２種類のフレームを張り合わせた状
態の側面図である。 図において、１はメモリICチップ、２は多ビットメモリ
IC、３はマスク、４は反転マスク、5,7はメモリICチッ
プ、6,8はフレーム、11は接着剤である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】２個のメモリICチップのうち、一方のメモ
リICチップを反転マスクにて製造し、このメモリICチッ
プを反転されたフレームに載置し、このフレームと正規
のメモリICチップが載置されたフレームとを接合剤にて
背中合せに張り合わせ、かつデータの入出カピンは前記
フレームにて位置をずらし、他のピンは重ね合わさるよ
うに接合したことを特徴とする半導体集積回路装置。 - 【請求項２】表面に正規のマスクを用いて集積回路が形
成されるとともに、複数のパッドが形成される第１のIC
チップ、 表面に正規のマスクに対して反転の関係にある反転マス
クを用いて集積回路が形成されるとともに、複数のパッ
ドが形成され、前記第１のICチップの裏面に裏面が装着
され、かつ、データの入出力ピンは第１のICチップのデ
ータの入出力ピンと位置がずれており、他のピンは重ね
合わさる位置にある第２のICチップ、 これら第１および第２のICチップを封入するモールドを
備えた半導体集積回路装置。 - 【請求項３】前記第１のICチップの複数のパツドに対し
て設けられ、それぞれが対応のパッドに一端が対向し、
ワイヤにて電気的に接続されるとともに、他端が前記モ
ールドから突出して配置される複数のリード端子からな
る第１のリード端子群と、 前記第２のICチップの複数のパッドに対して設けられ、
それぞれが対応のパッドに一端が対向し、ワイヤにて電
気的に接続されるとともに、他端が前記モールドから突
出して配置される複数のリード端子からなる第２のリー
ド端子群とをさらに備えた請求項２に記載の半導体集積
回路装置。 - 【請求項４】前記第１のICチップは所望のメモリ容量を
有するメモリICチップであり、前記第２のメモリICチツ
プは所望のメモリ容量を有するメモリICチップであるこ
とを特徴とする請求項２または３に記載の半導体集積回
路装置。 - 【請求項５】前記第１のメモリICチップと前記第２のメ
モリICチップとはメモリ容量が同じメモリICチップであ
ることを特徴とする請求項４に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319672A JP2917506B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319672A JP2917506B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186759A JPH04186759A (ja) | 1992-07-03 |
| JP2917506B2 true JP2917506B2 (ja) | 1999-07-12 |
Family
ID=18112907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2319672A Expired - Fee Related JP2917506B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917506B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5556808A (en) * | 1994-06-30 | 1996-09-17 | Motorola Inc. | Method for aligning a semiconductor device |
-
1990
- 1990-11-20 JP JP2319672A patent/JP2917506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04186759A (ja) | 1992-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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