JP2509950B2 - テ―プキャリア - Google Patents
テ―プキャリアInfo
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- lead
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、テスティングが可能なテープキャリアの利
点と高密度実装が可能なチップ・オン・ボードの利点と
を活かした半導体実装技術に関する。
点と高密度実装が可能なチップ・オン・ボードの利点と
を活かした半導体実装技術に関する。
周知のように、プリント基板等の配線基板に、半導体
素子を直接接合する多機能パッケージ技術は、COB（チ
ップ・オン・ボード）と称されている。
素子を直接接合する多機能パッケージ技術は、COB（チ
ップ・オン・ボード）と称されている。
このCOB技術では、半導体素子を配線基板に直接接合
する形態をとっているために、高密度実装が可能である
という利点がある。
する形態をとっているために、高密度実装が可能である
という利点がある。
しかし、一方で、このCOBで使用する半導体素子（チ
ップ）は、そのエージング，選別などのテスティングが
不便なため、その特性を充分に保証し難いという難点が
ある。
ップ）は、そのエージング，選別などのテスティングが
不便なため、その特性を充分に保証し難いという難点が
ある。
その為、一旦、チップを接合後にチップに特性不良な
どがあることにより、COBの歩留を低下させている。
どがあることにより、COBの歩留を低下させている。
一方、半導体素子の組込技術の一つに、テープキャリ
ア方式がある。この方式は、フイルムキャリアあるいは
TAB（Tape Automated Bonding）方式などとも称されて
いる。この方式は、長尺のスプロケットホール（パーフ
ォレーションホール）付きの樹脂製テープに半導体素子
を連続的に組込んでいく方法で、当該テープキャリア
は、半導体素子（チップ）の電極配置に合せたリードパ
ターンが、スプロケットホールとデバイスホールを持つ
樹脂フイルム上に形成されたもので、例えば、接着剤付
きポリイミドフイルムを適宜幅にスリットし、それに送
り用のスプロケットホールとチップを組込みするための
デバイスホールとをパンチングし、銅箔をラミネート
し、ホトレジスト技術，エッチング技術を用いて所望の
リードパターンを形成する工程を経て製せられる。
ア方式がある。この方式は、フイルムキャリアあるいは
TAB（Tape Automated Bonding）方式などとも称されて
いる。この方式は、長尺のスプロケットホール（パーフ
ォレーションホール）付きの樹脂製テープに半導体素子
を連続的に組込んでいく方法で、当該テープキャリア
は、半導体素子（チップ）の電極配置に合せたリードパ
ターンが、スプロケットホールとデバイスホールを持つ
樹脂フイルム上に形成されたもので、例えば、接着剤付
きポリイミドフイルムを適宜幅にスリットし、それに送
り用のスプロケットホールとチップを組込みするための
デバイスホールとをパンチングし、銅箔をラミネート
し、ホトレジスト技術，エッチング技術を用いて所望の
リードパターンを形成する工程を経て製せられる。
このTABには、上記リードパターンの端部と接続した
測定用端子が備えられ、組込みされたチップの特性を測
定することができる。
測定用端子が備えられ、組込みされたチップの特性を測
定することができる。
しかし、このTABでは、測定用端子からデバイスホー
ル内に延びた比較的長いリードパターンにより、配線基
板に実装するので、COBによる実装面積に比してその実
装面積が比較的大とならざるを得ない。
ル内に延びた比較的長いリードパターンにより、配線基
板に実装するので、COBによる実装面積に比してその実
装面積が比較的大とならざるを得ない。
なお、COBについて述べた文献の例としては、工業調
査会発行「IC化実装技術」1980年１月15日発行p144〜14
6があげられ、また、テープキャリアについて述べた文
献の例としては、マックグロウヒルブックカンパニージ
ャパン（McGraw-Hill Book Company Japan）社刊1983年
コピーライト「VLSI TECNOLOGY」p558があげられる。
査会発行「IC化実装技術」1980年１月15日発行p144〜14
6があげられ、また、テープキャリアについて述べた文
献の例としては、マックグロウヒルブックカンパニージ
ャパン（McGraw-Hill Book Company Japan）社刊1983年
コピーライト「VLSI TECNOLOGY」p558があげられる。
本発明はテープキャリアの利点およびCOBの利点を活
かしつつ、また、それらの不利な点を解消することので
きる技術を提供することを目的とする。
かしつつ、また、それらの不利な点を解消することので
きる技術を提供することを目的とする。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
本発明では、テープキャリアにおいて、そのリードパ
ターンの先端部側に切込みを設けたものを構成してお
き、チップを組込み後に、その測定用端子を用いて当該
チップの特性を測定し、次いで上記切込み箇所において
リードパターンを切断後に、切断されたリード片をもつ
チップを当該テープキャリアから分離するようにする。
ターンの先端部側に切込みを設けたものを構成してお
き、チップを組込み後に、その測定用端子を用いて当該
チップの特性を測定し、次いで上記切込み箇所において
リードパターンを切断後に、切断されたリード片をもつ
チップを当該テープキャリアから分離するようにする。
このチップはその特性を測定済であり、COBと同様に
直接プリント基板などの配線基板に実装するかあるいは
ワイヤボンディングにより実装する。
直接プリント基板などの配線基板に実装するかあるいは
ワイヤボンディングにより実装する。
このように、テープキャリアにチップを組込んだ際に
当該テープキャリアの測定端子を利用してエージング，
選択等のテスティングができるので、当該チップの特性
を保証でき、一方、切込み箇所において切断したもの
は、リードも短かく、比較的長い、リードパターンをも
つTABよりも実装面積が小となり、COBと同等の大きさと
なすことができ、高密度実装が可能となる。
当該テープキャリアの測定端子を利用してエージング，
選択等のテスティングができるので、当該チップの特性
を保証でき、一方、切込み箇所において切断したもの
は、リードも短かく、比較的長い、リードパターンをも
つTABよりも実装面積が小となり、COBと同等の大きさと
なすことができ、高密度実装が可能となる。
次に、本発明の実施例を、図面に基づいて説明する。
第１図は本発明の実施例を示すテープキャリアの平面
図で、当該テープキャリア１は、プラスチックフイルム
テープ２の図示上下両端部に、当該キャリア１の送りお
よび位置合せのための複数のスプロケットホール３が孔
設され、図示中央部には、半導体素子（チップ）を組込
みするためのデバイスホール４が穿設されている。第１
図には当該チップ５を仮想線で示してある。
図で、当該テープキャリア１は、プラスチックフイルム
テープ２の図示上下両端部に、当該キャリア１の送りお
よび位置合せのための複数のスプロケットホール３が孔
設され、図示中央部には、半導体素子（チップ）を組込
みするためのデバイスホール４が穿設されている。第１
図には当該チップ５を仮想線で示してある。
当該プラスチックフイルムテープ２上には、リードパ
ターン６が形成されている。リードパターン６の一部は
デバイスホール４内に突出しており、当該突出されたリ
ードパターン６の各リード先端部に、上記したチップ５
を組込（接合）する。この接合は、バンプ電極（図示せ
ず）を有するチップ５をギャングボンディングによる熱
圧着法により、各リードと熱圧着することにより行われ
る。
ターン６が形成されている。リードパターン６の一部は
デバイスホール４内に突出しており、当該突出されたリ
ードパターン６の各リード先端部に、上記したチップ５
を組込（接合）する。この接合は、バンプ電極（図示せ
ず）を有するチップ５をギャングボンディングによる熱
圧着法により、各リードと熱圧着することにより行われ
る。
リードパターン６の当該チップ５を取付する側の先端
部には、切込み７が設けられ、また、該切込み７内側の
先端には肉厚部８が設けられている。なお、第１図では
その図示が省略されているが、リードパターン６の各リ
ードの先端部には当該切込み７と肉厚部８が設けられて
いる。
部には、切込み７が設けられ、また、該切込み７内側の
先端には肉厚部８が設けられている。なお、第１図では
その図示が省略されているが、リードパターン６の各リ
ードの先端部には当該切込み７と肉厚部８が設けられて
いる。
第２図には当該要部を拡大して示してある。切込み７
は、第２図に示す例では、リードの幅方向の一端縁から
略半分程度にわたり、その厚さ方向全体を切欠した態様
で設けてある。
は、第２図に示す例では、リードの幅方向の一端縁から
略半分程度にわたり、その厚さ方向全体を切欠した態様
で設けてある。
上記のようにチップ５を組込みし、当該チップ５とリ
ードパターン６を介して接続した測定用端子９を用い
て、当該チップ５のエージング，選別などの特定を測定
後には、当該切込み７において、当該リードパターン６
を切断する。
ードパターン６を介して接続した測定用端子９を用い
て、当該チップ５のエージング，選別などの特定を測定
後には、当該切込み７において、当該リードパターン６
を切断する。
第３図には当該切断後に、チップ５を、実装基板10上
のパッド部11に、コネクタワイヤ12により電気的に接続
している例を示す。
のパッド部11に、コネクタワイヤ12により電気的に接続
している例を示す。
第２図などに示す、上記肉厚部８は、当該ワイヤボン
ディングの際のチップ５のボンディングパッド部とな
る。
ディングの際のチップ５のボンディングパッド部とな
る。
第４図は、チップ５の当該ボンディングパッド部８を
下側にして実装基板10上のパッド部11に、直接実装して
なる例を示す。
下側にして実装基板10上のパッド部11に、直接実装して
なる例を示す。
本発明におけるテープキャリア１を構成するフイルム
テープ２は、例えばポリイミド系フイルムより成り、ポ
リイミド系フイルムを適宜幅によりスリットすることに
より、フイルムテープ２が形成できる。
テープ２は、例えばポリイミド系フイルムより成り、ポ
リイミド系フイルムを適宜幅によりスリットすることに
より、フイルムテープ２が形成できる。
リードパターン６は、当該フイルムテープ２上に、例
えば銅箔をラミネートし、ホトレジスト技術やエッチン
グ技術を駆使して形成することができる。
えば銅箔をラミネートし、ホトレジスト技術やエッチン
グ技術を駆使して形成することができる。
肉厚部（パッド部）８は、リードパターン６と同一の
材料により構成されていればよく、その表面に金メッキ
などを施すこともできる。半導体素子（チップ）５は、
例えばシリコン単結晶基板から成り、周知の技術によっ
てこのチップ内には多数の回路素子が形成され、１つの
回路機能が与えられている。回路素子の具体例は、例え
ばMOSトランジスタから成り、これらの回路素子によっ
て、例えば論理回路およびメモリの回路機能が形成され
ている。
材料により構成されていればよく、その表面に金メッキ
などを施すこともできる。半導体素子（チップ）５は、
例えばシリコン単結晶基板から成り、周知の技術によっ
てこのチップ内には多数の回路素子が形成され、１つの
回路機能が与えられている。回路素子の具体例は、例え
ばMOSトランジスタから成り、これらの回路素子によっ
て、例えば論理回路およびメモリの回路機能が形成され
ている。
実装基板10には、例えばプリント配線基板を用いるこ
とができる。
とができる。
本発明によれば、テープキャリア１にチップ５を組込
して、測定用端子９により、当該チップ５の特性を測定
後に、リードパターン６に設けた切込み７により当該リ
ードを切断後に、ワイヤボンディング実装や直接実装に
より実装基板10に実装する方式をとるので、チップ５の
特性が保証でき、かつ、実装面積を小さくすることがで
きた。
して、測定用端子９により、当該チップ５の特性を測定
後に、リードパターン６に設けた切込み７により当該リ
ードを切断後に、ワイヤボンディング実装や直接実装に
より実装基板10に実装する方式をとるので、チップ５の
特性が保証でき、かつ、実装面積を小さくすることがで
きた。
すなわち、本発明によればテスティングが可能なテー
プキャリア１の利点を利用してチップの特性を保証し、
また、リードパターン６を切込み７により適宜当該測定
後には切断するのでリードも短く構成でき、テープキャ
リア１を実装基板10に実装する場合に比してその実装面
積が小となり、一方、COBでは保証し難いチップ５の特
性を充分保証でき、また、チップ５と同等の大きさのも
のを実装基板10に実装できるので、高密度実装が可能と
なった。
プキャリア１の利点を利用してチップの特性を保証し、
また、リードパターン６を切込み７により適宜当該測定
後には切断するのでリードも短く構成でき、テープキャ
リア１を実装基板10に実装する場合に比してその実装面
積が小となり、一方、COBでは保証し難いチップ５の特
性を充分保証でき、また、チップ５と同等の大きさのも
のを実装基板10に実装できるので、高密度実装が可能と
なった。
以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、前記実施例
では、切込み７を、組込するステップ５の上部にくるよ
うに設けた例を示したが、当該チップ５をインナーリー
ドボンディングする、リードパターン６のデバイスホー
ル４内に突出したインナーリード部（チップボンディン
グ用フインガ）に設けるなどの変更が可能である。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、前記実施例
では、切込み７を、組込するステップ５の上部にくるよ
うに設けた例を示したが、当該チップ５をインナーリー
ドボンディングする、リードパターン６のデバイスホー
ル４内に突出したインナーリード部（チップボンディン
グ用フインガ）に設けるなどの変更が可能である。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとうりで
ある。
って得られる効果を簡単に説明すれば、下記のとうりで
ある。
本発明によればテープキャリアの利点およびCOBの利
点を活かしつつ、また、それらの不利な点を解消するこ
とのできる技術を提供することができた。
点を活かしつつ、また、それらの不利な点を解消するこ
とのできる技術を提供することができた。
第１図は本発明の実施例を示すテープキャリアの平面
図、 第２図は同テープキャリアの要部斜視図、 第３図は本発明によるワイヤボンディングの実装例を示
す斜視図、 第４図は実装基板への直接実装例を示す斜視図である。 １……テープキャリア、２……フイルムテープ、３……
スプロケットホール、４……デバイスホール、５……半
導体素子（チップ）、６……リードパターン、７……切
込み、８……肉厚部、９……測定用端子、10……実装基
板、11……パッド部、12……コネクタワイヤ。
図、 第２図は同テープキャリアの要部斜視図、 第３図は本発明によるワイヤボンディングの実装例を示
す斜視図、 第４図は実装基板への直接実装例を示す斜視図である。 １……テープキャリア、２……フイルムテープ、３……
スプロケットホール、４……デバイスホール、５……半
導体素子（チップ）、６……リードパターン、７……切
込み、８……肉厚部、９……測定用端子、10……実装基
板、11……パッド部、12……コネクタワイヤ。
Claims (2)
- 【請求項１】フイルムテープの中央部に半導体素子を組
込みするためのデバイスホールを穿設し、該デバイスホ
ール内に、当該フイルムテープ上に形成したリードパタ
ーンの一部を突出させ、該リードパターンの端部を測定
用端子と接続して成るテープキャリアにおいて、前記リ
ードパターンのインナーリード部に、前記デバイスホー
ル内に半導体素子を組込みし、前記測定用端子を用いて
当該半導体素子の特性を測定後に、当該インナーリード
部を当該切込み箇所において切断可能とする切込みを設
けて成ることを特徴とするテープキャリア。 - 【請求項２】インナーリード部が、その切込み箇所内側
先端部に肉厚部を設けて成る、特許請求の範囲第１項記
載のテープキャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237221A JP2509950B2 (ja) | 1987-09-24 | 1987-09-24 | テ―プキャリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237221A JP2509950B2 (ja) | 1987-09-24 | 1987-09-24 | テ―プキャリア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481238A JPS6481238A (en) | 1989-03-27 |
| JP2509950B2 true JP2509950B2 (ja) | 1996-06-26 |
Family
ID=17012175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62237221A Expired - Lifetime JP2509950B2 (ja) | 1987-09-24 | 1987-09-24 | テ―プキャリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509950B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352569A (ja) * | 2005-06-16 | 2006-12-28 | Murata Mfg Co Ltd | Ｐｌｌ回路装置 |
-
1987
- 1987-09-24 JP JP62237221A patent/JP2509950B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481238A (en) | 1989-03-27 |
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