JP2000228487A - チップオンチップの半導体チップ - Google Patents

Abstract

(57)【要約】 【課題】表面同士が対向するように複数の半導体チップ
を重ね合わせて接合するチップオンチップ構造を実用化
すること。 【解決手段】子チップ２の裏面２４に裏マーク２５を設
ける。裏マーク２５は子チップ２の方向や、子チップ２
の表面に設けられた電極配置等を識別可能なマークとす
る。 【効果】親チップ１の表面１１に対して、子チップ２を
フェースダウンで重ね合わせる際に、親チップ１に対し
て子チップ２のアライメントを、裏マーク２５を基準に
して行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体チップに
半導体チップを重ね合わせるように、複数の半導体チッ
プを２層の積層構造に接合した、いわゆるチップオンチ
ップ用の半導体チップに関する。

【０００２】

【従来の技術】半導体装置において、小型化や高集積化
を目指すために、従来の２次元構造から３次元構造に向
かう提案がされている。ところが、連続した製造プロセ
スで３次元構造の半導体装置を形成しようとすると、歩
留りが悪く、困難なことが多い。

【０００３】そこで、本願の発明者等は、半導体チップ
の表面と半導体チップの表面とを重ね合わせるように、
複数の半導体チップを２層の積層構造に接合する、いわ
ゆるチップオンチップ構造の半導体装置の実用化を研究
してきた。

【０００４】

【発明が解決しようとする課題】半導体チップに対して
半導体チップを重ね合わせて接合する場合、たとえば相
対的に大きな親チップの表面に相対的な小さな子チップ
を重ね合わせる場合、子チップの表面を上向きにして子
チップの裏面を親チップの表面に重ね合わせるのであれ
ば、両者のアライメントは容易に行うことができる。

【０００５】ところが、親チップの表面に子チップの表
面が対向するように、２つの半導体チップを重ね合わせ
ようとすると、両半導体チップのアライメントが困難で
あるという課題に遭遇する。なぜなら、半導体チップの
裏面からは半導体チップの方向や表面の電極配置等を確
認できないからである。特に、親チップの大きさと子チ
ップの大きさとがほぼ等しいような場合には、両半導体
チップを接合する際のアライメントが難しい。

【０００６】この発明は、かかる課題を解決するために
なされたもので、表面同士が対向するように複数の半導
体チップを重ね合わせて接合するチップオンチップ構造
を実用化することを主たる目的とする。この発明の他の
目的は、チップオンチップ構造を実用化することのでき
る、チップオンチップ用の半導体チップを提供すること
である。

【０００７】

【課題を解決するための手段および発明の効果】請求項
１記載の発明は、表面同士が対向するように複数の半導
体チップを重ね合わせて接合するチップオンチップ用の
半導体チップであって、前記半導体チップの裏面に、当
該半導体チップの方向や電極の配置等を識別可能な裏マ
ークが設けられていることを特徴とするものである。

【０００８】前記裏マークは、少なくとも２箇所に設け
られているのが好ましい。また、前記裏マークは、当該
半導体チップを重ね合わせて接合しようとする半導体チ
ップの表面に設けられた表マークに対応付けられた位置
に設けられた合わせマークを含むことが好ましい。上記
のように、チップオンチップ用の半導体チップの裏面に
裏マークを設けると、チップオンチップ構造を作るとき
に、この裏マークに基づいて半導体チップ同士のアライ
メントを行うことができる。

【０００９】特に裏マークが２箇所以上設けられていれ
ば、２箇所以上の裏マークに基づいて、重ね合わせる半
導体チップ同士のアライメント方向を正確に判定するこ
とができる。また一方の半導体チップに裏マークが設け
られ、他方の半導体チップに表マークが設けられている
場合、裏マークおよび表マークの位置関係を所定の位置
関係に調整することによって、接合しようとする半導体
チップ同士のアライメントがより容易に行える。かかる
構成は、接合しようとする２つの半導体チップの大きさ
が異なる場合に特に有効である。さらに、この構成で
は、チップオンチップ構造にされた後も、重ね合わされ
た半導体チップ同士が正しくアライメントされているか
どうかの確認を、表マークおよび裏マークの位置関係に
基づいて行うことができるという利点がある。

【００１０】以上のように、半導体チップに裏マークを
設けることによって、チップオンチップ構造を製造ライ
ン等で実現可能な半導体チップを提供できる。また、半
導体チップ同士の位置合せが容易であるから、チップオ
ンチップ構造への組立て時間が短くてすむという効果も
ある。この発明の他の態様では、前記複数の半導体チッ
プの１つは、表面が上向きに配置される親チップであ
り、前記複数の半導体チップの他の１つは、親チップの
表面に対して表面が対向するようにフェースダウンで接
合される子チップであり、前記裏マークは、子チップに
設けられていることを特徴とする、チップオンチップ用
の半導体チップである。

【００１１】上記構成によれば、親チップと子チップと
を重ね合わせて接合する際に、両チップのアライメント
が容易に行える。特に、位置決めされた親チップに対し
て子チップを重ね合わせる際のアライメントがしやす
い。この発明のさらに他の態様では、前記複数の半導体
チップの１つは、表面が上向きに配置される親チップで
あり、前記複数の半導体チップの他の１つは、親チップ
の表面に対して表面が対向するようにフェースダウンで
接合される子チップであり、前記裏マークは、親チップ
に設けられていることを特徴とする、チップオンチップ
用の半導体チップである。

【００１２】上記構成では、子チップが位置決めされて
おり、その子チップに対して親チップのアライメントが
容易に行える。あるいは、親チップの裏マークを基準に
して、子チップの位置を調整できる。この発明のさらに
他の態様では、前記複数の半導体チップの１つは、表面
が上向きに配置される親チップであり、前記複数の半導
体チップの他の１つは、親チップの表面に対して表面が
対向するようにフェースダウンで接合される子チップで
あり、前記裏マークは、親チップおよび子チップの両方
に設けられていることを特徴とするチップオンチップ用
の半導体チップである。

【００１３】上記構成では、親チップおよび子チップの
いずれかが位置決めされている場合に限らず、両者がロ
ボット等に保持された状態でアライメントする場合にも
便利である。この発明のさらに他の態様では、前記複数
の半導体チップの１つは、表面が上向きに配置される親
チップであり、前記複数の半導体チップの他の１つは、
親チップの表面に対して表面が対向するようにフェース
ダウンで接合される子チップであり、前記親チップの表
面に表マークが設けられ、前記子チップには、親チップ
の表マークと対応付けられた位置に裏マークが設けられ
ていることを特徴とするチップオンチップ用の半導体チ
ップである。

【００１４】上記構成では、親チップと子チップとのア
ライメントが容易であるとともに、接合されてチップオ
ンチップ構造になった後も、親チップと子チップとの位
置ずれが生じているか否かを確認できるという利点があ
る。この発明の他の態様では、前記親チップの裏面に
は、リードフレームが装着されており、該リードフレー
ムの所定の位置に、前記裏マークが設けられていること
を特徴とするチップオンチップ用の半導体チップであ
る。

【００１５】上記の構成によれば、リードフレームの装
着が容易であり、かつ、リードフレームの裏マークを、
親チップの裏マークと同様に活用して、チップオンチッ
プ構造を作ることができる。この発明の他の態様では、
表面が上向きに配置された第１の半導体チップと、第１
の半導体チップの表面に対して表面が対向するようにフ
ェースダウンで接合された第２の半導体チップとを有
し、第２の半導体チップの裏面には裏マークが設けられ
ていて、該裏マークを用いて第１の半導体チップと第２
の半導体チップとのアライメントが行われていることを
特徴とする、チップオンチップ型の半導体装置である。

【００１６】前記裏マークは、少なくとも２箇所に設け
られているのが好ましい。前記第１の半導体チップの表
面には、前記裏マークに対して所定の位置関係を有する
表マークが設けられており、裏マークおよび表マークの
位置関係を合わせることによって第１の半導体チップお
よび第２の半導体チップのアライメントが行われている
チップオンチップ型の半導体装置としてもよい。

【００１７】上記の構成によれば、第１の半導体チップ
と第２の半導体チップとが良好に位置合わせされて接合
されたチップオンチップ構造の半導体装置とすることが
できる。また、半導体チップ同士のアライメントが良好
か否かの確認をすることもできる。

【００１８】この発明の他の態様は、第１の半導体チッ
プの表面を上向きに配置し、裏面に裏マークが設けられ
た第２の半導体チップの表面を第１の半導体チップの表
面と所定の対応で重ね合わせるように接合する際に、前
記第２の半導体チップの裏マークに基づいて、第１の半
導体チップと第２の半導体チップとのアライメントを行
うことを特徴とする、チップオンチップの実装方法であ
る。

【００１９】この発明の他の態様は、裏面にマークが設
けられた第１の半導体チップの表面を上向きに配置し、
第２の半導体チップの表面を第１の半導体チップの表面
と所定の態様で重ね合わせるように接合する際に、前記
第１の半導体チップの裏マークに基づいて、第１の半導
体チップと第２の半導体チップとのアライメントを行う
ことを特徴とするチップオンチップの実装方法である。

【００２０】上記実装方法において、裏マークの設けら
れていない第１の半導体チップの表面または第２の半導
体チップの表面に、第２の半導体チップまたは第１の半
導体チップに設けられた裏マークに対して所定の位置関
係を有する表マークが設けられており、前記アライメン
トは、裏マークおよび表マークの位置関係を所定の位置
関係に合わせることにより行うようにしてもよい。

【００２１】上記の構成によれば、チップオンチップ構
造の半導体装置の実用的な実装方法を提供できる。言い
換えれば、製造ライン等で実際に活用することのできる
チップオンチップ構造の半導体製造のための実装方法を
提供することができる。これらの実装方法において、裏
マークは２つ以上設けられているのが実用上便利であ
る。

【００２２】また、この方法により実装されたチップオ
ンチップ構造において、第１および第２の半導体チップ
のアライメントが良好になされたか否かの確認をするこ
ともできる。以上のように、この発明の各構成によれ
ば、チップオンチップ構造の半導体装置を実現するため
の、チップオンチップ用の半導体チップ、実現された半
導体装置およびそのための実装方法を得ることができ
る。

【００２３】

【発明の実施の形態】以下には、図面を参照して、この
発明のいくつかの実施形態について説明をする。図１
は、この発明の一実施形態にかかるチップオンチップ型
半導体装置の概略構成を示す図解的な縦断面図である。
この半導体装置には、親チップ１および子チップ２が含
まれている。親チップ１および子チップ２は、いずれ
も、シリコン、ガリウム砒素（ＧａＡｓ）、ゲルマニウ
ム（Ｇｅ）等の半導体チップである。親チップ１および
子チップ２は、共に、同種類の半導体、たとえばシリコ
ンで形成されているのが好ましいが、それに限らず、親
チップ１をたとえばシリコン、子チップ２をたとえばＧ
ａＡｓで構成した組合わせ、その他の組合わせであって
もよい。

【００２４】親チップ１と子チップ２とは、親チップ１
の表面１１と子チップ２の表面２１とが対向するように
重ね合わされて接合されている。親チップ１の表面１１
には活性領域１２が形成されており、ここに集積回路等
が作られている。同様に、子チップ２の表面２１には活
性領域２２が形成されており、ここに集積回路等が作ら
れている。重ね合わされた親チップ１と子チップ２と
は、たとえばそれぞれの表面１１，２１に形成された電
極１３，２３同士が接合されている。

【００２５】なお、図１において、１４は親チップ１の
裏面、２４は子チップ２の裏面を示している。図２は、
上記チップオンチップ型半導体装置の図解的な平面図で
ある。この実施形態の特徴は、子チップ２の裏面２４に
裏マーク２５が設けられていることである。裏マーク２
５は子チップ２の方向や、子チップ２の表面２１に設け
られた電極２３の配置等を識別可能なマークとされてい
る。それゆえ、たとえば親チップ１を表面１１が上向き
になるように配置し、子チップ２の表面を下に向けたい
わゆるフェースダウンで、親チップ１に対して子チップ
２をアライメントする際に、この裏マーク２５を基準に
して子チップ２の位置決めを行うことができる。より具
体的には、裏マーク２５によって子チップ２の方向を識
別できるので、子チップ２が１８０°回転した状態で親
チップ１上に重ね合わされることがない。また、裏マー
ク２５が子チップ２の表面２１に設けられた電極２３
（図１参照）のいずれかと特定の関係、たとえば裏マー
ク２５の垂線上に所定の電極２３が位置していれば、裏
マーク２５を基準にして子チップ２の電極配置を識別す
ることもできる。

【００２６】なお、図２には示していないが、親チップ
１の表面１１（活性領域）には回路配置や電極等が識別
可能に設けられているから、親チップ１と子チップ２と
をアライメントする際には、親チップ１表面１１の回路
配置や電極に対して子チップ２の裏面２４の裏マーク２
５を位置決めするようにアライメントすればよい。この
ように、子チップ２の裏面２４に裏マーク２５を設けた
ので、この裏マーク２５を基準にして、アライメントの
際の子チップ２の位置決めが容易に行える。

【００２７】図３は、子チップ２の裏面２４に設けられ
る裏マーク２５のいくつかの例を示す図である。裏マー
ク２５は、図２で説明したように１個だけでもよいが、
複数個設けられていてもよい。図３Ａは、３つの裏マー
ク２５が裏面２４の三隅近傍にそれぞれ設けられた例で
ある。

【００２８】裏マーク２５は、図３Ａに示すように、
「・」（点またはマル印）でもよいが、図３Ｂに示すよ
うな「Ｌ」（鉤形またはＬ形）や、「＋」「−」その他
の形状であってもよい。裏マーク２５は、また、図３Ｃ
に示すように、直線状であってもよく、子チップ２の辺
方向に延びる長手のマークであってもよい。

【００２９】裏マーク２５は、また、図３Ｄに示すよう
に、交差する直線状のマークであってもよい。さらに、
裏マーク２５は、図２や図３で例示したもの以外の、た
とえば文字、記号、その他の任意の表示や印であっても
よい。子チップ２の裏面２４は、一般に、鏡面状で、裏
面２４側から見ると子チップ２の表面に形成された電極
の配置方向等が識別できない。そこで、上述のように裏
面２４に、子チップ２の方向や電極の配置等を識別可能
な裏マーク２５を設けた。

【００３０】裏マーク２５は、子チップ２としてスクラ
イブされる前のウェーハ状態で設けられる。裏マーク２
５は、たとえば、印刷により設けてもよいし、レーザ加
工により設けることもできる。あるいは、活性領域の集
積回路パターンの露光等に使用されるアライナを両面ア
ライナを使用することにより、表面の電極位置と関連づ
けて、製造プロセスにおいて設けることもできる。

【００３１】以上の説明は、子チップ２の裏面２４に裏
マーク２５を設けた構成を説明したが、裏マークは親チ
ップ１に設けられていてもよい。すなわち、図４に示す
ように、親チップ１の裏面１４に裏マーク１５が設けら
れていてもよい。チップオンチップ型半導体装置を製造
するために、親チップ１の表面１１に子チップ２を重ね
合わせて実装する場合、親チップ１の裏面１４に設けら
れた裏マーク１５を基準にして、子チップ２の位置を調
整するようなアライメント方法が考えられる。親チップ
１の裏マーク１５は、かかる場合に有用である。

【００３２】親チップ１の裏マーク１５は、図４に例示
するマークに限らず、図２や図３に例示した子チップ２
の裏マーク２５と同様、種々の形状や態様のものを用い
ることができる。組立てられたチップオンチップ型半導
体装置においては、子チップ２にだけ裏マーク２５が設
けられている構成でもよいし、親チップ１にだけ裏マー
ク１５が設けられている構成でもよいし、親チップ１お
よび子チップ２の両方にそれぞれ、裏マーク１５，２５
が設けられている構成でもよい。

【００３３】図５は、この発明の他の実施形態にかかる
チップオンチップ型半導体装置の構成を示す図解的な縦
断面図である。この半導体装置は、親チップ１の裏面１
４にリードフレーム３０が装着された例である。リード
フレーム３０は、親チップ１の裏面１４に接着剤３１等
で取り付けられている。図６は、図５の半導体装置の図
解的な底面図である。この実施形態では、リードフレー
ム３０の裏面３２に裏マーク３３が設けられている。裏
マーク３３は、子チップ２や親チップ１で説明したのと
同様、任意の形状のマークでよい。リードフレーム３０
に裏マーク３３を設けることの利点としては、 リードフレーム３０を親チップ１に装着する場合に、
リードフレーム３０の裏マーク３３と親チップ１の裏マ
ーク１５とを目印にして、リードフレーム３０を親チッ
プ１の裏面の所定の位置に正しく装着できる。

【００３４】リードフレーム３０を装着することによ
り、親チップ１の裏面１４に設けられていた裏マーク１
５が隠れる場合があるが、この場合には、リードフレー
ム３０の裏マーク３３を基準にして親チップ１の位置決
めを行うことができる。あるいは、裏マーク３３を基準
に子チップ２の位置決めを行える。 裏マークの設けられていない親チップ１にリードフレ
ーム３０を装着することにより、リードフレーム３０の
裏マーク３３を基準にして、親チップ１の位置決めを行
うことができる。あるいは、裏マーク３３を基準にし
て、子チップ２の位置決めを行える。

【００３５】なお、図６において、親チップ１の左右両
側に描かれた櫛歯状のものは、１点鎖線部が切断される
ことによって電極となる部分である。図７は、この発明
の他の実施形態にかかる裏マークを説明するための図解
的な平面図である。図７Ａに示すように、子チップ２の
裏面２４に、子チップ２の端縁につながる裏マーク２５
を設ける。この裏マーク２５は、図示では４つとした
が、１つであっても構わない。一方、親チップ１には、
図７Ｂに示すように、表面１１に表マーク１６を設け
る。表マーク１６は、子チップ２の裏マーク２５と所定
の位置関係に対応づけられた位置に設けられる。つま
り、親チップ１に子チップ２を重ね合わせたときに、図
７Ｃに示すように、裏マーク２５と表マーク１６とが互
いに合わせマークを構成するように、裏マーク２５およ
び表マーク１６を設ける。このようにすることによっ
て、親チップ１に子チップ２を重ね合わせる際に、親チ
ップ１と子チップ２とのアライメントをより良好に行う
ことができる。

【００３６】子チップ２の裏面２４にはマークを付ける
ための障害が何もないので、裏面２４の任意の位置に裏
マークを設けることができる。一方、親チップ１の表面
１１には集積回路等が形成されているが、その回路等は
通常パッシベーション膜で覆われている。つまり、親チ
ップ１の表面１１は、一般に、電極部分を除いてはパッ
シベーション膜であるから、パッシベーション膜上の任
意の位置に表マーク１６を設けることができる。よっ
て、上述のように合わせマークを構成することが可能で
ある。

【００３７】図８は、チップオンチップ構造を例示する
図解的な図である。これまで説明した実施形態のよう
に、１つの親チップ１上に１つの子チップ２が重ね合わ
されたチップオンチップ構造以外に、図８Ａ，図８Ｂに
示すように、１つの親チップ１に対して２個以上の複数
個の子チップ２を重ね合わせたチップオンチップ構造で
あってもよい。

【００３８】また、図８Ｃに示すように、ほぼ等しい大
きさの親チップ１と子チップ２とを重ね合わせたチップ
オンチップ構造であってもよい。このように種々のチッ
プオンチップ構造を作る場合に、裏マーク等を活用する
ことで、半導体チップ同士のアライメントが良好に行え
る。この発明は、以上説明した実施形態に限定されるも
のではなく、請求項記載の範囲内において種々の変更が
可能である。

【図面の簡単な説明】

【図１】この発明の一実施形態にかかるチップオンチッ
プ型半導体装置の概略構成を示す図解的な縦断面図であ
る。

【図２】図１に示すチップオンチップ型半導体装置の図
解的な平面図である。

【図３】子チップの裏面に設けられる裏マークのいくつ
かの例を示す図である。

【図４】裏チップの裏面に設けられた裏マークを示す図
である。

【図５】この発明の他の実施形態にかかるチップオンチ
ップ型半導体装置の構成を示す図解的な縦断面図であ
る。

【図６】図５に示す半導体装置の図解的な底面図であ
る。

【図７】この発明の他の実施形態にかかる裏マークを説
明するための図解的な平面図である。

【図８】チップオンチップ構造を例示する図解的な図で
ある。

【符号の説明】

１ 親チップ（半導体チップ） ２ 子チップ（半導体チップ） １１ 親チップの表面 １４ 親チップの裏面 １５ 親チップの裏マーク １６ 親チップの表マーク ２１ 子チップの表面 ２４ 子チップの裏面 ２５ 子チップの裏マーク ３０ リードフレーム ３３ リードフレームの裏マーク

Claims (1)

【特許請求の範囲】
1. 【請求項１】表面同士が対向するように複数の半導体チ
   ップを重ね合わせて接合するチップオンチップ用の半導
   体チップであって、 前記半導体チップの裏面に、当該半導体チップの方向や
   電極の配置等を識別可能な裏マークが設けられているこ
   とを特徴とするチップオンチップ用の半導体チップ。