JP2002118052A - 積層ウエハーのアライメント方法 - Google Patents
積層ウエハーのアライメント方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 22
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- 238000005259 measurement Methods 0.000 claims description 5
- 238000003475 lamination Methods 0.000 abstract description 8
- 238000010030 laminating Methods 0.000 description 4
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Abstract
を高精度のアライメントでもって容易に行うことができ
る、積層ウエハーのアライメント方法を提供する。 【解決手段】 各ウエハーに位置合わせのための認識マ
ークを付し、隣接ウエハー同士を位置合わせしながら3
枚以上のウエハーを順次積層するに際し、認識マークの
位置を、ウエハーの周方向に順次ずらしながら各ウエハ
ーを積層していくことを特徴とする積層ウエハーのアラ
イメント方法。
Description
ーを順次積層していく場合の隣接ウエハー同士の位置合
わせのためのアライメント方法に関する。
装置や、ウエハーに加工を施したりチップやその他の部
材を実装するためにウエハーを所定位置に位置決めする
アライナー、あるいは、ウエハー上に所定の露光を施す
露光装置等においては、複数枚、とくに3枚以上のウエ
ハーを順次積層して、複数枚のウエハーのコンパクトな
積層体を形成することが要求されることがある。
れていくウエハーが、その下層のウエハーに対し、精度
良く位置合わせされなければならない。従来、たとえば
2枚のウエハーを互いに位置合わせするために、各ウエ
ハーにアライメント用の認識マークを付しておき、両ウ
エハーの認識マーク同士を位置合わせして、所望の精度
のアライメントを行うようにしている。
ウエハーの積層にそのまま用いると、隣接ウエハーの認
識マーク同士を位置合わせした後、その認識マークの上
に、さらに次に積層されるウエハーの認識マークが位置
することになるので、各認識マークが多重に重なって、
そのときに読み取るべき認識マークを正確に読み取るこ
とが困難になり、高精度のアライメントを行うことが難
しくなる。そのため、現実には、このような方法で多層
のウエハーの積層は行われていない。
ハーの多層積層を可能とし、かつ、それを高精度のアラ
イメントでもって容易に行うことができる、積層ウエハ
ーのアライメント方法を提供することにある。
に、本発明に係る積層ウエハーのアライメント方法は、
各ウエハーに位置合わせのための認識マークを付し、隣
接ウエハー同士を位置合わせしながら3枚以上のウエハ
ーを順次積層するに際し、認識マークの位置を、ウエハ
ーの周方向に順次ずらしながら各ウエハーを積層してい
くことを特徴とする方法からなる。
いては、たとえば、少なくとも2層目から最終層の1層
前までの各ウエハーに、下層のウエハーとの位置合わせ
用認識マークと、該認識マークに対しウエハーの周方向
にずれた位置の、上層のウエハーとの位置合わせ用認識
マークとが付されている。つまり、周方向に互いにずれ
た位置に付された認識マークのうち一方の認識マークを
下層のウエハーとの位置合わせ用に使用し、他方の認識
マークを上層のウエハーとの位置合わせ用に使用するの
である。各ウエハーにおいてこれらの認識マークを付す
位置はとくに限定されないが、各ウエハーの額縁に付し
ておけば、認識マーク用の面積を最小に設定できる。
しては、周方向において実質的に対向する位置に付され
た認識マークとすることが好ましい。すなわち、周方向
において実質的に対向する位置に付された少なくとも2
つの認識マークにより、下層のウエハーあるいは上層の
ウエハーと位置合わせすることにより、ウエハーの回転
方向の角度合わせも同時に行うことができるようにな
り、より高精度のアライメントが可能になる。
限定されないが、薄いウエハーの場合には、測定波がウ
エハーの積層体を透過することが可能である。このよう
なウエハーを透過する測定波により認識マークを読み取
るようにすれば、下方あるいは上方の一方向から、位置
合わせのために必要な認識マークのすべてを読み取るこ
とも可能になり、積層操作と読み取り操作との干渉を回
避して、効率のよい積層操作および読み取り操作を達成
できる。
アライメント方法においては、順次積層していくウエハ
ーの各層毎に、認識マークの位置をウエハーの周方向に
ずらしていくので、隣接ウエハーの位置合わせに用いら
れる認識マークの位置が多重に重なることはなくなり、
積層毎に、読み取られるべき認識マークが、正確にかつ
精度良く、しかも容易に読み取られる。その結果、複数
枚のウエハーを、高精度で容易に積層できるようにな
る。
前までの各ウエハーには、下層のウエハーとの位置合わ
せ用認識マークと、上層のウエハーとの位置合わせ用認
識マークとが付されることになるが、これらの認識マー
クは、単にウエハーの周方向に適切な所定量だけずれた
位置に付されればよいので、通常の認識マークの付し方
に比べ、実質的に操作量の増大はない。さらに、これら
の認識マークを各ウエハーの額縁部において周方向にず
らして付すようにすれば、各ウエハーの機能領域に何ら
影響を及ぼすことなく、かつ、認識マーク用の面積を必
要最小限に抑えることができる。
形態を図面を参照して説明する。
エハーのアライメント方法を実施するための、ウエハー
同士を接合する実装装置の概略構成を示しており、図2
は、ウエハーを順次積層していく様子を示している。
おり、2a、2bは、互いに積層、接合されるウエハー
を示している。図1においては、2枚のウエハー2a、
2bのみを示しているが、実際には、図2に示すよう
に、3枚以上のウエハー2a、2b、2c・・・が順次
積層されていく。
上側ウエハー2bは、たとえば静電チャック等によりヘ
ッド3に保持され、ヘッド3はZ方向(上下方向)に昇
降されるようになっている。下側ウエハー2aは、静電
チャック等によりステージ4に保持される。このステー
ジ4は、本実施態様では、X、Y方向(水平方向)とθ
方向(回転方向)に位置調整できるようになっており、
それによって上側ウエハー2bと下側ウエハー2aとの
位置合わせを行うことができるようになっている。本実
施態様では、ウエハーを順次積層していくに際し、下部
側のステージ4側でX、Y、θ方向に位置調整するよう
になっているが、上部ヘッド3側で、あるいは双方で同
様に位置調整するようにしてもよい。
マークを認識手段によって読み取り、隣接するウエハー
の認識マーク同士の位置を合わせることにより行われ
る。本実施態様では、認識手段としては、透明体からな
るステージ4の下方に設けられた赤外線カメラ5が設け
られており、ヘッド3側に設けられたライトガイド6か
らの測定光を、プリズム装置7を介して読み取るように
なっている。ウエハーが比較的薄く、測定波を透過可能
である場合、このように一方向から(下方から)、位置
合わせに必要な認識マークの全てを読み取ることが可能
である。ただし、他の認識手段、たとえば、上下のウエ
ハー間に可視光カメラ(たとえば2視野カメラ)を進退
可能に設けて、上下の認識マークを読み取ることも可能
である。
に係るアライメントは、基本的には図2に示すように行
われる。図2は、4枚のウエハー2a、2b、2c、2
dを積層する場合の例を示している。各ウエハー2a〜
2dを順次積層していくに際し、各ウエハー2a〜2d
に付されている認識マーク11(1層目のウエハー2a
の認識マーク)、12a、12b(2層目のウエハー2
bの認識マーク)、13a、13b(最終層から1層前
のウエハー2cの認識マーク)、14(最終層のウエハ
ー2dの認識マーク)を、順次ウエハーの周方向にずら
しながら、隣接するウエハーの認識マーク同士を位置合
わせしていく。これら各認識マークは、本実施態様では
各ウエハーの額縁部(周縁部)に付されている。
2bを位置合わせしながら積層していくときには、ウエ
ハー2aの認識マーク11とウエハー2bの認識マーク
12aの位置合わせを行う。ウエハー2b上にさらにウ
エハー2cを積層していくときには、ウエハー2bの認
識マーク12bとウエハー2cの認識マーク13aの位
置合わせを行う。ウエハー2c上にさらにウエハー2d
を積層していくときには、ウエハー2cの認識マーク1
3bとウエハー2dの認識マーク14の位置合わせを行
う。
とウエハー2cに、下層のウエハー2a、2bとの位置
合わせ用の認識マーク12a、13aと、上層のウエハ
ー2c、2dとの位置合わせ用の認識マーク12b、1
3bが、周方向に互いにずれた位置に付されており、上
述の如く、互いに隣接する積層ウエハーの認識マーク同
士が、それぞれ周方向にずれた位置で位置合わせされ
る。したがって、位置合わせに用いられる認識マークの
位置が、多重に重なることはなく、積層毎に、読み取ら
れるべき認識マークが精度良く正確に読み取られ、高精
度のアライメントが可能になる。その結果、従来高精度
での積層が難しかった、多数枚のウエハーの高精度での
アライメント、積層が可能になる。
においては、各ウエハーの認識マークは、たとえば図3
に示すように、周方向において実質的に対向する位置に
付されていることが好ましい。このようにすれば、ウエ
ハーの回転方向における角度合わせも同時に行うことが
できるから、より高精度のアライメントが可能になる。
ークをウエハーの額縁部に設けるようにすれば、ウエハ
ー上に特別な領域を設けなくても、既存の機能領域以外
の領域に、必要最小限の面積をもって認識マークを付す
ことができる。
は、図4の(A)に示すように、十字形の認識マーク2
1と、それを4隅から取り囲むことが可能なように配置
された4つの小ブロックからなる認識マーク22とから
形成されており、両認識マーク21、22が図4の
(A)のように位置合わせされたことを認識手段で読み
取って、アライメントの精度を確保できるようになって
いる。
できる。たとえば図4の(B)に示すように、一方の認
識マーク23を、中抜きの大きな正方形の形状とし、他
方の認識マーク24を、認識マーク23中に入る小さな
正方形のマークとしたり、あるいは図4の(C)に示す
ように、円形の認識マーク25としたりすることもでき
る。
メント方法は、上記ウエハー同士を接合する実装装置の
他、単に各ウエハーを所定の位置合わせ状態で積層して
いくアライナー、あるいは、各ウエハーに所定の露光を
施した後、その上に次のウエハーを順次積層していき、
積層されたウエハーにも必要に応じて同一の、あるいは
別の露光を施していくタイプの露光装置にも適用可能で
ある。
ウエハーのアライメント方法によれば、順次積層されて
いくウエハーの隣接ウエハーの位置合わせ用認識マーク
の位置を、積層毎にウエハーの周方向にずらしていくよ
うにしたので、読み取られるべき認識マークが多重に重
なることがなくなり、該認識マークを正確にかつ容易に
読み取って、高精度のアライメントを行うことができ
る。その結果、複数枚のウエハーを高精度で容易に積層
できるようになる。
実施するための実装装置の概略構成図である。
示す複数枚のウエハーの斜視図である。
各ウエハーの概略平面図である。
ーク 21、22、23、24、25 認識マーク
Claims (4)
- 【請求項1】 各ウエハーに位置合わせのための認識マ
ークを付し、隣接ウエハー同士を位置合わせしながら3
枚以上のウエハーを順次積層するに際し、認識マークの
位置を、ウエハーの周方向に順次ずらしながら各ウエハ
ーを積層していくことを特徴とする積層ウエハーのアラ
イメント方法。 - 【請求項2】 少なくとも2層目から最終層の1層前ま
での各ウエハーに、下層のウエハーとの位置合わせ用認
識マークと、該認識マークに対しウエハーの周方向にず
れた位置の、上層のウエハーとの位置合わせ用認識マー
クとが付されている、請求項1の積層ウエハーのアライ
メント方法。 - 【請求項3】 各ウエハーに、周方向において実質的に
対向する位置に認識マークが付されている、請求項1ま
たは2の積層ウエハーのアライメント方法。 - 【請求項4】 認識マークを、ウエハーを透過する測定
波により読み取る、請求項1ないし3のいずれかに記載
の積層ウエハーのアライメント方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000309670A JP4618859B2 (ja) | 2000-10-10 | 2000-10-10 | 積層ウエハーのアライメント方法 |
KR1020037004979A KR100771362B1 (ko) | 2000-10-10 | 2001-10-05 | 적층 웨이퍼의 얼라인먼트 방법 |
PCT/JP2001/008799 WO2002031868A1 (fr) | 2000-10-10 | 2001-10-05 | Procede d'alignement de plaquettes empilees |
US10/381,740 US20040023466A1 (en) | 2000-10-10 | 2001-10-05 | Stacked wafer aligment method |
TW090124923A TW522541B (en) | 2000-10-10 | 2001-10-09 | Alignment method of laminated wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000309670A JP4618859B2 (ja) | 2000-10-10 | 2000-10-10 | 積層ウエハーのアライメント方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002118052A true JP2002118052A (ja) | 2002-04-19 |
JP4618859B2 JP4618859B2 (ja) | 2011-01-26 |
Family
ID=18789787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000309670A Expired - Fee Related JP4618859B2 (ja) | 2000-10-10 | 2000-10-10 | 積層ウエハーのアライメント方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20040023466A1 (ja) |
JP (1) | JP4618859B2 (ja) |
KR (1) | KR100771362B1 (ja) |
TW (1) | TW522541B (ja) |
WO (1) | WO2002031868A1 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7562686B2 (en) | 2004-12-27 | 2009-07-21 | Asml Netherlands B.V. | Method and system for 3D alignment in wafer scale integration |
JP2010135837A (ja) * | 2004-01-07 | 2010-06-17 | Nikon Corp | 積層装置及び集積回路素子の積層方法 |
JP2013225562A (ja) * | 2012-04-20 | 2013-10-31 | Nec Engineering Ltd | シート切断装置、チップ製造装置、シート切断方法、チップ製造方法及びシート切断プログラム |
JP2015018920A (ja) * | 2013-07-10 | 2015-01-29 | 東京エレクトロン株式会社 | 接合装置、接合システム、接合方法、プログラム及びコンピュータ記憶媒体 |
JP2015519751A (ja) * | 2012-05-17 | 2015-07-09 | ヘプタゴン・マイクロ・オプティクス・プライベート・リミテッドHeptagon Micro Optics Pte. Ltd. | ウエハスタックの組立 |
JP2017143211A (ja) * | 2016-02-12 | 2017-08-17 | 凸版印刷株式会社 | 固体撮像素子及びその製造方法 |
US11782411B2 (en) | 2021-07-28 | 2023-10-10 | Kla Corporation | System and method for mitigating overlay distortion patterns caused by a wafer bonding tool |
US11829077B2 (en) | 2020-12-11 | 2023-11-28 | Kla Corporation | System and method for determining post bonding overlay |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100475716B1 (ko) * | 2002-08-13 | 2005-03-10 | 매그나칩 반도체 유한회사 | 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법 |
DE10311855B4 (de) * | 2003-03-17 | 2005-04-28 | Infineon Technologies Ag | Anordnung zum Übertragen von Informationen/Strukturen auf Wafer unter Verwendung eines Stempels |
US8187897B2 (en) | 2008-08-19 | 2012-05-29 | International Business Machines Corporation | Fabricating product chips and die with a feature pattern that contains information relating to the product chip |
DE102010048043A1 (de) | 2010-10-15 | 2012-04-19 | Ev Group Gmbh | Vorrichtung und Verfahren zur Prozessierung von Wafern |
US8489225B2 (en) * | 2011-03-08 | 2013-07-16 | International Business Machines Corporation | Wafer alignment system with optical coherence tomography |
KR101285934B1 (ko) * | 2011-05-20 | 2013-07-12 | 주식회사 케이씨텍 | 웨이퍼 및 그의 제조 방법 |
KR101394312B1 (ko) * | 2012-11-07 | 2014-05-13 | 주식회사 신성에프에이 | 웨이퍼 정렬장치 |
CN104249992B (zh) * | 2013-06-28 | 2016-08-10 | 上海华虹宏力半导体制造有限公司 | 晶片与晶片之间的对准方法 |
JP6305887B2 (ja) | 2014-09-16 | 2018-04-04 | 東芝メモリ株式会社 | 半導体装置の製造方法及び半導体製造装置 |
CN106024756B (zh) * | 2016-05-16 | 2018-06-22 | 上海华力微电子有限公司 | 一种3d集成电路结构及其制造方法 |
JP6814174B2 (ja) | 2018-04-03 | 2021-01-13 | キヤノン株式会社 | 露光装置、物品の製造方法、マーク形成装置及びマーク形成方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63271176A (ja) * | 1986-12-27 | 1988-11-09 | Narumi China Corp | 配線パタ−ンの位置合せ方法 |
JPH0917831A (ja) * | 1995-04-26 | 1997-01-17 | Nec Corp | ウエハプロービング装置 |
US5656553A (en) * | 1994-08-22 | 1997-08-12 | International Business Machines Corporation | Method for forming a monolithic electronic module by dicing wafer stacks |
JPH10209003A (ja) * | 1997-01-20 | 1998-08-07 | Nec Corp | ウェハ、該ウェハの位置合わせ方法および装置 |
JPH11251232A (ja) * | 1998-03-02 | 1999-09-17 | Nikon Corp | 基板および露光装置および素子製造方法 |
WO2000054108A1 (en) * | 1999-03-11 | 2000-09-14 | Advanced Micro Devices, Inc. | Reduction of the effects of magnification errors and reticle rotation errors on overlay errors |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6355976B1 (en) * | 1992-05-14 | 2002-03-12 | Reveo, Inc | Three-dimensional packaging technology for multi-layered integrated circuits |
JP3169068B2 (ja) * | 1997-12-04 | 2001-05-21 | 日本電気株式会社 | 電子線露光方法及び半導体ウエハ |
JPH11297617A (ja) * | 1998-04-13 | 1999-10-29 | Canon Inc | アライメントマーク付き基板およびデバイス製造方法 |
-
2000
- 2000-10-10 JP JP2000309670A patent/JP4618859B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-05 KR KR1020037004979A patent/KR100771362B1/ko not_active IP Right Cessation
- 2001-10-05 US US10/381,740 patent/US20040023466A1/en not_active Abandoned
- 2001-10-05 WO PCT/JP2001/008799 patent/WO2002031868A1/ja active Application Filing
- 2001-10-09 TW TW090124923A patent/TW522541B/zh not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63271176A (ja) * | 1986-12-27 | 1988-11-09 | Narumi China Corp | 配線パタ−ンの位置合せ方法 |
US5656553A (en) * | 1994-08-22 | 1997-08-12 | International Business Machines Corporation | Method for forming a monolithic electronic module by dicing wafer stacks |
JPH0917831A (ja) * | 1995-04-26 | 1997-01-17 | Nec Corp | ウエハプロービング装置 |
JPH10209003A (ja) * | 1997-01-20 | 1998-08-07 | Nec Corp | ウェハ、該ウェハの位置合わせ方法および装置 |
JPH11251232A (ja) * | 1998-03-02 | 1999-09-17 | Nikon Corp | 基板および露光装置および素子製造方法 |
WO2000054108A1 (en) * | 1999-03-11 | 2000-09-14 | Advanced Micro Devices, Inc. | Reduction of the effects of magnification errors and reticle rotation errors on overlay errors |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010135837A (ja) * | 2004-01-07 | 2010-06-17 | Nikon Corp | 積層装置及び集積回路素子の積層方法 |
US7562686B2 (en) | 2004-12-27 | 2009-07-21 | Asml Netherlands B.V. | Method and system for 3D alignment in wafer scale integration |
JP2013225562A (ja) * | 2012-04-20 | 2013-10-31 | Nec Engineering Ltd | シート切断装置、チップ製造装置、シート切断方法、チップ製造方法及びシート切断プログラム |
JP2015519751A (ja) * | 2012-05-17 | 2015-07-09 | ヘプタゴン・マイクロ・オプティクス・プライベート・リミテッドHeptagon Micro Optics Pte. Ltd. | ウエハスタックの組立 |
JP2015018920A (ja) * | 2013-07-10 | 2015-01-29 | 東京エレクトロン株式会社 | 接合装置、接合システム、接合方法、プログラム及びコンピュータ記憶媒体 |
JP2017143211A (ja) * | 2016-02-12 | 2017-08-17 | 凸版印刷株式会社 | 固体撮像素子及びその製造方法 |
US11829077B2 (en) | 2020-12-11 | 2023-11-28 | Kla Corporation | System and method for determining post bonding overlay |
US11782411B2 (en) | 2021-07-28 | 2023-10-10 | Kla Corporation | System and method for mitigating overlay distortion patterns caused by a wafer bonding tool |
Also Published As
Publication number | Publication date |
---|---|
JP4618859B2 (ja) | 2011-01-26 |
WO2002031868A1 (fr) | 2002-04-18 |
KR20030036901A (ko) | 2003-05-09 |
TW522541B (en) | 2003-03-01 |
US20040023466A1 (en) | 2004-02-05 |
KR100771362B1 (ko) | 2007-10-30 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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