JP2010183058A - 積層チップパッケージおよびその製造方法 - Google Patents
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Abstract
【解決手段】積層チップパッケージ1は、複数対の階層部分を含む本体2と、その側面に配置された配線3A,3Bを備えている。複数対の階層部分は、第1の種類の階層部分と第2の種類の階層部分からなる特定の対の階層部分10PSを含んでいる。第1の種類の階層部分は、半導体チップに接続され、本体2の側面に配置された端面を有する複数の電極を含むが、第2の種類の階層部分は、それを含まない。配列された複数の予備階層部分を含む2つの基礎構造物を積層した積層基礎構造物を用いて、予め決められた2以上の数の対の階層部分が積層された積層体が作製され、そこに含まれる特定の対の階層部分の数と同じ数の追加の第1の種類の階層部分を積層することによって本体2が作製される。
【選択図】図1
Description
それぞれ、各々が本体に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される2つの基礎構造物を積層して、積層基礎構造物を作製する工程と、
積層基礎構造物を用いて、1つ以上の特定の対の階層部分を含む予め決められた2以上の数の対の階層部分が積層された本体前積層体を作製する工程と、
本体前積層体に含まれる1つ以上の特定の対の階層部分の数と同じ数の1つ以上の追加の第1の種類の階層部分を、本体前積層体に対して積層して、本体を作製する工程と、
本体に対して、配線を形成して、積層チップパッケージを完成させる工程とを備えている。
配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
正常に動作しない半導体チップ予定部に接続されると共に配線が配置された本体の少なくとも1つの側面に配置される端面を有する電極を形成することなく、正常に動作する半導体チップ予定部に接続されるように複数の電極を形成する工程とを含んでいる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1および図2を参照して、本発明の第1の実施の形態に係る積層チップパッケージの構成について説明する。図1および図2は、いずれも本実施の形態に係る積層チップパッケージの斜視図である。図1は、後述する複数の第1の電極の端面が表れるように描いている。図1および図2に示したように、本実施の形態に係る積層チップパッケージ1は、直方体形状の本体2を備えている。本体2は、上面2a、下面2b、互いに反対側を向いた第1の側面2cおよび第2の側面2d、ならびに互いに反対側を向いた第3の側面2eおよび第4の側面2fを有している。
次に、本発明の第2の実施の形態に係る積層チップパッケージ1およびその製造方法について説明する。始めに、図37を参照して、本実施の形態に係る積層チップパッケージ1の構成について説明する。図37は、複数の第1の電極32Aの端面32Aaが表れるように描いた本実施の形態に係る積層チップパッケージ1の斜視図である。
次に、本発明の第3の実施の形態に係る積層チップパッケージ1およびその製造方法について説明する。始めに、図41を参照して、本実施の形態に係る積層チップパッケージ1の構成について説明する。図41は、複数の第1の電極32Aの端面32Aaが表れるように描いた本実施の形態に係る積層チップパッケージ1の斜視図である。
次に、本発明の第4の実施の形態に係る積層チップパッケージ1の製造方法について説明する。本実施の形態に係る積層チップパッケージ1の製造方法では、フレーム108を形成する工程のみが、第1の実施の形態と異なっている。まず、本実施の形態では、フレーム108を形成するためのフォトレジスト層はポジ型である。
次に、本発明の第5の実施の形態に係る積層チップパッケージ1の製造方法について説明する。本実施の形態に係る積層チップパッケージ1の製造方法では、フレーム108を形成する工程のみが、第1の実施の形態と異なっている。まず、本実施の形態では、フレーム108を形成するためのフォトレジスト層はネガ型である。
Claims (31)
- 上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線とを備え、
前記本体は、積層された複数対の階層部分を含み、前記複数対の各々は、積層された2つの階層部分からなり、
前記複数対の階層部分は、1つの第1の種類の階層部分と1つの第2の種類の階層部分からなる特定の対の階層部分を1つ以上含み、
前記第1の種類の階層部分と第2の種類の階層部分は、いずれも、半導体チップを含み、
前記第1の種類の階層部分における半導体チップは正常に動作するものであり、前記第2の種類の階層部分における半導体チップは正常に動作しないものであり、
前記第1の種類の階層部分は、更に、それぞれ前記半導体チップに接続され、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された端面を有する複数の電極を含むが、前記第2の種類の階層部分は、前記半導体チップに接続されると共に前記配線が配置された前記本体の前記少なくとも1つの側面に配置される端面を有する電極を含まず、
前記配線は、前記複数の電極の端面に接続されている積層チップパッケージを製造する方法であって、
それぞれ、各々が前記本体に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される2つの基礎構造物を積層して、積層基礎構造物を作製する工程と、
前記積層基礎構造物を用いて、前記1つ以上の特定の対の階層部分を含む予め決められた2以上の数の対の階層部分が積層された本体前積層体を作製する工程と、
前記本体前積層体に含まれる前記1つ以上の特定の対の階層部分の数と同じ数の1つ以上の追加の第1の種類の階層部分を、前記本体前積層体に対して積層して、前記本体を作製する工程と、
前記本体に対して、前記配線を形成して、積層チップパッケージを完成させる工程とを備え、
前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
正常に動作しない半導体チップ予定部に接続されると共に前記配線が配置された前記本体の前記少なくとも1つの側面に配置される端面を有する電極を形成することなく、正常に動作する半導体チップ予定部に接続されるように前記複数の電極を形成する工程とを含むことを特徴とする積層チップパッケージの製造方法。 - 前記予め決められた2以上の数は4であることを特徴とする請求項1記載の積層チップパッケージの製造方法。
- 前記半導体チップは、4つの側面を有し、
前記複数の階層部分は、いずれも、更に、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部を含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有し、
前記複数の電極の端面は、それぞれ、前記絶縁部によって囲まれていることを特徴とする請求項1記載の積層チップパッケージの製造方法。 - 前記本体を作製する工程は、前記本体前積層体に含まれる前記1つ以上の特定の対の階層部分の数と同じ数の1つ以上の追加の特定の対の階層部分を、前記本体前積層体に対して積層して、前記本体を作製することを特徴とする請求項1記載の積層チップパッケージの製造方法。
- 前記本体を作製する工程は、前記本体前積層体に対して積層される前記1つ以上の追加の特定の対の階層部分の1つを、前記本体に含まれる前記複数対の階層部分の中で、前記本体の上面または下面に最も近い位置に配置することを特徴とする請求項4記載の積層チップパッケージの製造方法。
- 積層チップパッケージは、更に、前記本体の上面と下面の一方に配置された複数の端子を備え、前記配線は前記複数の端子に接続され、
積層チップパッケージの製造方法は、更に、前記積層チップパッケージを完成させる工程の前に、前記複数の端子を形成する工程を備え、
前記本体を作製する工程は、前記本体前積層体に対して積層される前記1つ以上の追加の特定の対の階層部分の1つを、前記本体に含まれる前記複数対の階層部分の中で、前記複数の端子が配置された前記本体の面から最も遠い位置に配置することを特徴とする請求項4記載の積層チップパッケージの製造方法。 - 前記本体を作製する工程は、前記本体前積層体に対して積層される前記1つ以上の追加の第1の種類の階層部分の1つを、前記本体に含まれる前記複数対の階層部分の中で、前記本体の上面または下面に最も近い位置に配置することを特徴とする請求項1記載の積層チップパッケージの製造方法。
- 積層チップパッケージは、更に、前記本体の上面と下面の一方に配置された複数の端子を備え、前記配線は前記複数の端子に接続され、
積層チップパッケージの製造方法は、更に、前記積層チップパッケージを完成させる工程の前に、前記複数の端子を形成する工程を備え、
前記本体を作製する工程は、前記本体前積層体に対して積層される前記1つ以上の追加の第1の種類の階層部分の1つを、前記本体に含まれる前記複数対の階層部分の中で、前記複数の端子が配置された前記本体の面から最も遠い位置に配置することを特徴とする請求項1記載の積層チップパッケージの製造方法。 - 積層チップパッケージは、更に、前記本体の上面と下面の一方に配置された複数の端子を備え、前記配線は前記複数の端子に接続され、
積層チップパッケージの製造方法は、更に、前記積層チップパッケージを完成させる工程の前に、前記複数の端子を形成する工程を備え、
前記本体を作製する工程と前記複数の端子を形成する工程は、前記1つ以上の追加の第1の種類の階層部分を、前記複数の端子が一体化された状態で前記本体前積層体に積層することによって、同時に行われることを特徴とする請求項1記載の積層チップパッケージの製造方法。 - 前記本体前積層体を作製する工程は、
前記積層基礎構造物を切断することによって、それぞれ前記本体に含まれる複数対の階層部分のうちのいずれかの対となる予定の部分が、複数個、階層部分の積層方向と直交する一方向に配列された1つ以上のバーを作製する工程と、
前記本体に含まれる複数対の階層部分のうちのいずれかとなる対の階層部分が複数作製されるように、前記1つ以上のバーを切断する工程と、
前記予め決められた2以上の数の対の階層部分を積層することによって、前記本体前積層体を完成させる工程とを含むことを特徴とする請求項1記載の積層チップパッケージの製造方法。 - 前記本体前積層体を作製する工程は、
前記積層基礎構造物を切断することによって、それぞれ前記本体に含まれる複数対の階層部分のうちのいずれかの対となる予定の部分が、複数個、階層部分の積層方向と直交する一方向に配列された複数のバーを作製する工程と、
前記予め決められた2以上の数と同じ数の2つ以上のバーを積層することによって、前記本体前積層体となる予定の部分が、複数個、階層部分の積層方向と直交する一方向に配列されたバー積層体を作製する工程と、
前記バー積層体を切断することによって、前記本体前積層体を完成させる工程とを含むことを特徴とする請求項1記載の積層チップパッケージの製造方法。 - 前記本体前積層体を作製する工程は、
前記予め決められた2以上の数と同じ数の前記積層基礎構造物を積層することによって、前記本体前積層体となる予定の部分が、複数個、階層部分の積層方向と直交する方向に配列された積層体集合体を作製する工程と、
前記積層体集合体を切断することによって、前記本体前積層体を完成させる工程とを含むことを特徴とする請求項1記載の積層チップパッケージの製造方法。 - 前記複数の電極を形成する工程は、
前記複数の電極を形成するために用いられ、全ての半導体チップ予定部に対応する複数の部分を含むフォトレジスト層を形成する工程と、
フォトリソグラフィにより前記フォトレジスト層をパターニングすることによって、後に前記複数の電極が収容される複数の溝部を有するフレームを形成する工程と、
前記フレームの複数の溝部内に前記複数の電極を形成する工程とを含むことを特徴とする請求項1記載の積層チップパッケージの製造方法。 - 前記フレームの複数の溝部内に前記複数の電極を形成する工程では、めっき法によって前記複数の電極を形成することを請求項13記載の積層チップパッケージの製造方法。
- 前記フレームを形成する工程は、
前記フォトレジスト層のうち、前記正常に動作しない半導体チップ予定部に対応する部分には、前記正常に動作しない半導体チップ予定部に接続されると共に前記配線が配置された前記本体の前記少なくとも1つの側面に配置される端面を有する電極に対応する潜像が形成されず、前記フォトレジスト層のうち、前記正常に動作する半導体チップ予定部に対応する部分には、前記複数の電極に対応した潜像が形成されるように、前記フォトレジスト層の露光を行う露光工程と、
前記露光工程の後で、前記フォトレジスト層を現像する工程とを含むことを特徴とする請求項13記載の積層チップパッケージの製造方法。 - 前記フォトレジスト層はネガ型であり、
前記フレームを形成する工程は、
前記フォトレジスト層のうち、前記正常に動作しない半導体チップ予定部に対応する部分に対しては、全面的に露光を行い、前記フォトレジスト層のうち、前記正常に動作する半導体チップ予定部に対応する部分に対しては、前記複数の電極に対応したパターンによる露光を行う露光工程と、
前記露光工程の後で、前記フォトレジスト層を現像する工程とを含むことを特徴とする請求項13記載の積層チップパッケージの製造方法。 - 前記フォトレジスト層はポジ型であり、
前記フレームを形成する工程は、
前記フォトレジスト層のうち、前記正常に動作しない半導体チップ予定部に対応する部分に対しては露光を行なわず、前記フォトレジスト層のうち、前記正常に動作する半導体チップ予定部に対応する部分に対しては、前記複数の電極に対応したパターンによる露光を行う露光工程と、
前記露光工程の後で、前記フォトレジスト層を現像する工程とを含むことを特徴とする請求項13記載の積層チップパッケージの製造方法。 - 前記フォトレジスト層はネガ型であり、
前記フレームを形成する工程は、
前記フォトレジスト層のうち、前記複数の部分の全てに対して、前記複数の電極に対応したパターンによる露光を行う第1の露光工程と、
前記第1の露光工程の前または後において、前記フォトレジスト層のうち、前記正常に動作しない半導体チップ予定部に対応する部分のみに対して、全面的に露光を行う第2の露光工程と、
前記第1および第2の露光工程の後で、前記フォトレジスト層を現像する工程とを含むことを特徴とする請求項13記載の積層チップパッケージの製造方法。 - 上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線とを備え、
前記本体は、積層された複数対の階層部分を含み、前記複数対の各々は、積層された2つの階層部分からなり、
前記複数対の階層部分は、1つの第1の種類の階層部分と1つの第2の種類の階層部分からなる特定の対の階層部分を複数含み、
前記複数の特定の対の数は偶数であり、
前記第1の種類の階層部分と第2の種類の階層部分は、いずれも、半導体チップを含み、
前記第1の種類の階層部分は、更に、それぞれ前記半導体チップに接続され、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された端面を有する複数の電極を含むが、前記第2の種類の階層部分は、前記半導体チップに接続されると共に前記配線が配置された前記本体の前記少なくとも1つの側面に配置される端面を有する電極を含まず、
前記配線は、前記複数の電極の端面に接続されていることを特徴とする積層チップパッケージ。 - 前記複数対の階層部分は、更に、2つの第1の種類の階層部分からなる対の階層部分を1つ以上含むことを特徴とする請求項19記載の積層チップパッケージ。
- 前記本体に含まれる前記第1の種類の階層部分の数は8であることを特徴とする請求項19記載の積層チップパッケージ。
- 前記第1の種類の階層部分における半導体チップは正常に動作するものであり、前記第2の種類の階層部分における半導体チップは正常に動作しないものであることを特徴とする請求項19記載の積層チップパッケージ。
- 前記半導体チップは、4つの側面を有し、
前記第1の種類の階層部分と第2の種類の階層部分は、いずれも、更に、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部を含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有し、
前記複数の電極の端面は、それぞれ、前記絶縁部によって囲まれていることを特徴とする請求項19記載の積層チップパッケージ。 - 前記複数の特定の対の階層部分のうちの1つは、前記本体に含まれる複数対の階層部分の中で、前記本体の上面または下面に最も近い位置に配置されているものであることを特徴とする請求項19記載の積層チップパッケージ。
- 更に、前記本体の上面と下面の一方に配置された複数の端子を備え、
前記配線は前記複数の端子に接続され、
前記複数の特定の対の階層部分のうちの1つは、前記本体に含まれる複数対の階層部分の中で、前記複数の端子が配置された前記本体の面から最も遠い位置に配置されているものであることを特徴とする請求項19記載の積層チップパッケージ。 - 上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線とを備え、
前記本体は、8つの第1の種類の階層部分と少なくとも1つの第2の種類の階層部分からなる積層された少なくとも9つの階層部分を含み、
前記少なくとも9つの階層部分は、少なくとも4つの対の階層部分を含み、前記少なくとも4つの対の各々は、積層された2つの階層部分からなり、
前記少なくとも4つの対の階層部分は、1つの第1の種類の階層部分と1つの第2の種類の階層部分からなる特定の対の階層部分を少なくとも1つ含み、
前記第1の種類の階層部分と第2の種類の階層部分は、いずれも、半導体チップを含み、
前記第1の種類の階層部分は、更に、それぞれ前記半導体チップに接続され、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された端面を有する複数の電極を含むが、前記第2の種類の階層部分は、前記半導体チップに接続されると共に前記配線が配置された前記本体の前記少なくとも1つの側面に配置される端面を有する電極を含まず、
前記配線は、前記複数の電極の端面に接続されていることを特徴とする積層チップパッケージ。 - 前記第1の種類の階層部分における半導体チップは正常に動作するものであり、前記第2の種類の階層部分における半導体チップは正常に動作しないものであることを特徴とする請求項26記載の積層チップパッケージ。
- 前記半導体チップは、4つの側面を有し、
前記第1の種類の階層部分と第2の種類の階層部分は、いずれも、更に、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部を含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有し、
前記複数の電極の端面は、それぞれ、前記絶縁部によって囲まれていることを特徴とする請求項26記載の積層チップパッケージ。 - 前記少なくとも9つの階層部分は、更に、前記少なくとも9つの階層部分の中で、前記本体の上面または下面に最も近い位置に配置された追加の第1の種類の階層部分を含むことを特徴とする請求項26記載の積層チップパッケージ。
- 更に、前記本体の上面と下面の一方に配置された複数の端子を備え、
前記配線は前記複数の端子に接続され、
前記少なくとも9つの階層部分は、更に、前記少なくとも9つの階層部分の中で、前記複数の端子が配置された前記本体の面から最も遠い位置に配置された追加の第1の種類の階層部分を含むことを特徴とする請求項26記載の積層チップパッケージ。 - 更に、前記本体の上面と下面の一方に配置された複数の端子を備え、
前記配線は前記複数の端子に接続され、
前記少なくとも9つの階層部分は、更に、前記少なくとも9つの階層部分の中で、前記複数の端子が配置された前記本体の面に最も近い位置に配置された追加の第1の種類の階層部分を含むことを特徴とする請求項26記載の積層チップパッケージ。
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