JP2012124455A - 積層チップパッケージの製造方法 - Google Patents

積層チップパッケージの製造方法 Download PDF

Info

Publication number
JP2012124455A
JP2012124455A JP2011149245A JP2011149245A JP2012124455A JP 2012124455 A JP2012124455 A JP 2012124455A JP 2011149245 A JP2011149245 A JP 2011149245A JP 2011149245 A JP2011149245 A JP 2011149245A JP 2012124455 A JP2012124455 A JP 2012124455A
Authority
JP
Japan
Prior art keywords
substructure
layer
portions
subpackage
wires
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011149245A
Other languages
English (en)
Other versions
JP5313305B2 (ja
Inventor
Yoshitaka Sasaki
芳高 佐々木
Hiroyuki Ito
浩幸 伊藤
Hiroshi Ikejima
寛 池島
Atsushi Iijima
淳 飯島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SAE Magnetics HK Ltd
Headway Technologies Inc
Original Assignee
SAE Magnetics HK Ltd
Headway Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SAE Magnetics HK Ltd, Headway Technologies Inc filed Critical SAE Magnetics HK Ltd
Publication of JP2012124455A publication Critical patent/JP2012124455A/ja
Application granted granted Critical
Publication of JP5313305B2 publication Critical patent/JP5313305B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】積層された複数の半導体チップを含む本体の側面に配線が配置された積層チップパッケージを、低コストで短時間に大量生産する。
【解決手段】積層チップパッケージは、複数の階層部分を含む本体と、本体の側面に配置された複数のワイヤを含む配線を備えている。積層チップパッケージの製造方法は、積層基礎構造物１２０を作製する工程と、積層基礎構造物１２０を切断する工程を備えている。積層基礎構造物１２０は、配列された複数の分離前本体２Ｐと、隣接する２つの分離前本体２Ｐの間に配置された複数の収容部１３３と、複数の収容部１３３内に収容された複数の予備ワイヤ１４３を含んでいる。複数の収容部１３３は、感光性樹脂層に対してフォトリソグラフィによって形成される。積層基礎構造物１２０を切断する工程において、複数の分離前本体２Ｐが互いに分離され、予備ワイヤ１４３によってワイヤが形成される。
【選択図】図４０

Description

本発明は、積層された複数の半導体チップを含む積層チップパッケージの製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。
貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、貫通電極は、積層チップパッケージの側面に露出しないので、この貫通電極を、積層チップパッケージの端子として利用することができない。そのため、貫通電極方式では、積層チップパッケージの側面に端子が必要な場合には、積層チップパッケージの側面に端子を形成し、且つ端子と貫通電極とを電気的に接続する電気的経路を形成する必要がある。
そこで、積層チップパッケージの側面に、積層された複数のチップ間の電気的接続を行う複数のワイヤを含む配線を設けることが考えられる。この場合には、ワイヤは、積層チップパッケージの側面に配置された端子としても利用することが可能になる。
特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書
Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月
特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。
前述のように、特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。
特許文献２に記載された多層モジュールの製造方法によれば、モジュール積層体に含まれる複数の多層モジュールについて一括して複数の導電線を形成することができるため、多層モジュール毎に複数の導電線を形成する場合に比べると、導電線を形成するための工程数を少なくすることができる。しかし、それでも、この方法では、モジュールアレイ積層体を切断して得られる複数のモジュール積層体の各々に対して導電線を形成する工程が必要であるため、やはり導電線を形成するための工程数が多くなり、多層モジュールのコストが高くなるという問題点がある。
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含む本体の側面に配線が配置された積層チップパッケージを、低コストで短時間に大量生産できるようにした積層チップパッケージの製造方法を提供することにある。
本発明の製造方法によって製造される積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された複数のワイヤを含む配線とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分の各々は、４つの側面を有する半導体チップと、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部とを含んでいる。絶縁部は、複数のワイヤが配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有している。複数の階層部分のうちの少なくとも１つにおいて、半導体チップは、複数のワイヤのうちの２つ以上のワイヤに電気的に接続されている。
本発明の積層チップパッケージの製造方法は、上記積層チップパッケージを複数個製造する方法である。この製造方法は、各々が本体に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個の積層チップパッケージが形成されるように、積層基礎構造物を切断する工程とを備えている。
積層基礎構造物は、それぞれ後に互いに分離されることによって本体となる、配列された複数の分離前本体と、隣接する２つの分離前本体の間に配置された、複数の予備ワイヤを収容するための複数の収容部と、複数の収容部内に収容された複数の予備ワイヤとを含んでいる。
本発明の積層チップパッケージの製造方法では、積層基礎構造物を作製する工程において、絶縁部の少なくとも一部を構成するための感光性樹脂層を形成し、複数の収容部は、感光性樹脂層に対して、フォトリソグラフィによって形成される。また、積層基礎構造物を切断する工程において、複数の分離前本体が互いに分離され且つ予備ワイヤによってワイヤが形成される。
本発明の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、後に積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の収容部を形成する工程と、初期積層基礎構造物が積層基礎構造物になるように、複数の収容部内に複数の予備ワイヤを形成する工程とを含んでいてもよい。
また、本発明の積層チップパッケージの製造方法において、複数の基礎構造物の各々は、複数の予備ワイヤを構成するための複数の導体部と、複数の収容部を構成するための複数の予備収容部とを含んでいてもよい。また、積層基礎構造物を作製する工程は、各基礎構造物を作製するための工程として、感光性樹脂層に対して、フォトリソグラフィによって、複数の予備収容部を形成する工程と、複数の予備収容部内に複数の導体部を形成する工程とを含んでいてもよい。この場合、積層基礎構造物を作製する工程において、複数の基礎構造物のそれぞれの複数の予備収容部が合わさって複数の収容部が構成され、複数の基礎構造物における複数の導体部同士が互いに電気的に接続されることによって複数の予備ワイヤが構成される。
また、本発明の積層チップパッケージの製造方法では、積層基礎構造物を切断する工程において、予備ワイヤが切断されてワイヤが形成されてもよい。
また、本発明の積層チップパッケージの製造方法において、複数の階層部分のうちの少なくとも１つは、半導体チップと複数のワイヤのうちの２つ以上のワイヤとを電気的に接続する複数の電極を含んでいてもよい。
また、本発明の積層チップパッケージの製造方法において、半導体チップは、複数のメモリセルを含んでいてもよい。
本発明の積層チップパッケージの製造方法によれば、少ない工程数で、積層された複数の半導体チップを含む本体の側面に配線が配置された積層チップパッケージを複数個製造することが可能になる。従って、本発明によれば、積層チップパッケージを、低コストで短時間に大量生産することが可能になるという効果を奏する。
本発明の第１の実施の形態に係る複合型積層チップパッケージの斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。 下側から見た図２の積層チップパッケージを示す斜視図である。 図２に示した積層チップパッケージにおける第１の階層部分を示す平面図である。 図４に示した第１の階層部分を示す斜視図である。 図２に示した積層チップパッケージにおける第２の階層部分を示す斜視図である。 図２に示した積層チップパッケージにおける第３の階層部分を示す斜視図である。 図２に示した積層チップパッケージにおける第４の階層部分を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージにおける複数の第２の端子と下面配線を上から見た状態で示す平面図である。 本発明の第１の実施の形態における第１の追加部分を示す斜視図である。 下側から見た図１０の追加部分を示す斜視図である。 本発明の第１の実施の形態における第２の追加部分を示す斜視図である。 本発明の第１の実施の形態における第３の追加部分を示す斜視図である。 本発明の第１の実施の形態における第４の追加部分を示す斜視図である。 本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第１の例を示す斜視図である。 本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第２の例を示す斜視図である。 本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第３の例を示す斜視図である。 本発明の第１の実施の形態における、２つの追加部分を含む複合型積層チップパッケージの例を示す斜視図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージを用いたメモリデバイスの構成を示すブロック図である。 図１９に示したメモリデバイスにおいて不良の半導体チップが存在する場合の対処方法を示すブロック図である。 半導体チップに含まれるメモリセルの一例を示す断面図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。 図２２に示した基礎構造物前ウェハの一部を拡大して示す平面図である。 図２３における２４−２４線断面図である。 図２３に示した工程に続く工程を示す平面図である。 図２５における２６−２６線断面図である。 図２６に示した工程に続く工程を示す断面図である。 図２７に示した工程に続く工程を示す断面図である。 図２８に示した工程に続く工程を示す断面図である。 図２９に示した工程を示す平面図である。 図２９に示した工程に続く工程を示す断面図である。 図３１に示した工程に続く工程を示す断面図である。 図３２に示した工程に続く工程を示す断面図である。 図３３に示した工程に続く工程を示す断面図である。 図３４に示した工程で作製される初期積層基礎構造物を示す斜視図である。 図３４に示した工程に続く工程における初期積層基礎構造物の一部を示す平面図である。 図３６に示した初期積層基礎構造物の一部の斜視図である。 図３６に示した初期積層基礎構造物における複数の予備電極を示す斜視図である。 図３８に示した工程に続く工程を示す断面図である。 図３９に示した工程に続く工程を示す断面図である。 図４０に示した工程を示す平面図である。 図４０に示した工程で形成される予備ワイヤを示す斜視図である。 図４０に示した工程に続く工程を示す断面図である。 図４３に示した工程を示す平面図である。 図４３に示した工程で形成されるワイヤを示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第１の変形例における一工程を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第２の変形例における一工程を示す平面図である。 図４７に示した工程を示す斜視図である。 上下に隣接する２つのサブパッケージの端子同士の接続部分を示す側面図である。 上下に隣接する２つのサブパッケージの端子間の位置ずれについて説明するための説明図である。 ２つのサブパッケージを積層する方法の一例を示す斜視図である。 本発明の第２の実施の形態に係る複合型積層チップパッケージの製造方法における一工程を示す断面図である。 図５２に示した工程に続く工程を示す断面図である。 図５３に示した工程に続く工程を示す断面図である。 図５４に示した工程に続く工程を示す断面図である。 図５５に示した工程に続く工程を示す断面図である。 図５６に示した工程に続く工程を示す断面図である。
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図９を参照して、本発明の第１の実施の形態に係る積層チップパッケージおよび複合型積層チップパッケージの構成について説明する。図１は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図２は、本実施の形態に係る積層チップパッケージの斜視図である。図３は、下側から見た図２の積層チップパッケージを示す斜視図である。図４は、図２に示した積層チップパッケージにおける第１の階層部分を示す平面図である。図５は、図４に示した第１の階層部分を示す斜視図である。図６は、図２に示した積層チップパッケージにおける第２の階層部分を示す斜視図である。図７は、図２に示した積層チップパッケージにおける第３の階層部分を示す斜視図である。図８は、図２に示した積層チップパッケージにおける第４の階層部分を示す斜視図である。図９は、本実施の形態に係る積層チップパッケージにおける複数の第２の端子と下面配線を上から見た状態で示す平面図である。
図１に示したように、本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。図１には、複合型積層チップパッケージ１が２つのサブパッケージ１Ａ，１Ｂを備え、サブパッケージ１Ａがサブパッケージ１Ｂの上に配置された例を示している。以下、任意のサブパッケージに関しては、符号１Ｓを付して表す。サブパッケージ１Ｓは、本実施の形態に係る積層チップパッケージである。
図２および図３に示したように、サブパッケージ１Ｓは、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。サブパッケージ１Ｓは、更に、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３を備えている。図２および図３に示した例では、複数のワイヤＷは、側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置されて複数のワイヤＷに電気的に接続された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数のワイヤＷに電気的に接続された複数の第２の端子５とを含んでいる。本体２は、更に、上面配線４Ｗと、下面配線５Ｗと、絶縁層８とを含んでいる。上面配線４Ｗは、主要部分２Ｍの上面２Ｍａにおいて複数の第１の端子４と複数のワイヤＷとを電気的に接続する。下面配線５Ｗは、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５と複数のワイヤＷとを電気的に接続する。絶縁層８は、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５の周囲に配置されて、下面配線５Ｗを覆っている。図２および図３では、絶縁層８を破線で示している。
本体２の上面２ａに垂直な方向から見たときに、複数の第２の端子５は、複数の第１の端子４とオーバーラップする位置に配置されている。従って、２つのサブパッケージ１Ｓを上下に配置した場合、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に対向する。本実施の形態では、複数のサブパッケージ１Ｓを積層する場合、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側のサブパッケージ１Ｓにおける複数の第２の端子５が下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
複数の階層部分１０は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。上下に隣接する２つの階層部分１０は、例えば接着剤によって接合されている。図２および図３には、一例として、主要部分２Ｍが、４つの階層部分１０を含んでいる例を示している。しかし、主要部分２Ｍに含まれる階層部分１０の数は４つに限らず、複数であればよい。以下、図２および図３に示したサブパッケージ１Ｓに含まれる４つの階層部分１０を、上から順に、第１の階層部分１０Ｓ１、第２の階層部分１０Ｓ２、第３の階層部分１０Ｓ３、第４の階層部分１０Ｓ４と呼ぶ。
次に、図４ないし図８を参照して、階層部分１０（１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４）について説明する。図４は、第１の階層部分１０Ｓ１を示す平面図である。図５は、図４に示した第１の階層部分１０Ｓ１を示す斜視図である。図６は、第２の階層部分１０Ｓ２を示す斜視図である。図７は、第３の階層部分１０Ｓ３を示す斜視図である。図８は、第４の階層部分１０Ｓ４を示す斜視図である。
階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数のワイヤＷに電気的に接続された複数の電極３２とを含んでいる。絶縁部３１は、複数のワイヤＷが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図４ないし図８に示した例では、絶縁部３１は、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆを有している。絶縁部３１の４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆは、それぞれ、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの外側に位置している。
１つのサブパッケージ１Ｓにおける複数の階層部分１０のうちの少なくとも１つにおいて、半導体チップ３０は、複数の電極３２のうちの２つ以上の電極３２を介して、複数のワイヤＷのうちの２つ以上のワイヤＷに電気的に接続されている。
以下、本実施の形態における複数の端子４，５、複数のワイヤＷおよび複数の電極３２について詳しく説明する。本実施の形態では、複数の第２の端子５が、それぞれ対応する第１の端子４にワイヤＷを介して電気的に接続されることによって、互いに電気的に接続された第１の端子４と第２の端子５の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。
図２および図３に示した例では、複数の第１の端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６と、第３の種類の端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６とを含んでいる。同様に複数の第２の端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｂ１，５Ｂ２，５Ｂ３，５Ｂ４，５Ｂ５，５Ｂ６と、第３の種類の端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６とを含んでいる。端子５Ａ１〜５Ａ４，５Ｂ１〜５Ｂ６，５Ｃ１〜５Ｃ６は、それぞれ、端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６と対を形成している。
端子の対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。
端子の対（４Ｂ１，５Ｂ１）、（４Ｂ２，５Ｂ２）、（４Ｂ３，５Ｂ３）、（４Ｂ４，５Ｂ４）、（４Ｂ５，５Ｂ５）、（４Ｂ６，５Ｂ６）、（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。
本体２の上面２ａに垂直な方向から見たときに、端子５Ｂ１，５Ｂ２，５Ｂ３，５Ｂ４，５Ｂ５，５Ｂ６，５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６は、それぞれ、端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６，４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６とオーバーラップする位置にある。
複数のワイヤＷは、第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４と、第２の種類のワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６と、第３の種類のワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６とを含んでいる。第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４は、それぞれ、オーバーラップ端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５を電気的に接続している。第１の種類の複数のワイヤＷＡ１〜ＷＡ４は、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有するものである。
第２の種類のワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６は、それぞれ、非オーバーラップ端子対（４Ｂ１，５Ｂ１）、（４Ｂ２，５Ｂ２）、（４Ｂ３，５Ｂ３）、（４Ｂ４，５Ｂ４）、（４Ｂ５，５Ｂ５）、（４Ｂ６，５Ｂ６）の各々における第１の端子４と第２の端子５を電気的に接続している。第２の種類のワイヤＷＢ１〜ＷＢ６は、主要部分２Ｍ内の複数の階層部分１０における複数の半導体チップ３０のいずれにも電気的に接続されていない。この第２の種類のワイヤＷＢ１〜ＷＢ６を、バイパスワイヤとも呼ぶ。
第３の種類のワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６は、それぞれ、非オーバーラップ端子対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）の各々における第１の端子４と第２の端子５を電気的に接続している。第３の種類のワイヤＷＣ１〜ＷＣ６は、主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおける半導体チップ３０との電気的接続に用いられる。この第３の種類のワイヤＷＣ１〜ＷＣ６を、チップ接続ワイヤとも呼ぶ。
図２に示したように、主要部分２Ｍの上面２Ｍａにおいて、第１の端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６は、それぞれ、それらに最も近い位置にあるワイヤＷＡ１〜ＷＡ４，ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に電気的に接続されている。また、図３に示したように、主要部分２Ｍの下面２Ｍｂにおいて、複数の第２の端子５のうちの端子５Ａ１〜５Ａ４は、それぞれ、それらに最も近い位置にあるワイヤＷＡ１〜ＷＡ４に電気的に接続されている。しかし、複数の第２の端子５のうちの端子５Ｂ１〜５Ｂ６，５Ｃ１〜５Ｃ６は、それぞれ、それらに最も近い位置にあるワイヤに隣接するワイヤＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に電気的に接続されている。
図４ないし図８に示したように、複数の電極３２は、以下の第１ないし第４の種類の電極を含んでいる。第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ａ１，４Ａ２，４Ａ３，４Ａ４に対応する位置にある。また、第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、第１の種類のワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に電気的に接続されている。主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。
第２の種類の電極３２Ｂ１，３２Ｂ２，３２Ｂ３，３２Ｂ４，３２Ｂ５，３２Ｂ６は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６に対応する位置にある。また、第２の種類の電極３２Ｂ１，３２Ｂ２，３２Ｂ３，３２Ｂ４，３２Ｂ５，３２Ｂ６は、それぞれ、第２の種類のワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６に電気的に接続されている。
第３の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６に対応する位置にある。また、第３の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６は、それぞれ、第３の種類のワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６に電気的に接続されている。第２の種類の電極３２Ｂ１〜３２Ｂ６と第３の種類の電極３２Ｃ１〜３２Ｃ６は、半導体チップ３０に接触しない。
第４の種類の電極３２Ｄ１，３２Ｄ２は、階層部分１０毎に異なる信号が対応付けられる電極である。図４および図５に示したように、第１の階層部分１０Ｓ１では、電極３２Ｄ１は電極３２Ｃ１に電気的に接続され、この電極３２Ｃ１を介してワイヤＷＣ１に電気的に接続されている。また、第１の階層部分１０Ｓ１では、電極３２Ｄ２は電極３２Ｃ３に電気的に接続され、この電極３２Ｃ３を介してワイヤＷＣ３に電気的に接続されている。
図６に示したように、第２の階層部分１０Ｓ２では、電極３２Ｄ１は電極３２Ｃ１に電気的に接続され、この電極３２Ｃ１を介してワイヤＷＣ１に電気的に接続されている。また、第２の階層部分１０Ｓ２では、電極３２Ｄ２は電極３２Ｃ４に電気的に接続され、この電極３２Ｃ４を介してワイヤＷＣ４に電気的に接続されている。
図７に示したように、第３の階層部分１０Ｓ３では、電極３２Ｄ１は電極３２Ｃ２に電気的に接続され、この電極３２Ｃ２を介してワイヤＷＣ２に電気的に接続されている。また、第３の階層部分１０Ｓ３では、電極３２Ｄ２は電極３２Ｃ５に電気的に接続され、この電極３２Ｃ５を介してワイヤＷＣ５に電気的に接続されている。
図８に示したように、第４の階層部分１０Ｓ４では、電極３２Ｄ１は電極３２Ｃ２に電気的に接続され、この電極３２Ｃ２を介してワイヤＷＣ２に電気的に接続されている。また、第４の階層部分１０Ｓ４では、電極３２Ｄ２は電極３２Ｃ６に電気的に接続され、この電極３２Ｃ６を介してワイヤＷＣ６に電気的に接続されている。
主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第４の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
主要部分２Ｍにおいて最も上に位置する第１の階層部分１０Ｓ１以外の階層部分１０Ｓ２，１０Ｓ３，１０Ｓ４では、絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２も覆っている。第１の階層部分１０Ｓ１では、絶縁部３１は、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を覆わずに、半導体チップ３０の第１の面３０ａと電極３２の他の部分を覆っている。絶縁部３１によって覆われていない電極３２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の端子４を構成している。このように、本実施の形態では、複数の第１の端子４は、第１の階層部分１０Ｓ１における電極３２Ｄ１，３２Ｄ２以外の複数の電極３２を用いて構成されている。第１の階層部分１０Ｓ１の複数の電極３２における絶縁部３１に覆われた部分は、上面配線４Ｗとなる。図１ないし図３では、第１の階層部分１０Ｓ１における絶縁部３１の一部を破線で表している。
サブパッケージ１Ｓ内の複数の階層部分１０は、少なくとも１つの第１の種類の階層部分を含んでいる。サブパッケージ１Ｓ内の複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分を含んでいてもよい。第１の種類の階層部分における半導体チップ３０は正常に動作するものであり、第２の種類の階層部分における半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。以下、第１の種類の階層部分と第２の種類の階層部分とを区別する場合には、第１の種類の階層部分については符号１０Ａで表し、第２の種類の階層部分については符号１０Ｂで表す。
第１の種類の階層部分１０Ａでは、半導体チップ３０は、複数のワイヤＷのうちの２つ以上のワイヤＷに電気的に接続されている。具体的には、第１の種類の階層部分１０Ａでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。これにより、第１の種類の階層部分１０Ａでは、半導体チップ３０は、ワイヤＷＡ１〜ＷＡ４と、ワイヤＷＣ１，ＷＣ２の一方と、ワイヤＷＣ３〜ＷＣ６のいずれかに電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、半導体チップ３０は、いずれのワイヤＷにも電気的に接続されていない。
複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、複数のサブパッケージ１Ｓに後で説明する追加部分を加えて、複合型積層チップパッケージ１を構成する。これについては、後で詳しく説明する。
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含む複合型積層チップパッケージ１によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ１によれば、複合型積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。
半導体チップ３０が複数のメモリセルを含んでいる場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。
本実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓは、それぞれワイヤＷによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを積層し互いに電気的に接続した場合に、複数のサブパッケージ１Ｓの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることができる。
以下、本実施の形態に係る複合型積層チップパッケージ１を用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージおよび複合型積層チップパッケージ１について更に詳しく説明する。図１９は、本実施の形態に係る複合型積層チップパッケージ１を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８と、これらのメモリチップを制御するコントローラ９０とを備えている。
メモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８は、それぞれ、図１に示したサブパッケージ１Ａにおける階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４ならびにサブパッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４内の半導体チップ３０である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ９０は、複合型積層チップパッケージ１とは別に設けられ、サブパッケージ１Ａの複数の第１の端子４またはサブパッケージ１Ｂの複数の第２の端子５に電気的に接続される。
メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。
８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。
図１９に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１，ＭＣ２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ３，ＭＣ４の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ５，ＭＣ６の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ７，ＭＣ８の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。このように、図１９に示した例では、信号線９３Ｃ１をメモリチップＭＣ１，ＭＣ２で共用し、信号線９３Ｃ２をメモリチップＭＣ３，ＭＣ４で共用し、信号線９３Ｃ３をメモリチップＭＣ５，ＭＣ６で共用し、信号線９３Ｃ４をメモリチップＭＣ７，ＭＣ８で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。
図１９に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８を備えている。信号線９３Ｒ１〜９３Ｒ８の各一端はコントローラ９０に電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８の他端は、それぞれ、メモリチップＭＣ１〜ＭＣ８の電極パッドＲ／Ｂに電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８は、それぞれ、レディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を伝達する。
以下、図２に示したサブパッケージ１Ｓを図１における上側のサブパッケージ１Ａとみなし、図３に示したサブパッケージ１Ｓを図１における下側のサブパッケージ１Ｂとみなして、サブパッケージ１Ａ，１Ｂにおける複数のワイヤＷと、図１９に示した複数の信号線との関係について説明する。
サブパッケージ１Ａの端子４Ａ１〜４Ａ４は、サブパッケージ１ＡのワイヤＷＡ１〜ＷＡ４を介して、サブパッケージ１Ａの端子５Ａ１〜５Ａ４に電気的に接続されている。サブパッケージ１Ａの端子５Ａ１〜５Ａ４は、サブパッケージ１Ｂの端子４Ａ１〜４Ａ４に電気的に接続されている。サブパッケージ１Ｂの端子４Ａ１〜４Ａ４は、サブパッケージ１ＢのワイヤＷＡ１〜ＷＡ４を介して、サブパッケージ１Ｂの端子５Ａ１〜５Ａ４に電気的に接続されている。このようして形成されたサブパッケージ１Ａの端子４Ａ１〜４Ａ４からサブパッケージ１Ｂの端子５Ａ１〜５Ａ４に至る複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
サブパッケージ１Ａの端子４Ｃ１は、サブパッケージ１ＡのワイヤＷＣ１を介して、サブパッケージ１Ａの端子５Ｃ１に電気的に接続されている。サブパッケージ１Ａの端子５Ｃ１は、サブパッケージ１Ｂの端子４Ｂ１に電気的に接続されている。サブパッケージ１Ｂの端子４Ｂ１は、サブパッケージ１ＢのワイヤＷＢ１を介して、サブパッケージ１Ｂの端子５Ｂ１に電気的に接続されている。このようにして、サブパッケージ１Ａの端子４Ｃ１、サブパッケージ１ＡのワイヤＷＣ１、サブパッケージ１Ａの端子５Ｃ１、サブパッケージ１Ｂの端子４Ｂ１、サブパッケージ１ＢのワイヤＷＢ１およびサブパッケージ１Ｂの端子５Ｂ１を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｃ１の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｃ１またはサブパッケージ１Ｂの端子５Ｂ１を介して、チップイネーブル信号ＣＥ１が与えられる。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップ３０のうち、サブパッケージ１Ａの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ電気的に接続されている。なぜならば、この電気的経路は、サブパッケージ１Ａでは階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に電気的に接続されたチップ接続ワイヤＷＣ１を経由するが、サブパッケージ１ＢではバイパスワイヤＷＢ１を経由するからである。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１，ＭＣ２にのみチップイネーブル信号ＣＥ１を与えることのできる電気的経路が形成される。
同様にして、サブパッケージ１Ａの端子４Ｃ２、サブパッケージ１ＡのワイヤＷＣ２、サブパッケージ１Ａの端子５Ｃ２、サブパッケージ１Ｂの端子４Ｂ２、サブパッケージ１ＢのワイヤＷＢ２およびサブパッケージ１Ｂの端子５Ｂ２を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｃ２の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｃ２またはサブパッケージ１Ｂの端子５Ｂ２を介して、チップイネーブル信号ＣＥ２が与えられる。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ａの階層部分１０Ｓ３，１０Ｓ４内の半導体チップすなわちメモリチップＭＣ３，ＭＣ４にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ３，ＭＣ４にのみチップイネーブル信号ＣＥ２を与えることのできる電気的経路が形成される。
また、サブパッケージ１Ａの端子４Ｂ１、サブパッケージ１ＡのワイヤＷＢ１、サブパッケージ１Ａの端子５Ｂ１、サブパッケージ１Ｂの端子４Ｃ１、サブパッケージ１ＢのワイヤＷＣ１およびサブパッケージ１Ｂの端子５Ｃ１を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｃ３の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｂ１またはサブパッケージ１Ｂの端子５Ｃ１を介して、チップイネーブル信号ＣＥ３が与えられる。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ｂの階層部分１０Ｓ１，１０Ｓ２内の半導体チップすなわちメモリチップＭＣ５，ＭＣ６にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ５，ＭＣ６にのみチップイネーブル信号ＣＥ３を与えることのできる電気的経路が形成される。
同様にして、サブパッケージ１Ａの端子４Ｂ２、サブパッケージ１ＡのワイヤＷＢ２、サブパッケージ１Ａの端子５Ｂ２、サブパッケージ１Ｂの端子４Ｃ２、サブパッケージ１ＢのワイヤＷＣ２およびサブパッケージ１Ｂの端子５Ｃ２を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｃ４の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｂ２またはサブパッケージ１Ｂの端子５Ｃ２を介して、チップイネーブル信号ＣＥ４が与えられる。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ｂの階層部分１０Ｓ３，１０Ｓ４内の半導体チップすなわちメモリチップＭＣ７，ＭＣ８にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ７，ＭＣ８にのみチップイネーブル信号ＣＥ４を与えることのできる電気的経路が形成される。
また、サブパッケージ１Ａの端子４Ｃ３、サブパッケージ１ＡのワイヤＷＣ３、サブパッケージ１Ａの端子５Ｃ３、サブパッケージ１Ｂの端子４Ｂ３、サブパッケージ１ＢのワイヤＷＢ３およびサブパッケージ１Ｂの端子５Ｂ３を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｒ１の一部を構成する。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ａの階層部分１０Ｓ１内の半導体チップすなわちメモリチップＭＣ１にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１のみのレディー／ビジー信号を伝達して、サブパッケージ１Ａの端子４Ｃ３またはサブパッケージ１Ｂの端子５Ｂ３より出力することのできる電気的経路が形成される。
以下、同様にして、メモリチップＭＣ２〜ＭＣ４のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる３つの電気的経路も形成される。
また、サブパッケージ１Ａの端子４Ｂ３、サブパッケージ１ＡのワイヤＷＢ３、サブパッケージ１Ａの端子５Ｂ３、サブパッケージ１Ｂの端子４Ｃ３、サブパッケージ１ＢのワイヤＷＣ３およびサブパッケージ１Ｂの端子５Ｃ３を経由する電気的経路が形成される。この電気的経路は、図１９に示した信号線９３Ｒ５の一部を構成する。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ｂの階層部分１０Ｓ１内の半導体チップすなわちメモリチップＭＣ５にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ５のみのレディー／ビジー信号を伝達して、サブパッケージ１Ａの端子４Ｂ３またはサブパッケージ１Ｂの端子５Ｃ３より出力することのできる電気的経路が形成される。
以下、同様にして、メモリチップＭＣ６〜ＭＣ８のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる３つの電気的経路も形成される。
以上説明した例によれば、同じ構成のサブパッケージ１Ａ，１Ｂの同じ階層にある半導体チップ３０（メモリチップ）に対応付けられるチップイネーブル信号またはレディー／ビジー信号を、サブパッケージ１Ａ，１Ｂ毎に容易に変えることができる。
次に、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合の本実施の形態における対処方法について説明する。この場合、本実施の形態では、複数のサブパッケージ１Ｓに追加部分を加えて、複合型積層チップパッケージ１を構成する。
追加部分は、少なくとも１つの追加半導体チップと、追加部分配線とを備えている。追加部分配線は、少なくとも１つの追加半導体チップが少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、複数のサブパッケージ１Ｓのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップとの電気的接続関係を規定する。
図１０は、第１の追加部分を示す斜視図である。図１１は、下側から見た図１０の追加部分を示す斜視図である。図１２ないし図１４は、それぞれ第２ないし第４の追加部分を示す斜視図である。第１ないし第４の追加部分５１Ｓ１，５１Ｓ２，５１Ｓ３，５１Ｓ４は、いずれも、上面、下面および４つの側面を有する追加部分本体６０と、追加部分配線５３とを備えている。追加部分本体６０は、１つの追加半導体チップ８０を含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。追加部分本体６０は、１つの第１の種類の階層部分１０Ａに相当する。以下、任意の追加部分については、符号５１で表す。
追加部分配線５３は、追加部分本体６０の少なくとも１つの側面に配置された複数の追加部分ワイヤＡＷと、追加部分本体６０の上面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第２の追加部分端子５５とを含んでいる。複数の第１の追加部分端子５４の形状および配置は、図２に示した複数の第１の端子４と同じである。複数の第２の追加部分端子５５は、複数の第１の追加部分端子５４とオーバーラップする位置に配置されている。複数の追加部分ワイヤＡＷは、互いにオーバーラップする位置にある第１の追加部分端子５４と第２の追加部分端子５５とを電気的に接続している。
追加部分本体６０は、更に、追加半導体チップ８０の上面および下面と、４つの側面のうちの少なくとも１つの側面を覆う絶縁部８１と、複数の追加部分ワイヤＡＷに電気的に接続された複数の電極８２とを含んでいる。絶縁部８１は、複数の追加部分ワイヤＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図１０ないし図１４に示した例では、絶縁部８１は、追加半導体チップ８０の４つの側面の全てを覆い、絶縁部８１は、追加部分本体６０の４つの側面に配置された４つの端面を有している。電極８２は、複数の追加部分ワイヤＡＷが配置された追加部分本体６０の少なくとも１つの側面により近い位置に配置された端部を有し、この端部に追加部分ワイヤＡＷが電気的に接続されている。複数の第１の追加部分端子５４と複数の第２の追加部分端子５５は、絶縁部８１から露出している。図１０ないし図１４では、絶縁部８１の一部を破線で表している。
図１０および図１１に示した第１の追加部分５１Ｓ１における複数の電極８２の形状および配置は、図４および図５に示した第１の階層部分１０Ｓ１における複数の電極３２と同じである。図１２に示した第２の追加部分５１Ｓ２における複数の電極８２の形状および配置は、図６に示した第２の階層部分１０Ｓ２における複数の電極３２と同じである。図１３に示した第３の追加部分５１Ｓ３における複数の電極８２の形状および配置は、図７に示した第３の階層部分１０Ｓ３における複数の電極３２と同じである。図１４に示した第４の追加部分５１Ｓ４における複数の電極８２の形状および配置は、図８に示した第４の階層部分１０Ｓ４における複数の電極３２と同じである。
複数の電極８２は、電極３２Ｄ１，３２Ｄ２に対応する電極８２Ｄ１，８２Ｄ２と、それ以外の複数の電極とを含んでいる。複数の第１の追加部分端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。すなわち、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の追加部分端子５４を構成している。電極３２Ａ１〜３２Ａ４に対応する複数の電極８２と、電極８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。
複数の追加部分ワイヤＡＷは、それぞれワイヤＷＡ１〜ＷＡ４，ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に対応するワイヤＡＷＡ１〜ＡＷＡ４，ＡＷＢ１〜ＡＷＢ６，ＡＷＣ１〜ＡＷＣ６を含んでいる。
図１０および図１１に示したように、追加部分５１Ｓ１では、階層部分１０Ｓ１と同様に、電極８２Ｄ１は、電極３２Ｃ１に対応する電極に電気的に接続され、この電極を介してワイヤＡＷＣ１に電気的に接続されている。また、追加部分５１Ｓ１では、電極８２Ｄ２は電極３２Ｃ３に対応する電極に電気的に接続され、この電極を介してワイヤＡＷＣ３に電気的に接続されている。追加部分５１Ｓ１は、階層部分１０Ｓ１と同等の構成および機能を有する。追加部分５１Ｓ１は、階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ１の代替となるものである。
図１２に示した追加部分５１Ｓ２では、階層部分１０Ｓ２と同様に、電極８２Ｄ１は、電極３２Ｃ１に対応する電極に電気的に接続され、この電極を介してワイヤＡＷＣ１に電気的に接続されている。また、追加部分５１Ｓ２では、電極８２Ｄ２は電極３２Ｃ４に対応する電極に電気的に接続され、この電極を介してワイヤＡＷＣ４に電気的に接続されている。追加部分５１Ｓ２は、階層部分１０Ｓ２と同等の構成および機能を有する。追加部分５１Ｓ２は、階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ２の代替となるものである。
図１３に示した追加部分５１Ｓ３では、階層部分１０Ｓ３と同様に、電極８２Ｄ１は、電極３２Ｃ２に対応する電極に電気的に接続され、この電極を介してワイヤＡＷＣ２に電気的に接続されている。また、追加部分５１Ｓ３では、電極８２Ｄ２は電極３２Ｃ５に対応する電極に電気的に接続され、この電極を介してワイヤＡＷＣ５に電気的に接続されている。追加部分５１Ｓ３は、階層部分１０Ｓ３と同等の構成および機能を有する。追加部分５１Ｓ３は、階層部分１０Ｓ３が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ３の代替となるものである。
図１４に示した追加部分５１Ｓ４では、階層部分１０Ｓ４と同様に、電極８２Ｄ１は、電極３２Ｃ２に対応する電極に電気的に接続され、この電極を介してワイヤＡＷＣ２に電気的に接続されている。また、追加部分５１Ｓ４では、電極８２Ｄ２は電極３２Ｃ６に対応する電極に電気的に接続され、この電極を介してワイヤＡＷＣ６に電気的に接続されている。追加部分５１Ｓ４は、階層部分１０Ｓ４と同等の構成および機能を有する。追加部分５１Ｓ４は、階層部分１０Ｓ４が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ４の代替となるものである。
本実施の形態において、第２の種類の階層部分１０Ｂでは、複数の電極３２は半導体チップ３０に電気的に接続されていない。そのため、第２の種類の階層部分１０Ｂにおける不良の半導体チップ３０は、複数のワイヤＷに電気的に接続されず、その結果、使用不能にされる。
本実施の形態では、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合、１つ以上の追加部分５１を加えて、複合型積層チップパッケージ１を構成する。この複合型積層チップパッケージ１は、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する。
図１に示した複合型積層チップパッケージ１において、上側のサブパッケージ１Ａが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、１つ以上の追加部分５１を、サブパッケージ１Ａの上またはサブパッケージ１Ｂの下に配置することができる。追加部分５１を、サブパッケージ１Ａの上に配置した場合には、追加部分５１における複数の第２の追加部分端子５５がサブパッケージ１Ａにおける複数の第１の端子４に電気的に接続される。追加部分５１を、サブパッケージ１Ｂの下に配置した場合には、追加部分５１における複数の第１の追加部分端子５４がサブパッケージ１Ｂにおける複数の第２の端子５に電気的に接続される。２つ以上の追加部分５１を追加する場合には、１つ以上の追加部分５１をサブパッケージ１Ａの上に配置し、１つ以上の追加部分５１をサブパッケージ１Ｂの下に配置することもできる。
図１に示した複合型積層チップパッケージ１において、下側のサブパッケージ１Ｂが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、１つ以上の追加部分５１を、サブパッケージ１Ｂの上、すなわちサブパッケージ１Ａとサブパッケージ１Ｂの間に配置することができる。この場合、サブパッケージ１Ｂの上に配置された追加部分５１における複数の第２の追加部分端子５５がサブパッケージ１Ｂにおける複数の第１の端子４に電気的に接続される。また、サブパッケージ１Ａの下に配置された追加部分５１における複数の第１の追加部分端子５４がサブパッケージ１Ａにおける複数の第２の端子５に電気的に接続される。
２つ以上の追加部分５１を積層して用いる場合には、上下に隣接する２つの追加部分５１において、上側の追加部分５１における複数の第２の追加部分端子５５が下側の追加部分５１における複数の第１の追加部分端子５４に電気的に接続される。
上述のいずれの構成の複合型積層チップパッケージ１においても、追加部分５１における追加半導体チップ８０は、不良の半導体チップ３０の代替となるように、追加部分配線５３を介してサブパッケージ１Ａ，１Ｂにおける複数のワイヤＷに電気的に接続される。
図１５ないし図１８は、１つ以上の追加部分５１を追加して構成された複合型積層チップパッケージ１の第１ないし第４の例を示している。図１５に示した第１の例は、サブパッケージ１Ａにおける階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１をサブパッケージ１Ａの上に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、階層部分１０Ｓ１と同様に、それぞれサブパッケージ１ＡにおけるワイヤＷＣ１，ＷＣ３に電気的に接続される。サブパッケージ１Ａにおける階層部分１０Ｓ２，１０Ｓ３または１０Ｓ４が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２，５１Ｓ３または５１Ｓ４をサブパッケージ１Ａの上に配置すればよい。
図１６に示した第２の例は、サブパッケージ１Ｂにおける階層部分１０Ｓ３が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分１０Ｓ３の代替となる追加部分５１Ｓ３をサブパッケージ１Ｂの上に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ｓ３における電極８２Ｄ１，８２Ｄ２は、階層部分１０Ｓ３と同様に、それぞれサブパッケージ１ＢにおけるワイヤＷＣ２，ＷＣ５に電気的に接続される。サブパッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２または１０Ｓ４が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ３の代りに追加部分５１Ｓ１，５１Ｓ２または５１Ｓ４をサブパッケージ１Ｂの上に配置すればよい。
図１７に示した第３の例は、サブパッケージ１Ａにおける階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１をサブパッケージ１Ｂの下に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ｓ１における電極８２Ｄ１は、サブパッケージ１Ｂにおける端子５Ｂ１、ワイヤＷＢ１および端子４Ｂ１、ならびにサブパッケージ１Ａにおける端子５Ｃ１を経て、サブパッケージ１ＡにおけるワイヤＷＣ１に電気的に接続される。また、追加部分５１Ｓ１における電極８２Ｄ２は、サブパッケージ１Ｂにおける端子５Ｂ３、ワイヤＷＢ３および端子４Ｂ３、ならびにサブパッケージ１Ａにおける端子５Ｃ３を経て、サブパッケージ１ＡにおけるワイヤＷＣ３に電気的に接続される。サブパッケージ１Ａにおける階層部分１０Ｓ２，１０Ｓ３または１０Ｓ４が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２，５１Ｓ３または５１Ｓ４をサブパッケージ１Ｂの下に配置すればよい。
図１８に示した第４の例は、サブパッケージ１Ａにおける階層部分１０Ｓ１と、サブパッケージ１Ｂにおける階層部分１０Ｓ３が第２の種類の階層部分１０Ｂである場合の例である。この例では、サブパッケージ１Ａにおける階層部分１０Ｓ１の代替となる追加部分５１Ｓ１をサブパッケージ１Ａの上に配置し、サブパッケージ１Ｂにおける階層部分１０Ｓ３の代替となる追加部分５１Ｓ３をサブパッケージ１Ｂの上に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ａにおける階層部分１０Ｓ１と同様に、それぞれサブパッケージ１ＡにおけるワイヤＷＣ１，ＷＣ３に電気的に接続される。また、追加部分５１Ｓ３における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ｂにおける階層部分１０Ｓ３と同様に、それぞれサブパッケージ１ＢにおけるワイヤＷＣ２，ＷＣ５に電気的に接続される。
なお、１つ以上の追加部分５１を加えた複合型積層チップパッケージ１の構成は、図１５ないし図１８に示した第１ないし第４の例に限られないことは言うまでもない。本実施の形態によれば、サブパッケージ１Ａ，１Ｂにおける第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することができる。
また、本実施の形態において、それぞれ追加半導体チップ８０を含む２つ以上の階層部分を有する追加部分を用意し、この追加部分を、２つ以上の第２の種類の階層部分１０Ｂを含むサブパッケージ１Ｓに電気的に接続してもよい。この場合、追加部分では、階層部分毎に、それがサブパッケージ１Ｓにおけるどの階層部分の代替になるかに応じて、電極８２Ｄ１，８２Ｄ２が、どの追加部分ワイヤに電気的に接続されるかが選択される。
図１９は、複合型積層チップパッケージ１が不良の半導体チップ３０（メモリチップ）を含まない場合を表している。図２０は、一例として、サブパッケージ１Ａの階層部分１０Ｓ４の半導体チップ３０すなわちメモリチップＭＣ４が不良である場合における対処方法を示している。図２０は、複数のメモリチップと信号線９３Ｃ１〜９３Ｃ４，９３Ｒ１〜９３Ｒ８との関係を表している。
メモリチップＭＣ４が不良である場合、サブパッケージ１Ａの階層部分１０Ｓ４では、複数の電極３２はメモリチップＭＣ４に電気的に接続されていない。そのため、不良のメモリチップＭＣ４は、複数のワイヤＷに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、階層部分１０Ｓ４の代替となる追加部分５１Ｓ４を、サブパッケージ１Ａの上またはサブパッケージ１Ｂの下に配置して、複合型積層チップパッケージ１を構成する。
図２０では、追加部分５１Ｓ４における追加半導体チップ８０であるメモリチップを記号ＡＭＣで表している。メモリチップＡＭＣは、追加部分配線５３を介してサブパッケージ１Ａにおける複数のワイヤＷに電気的に接続される。特に、追加部分５１Ｓ４における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ａにおける階層部分１０Ｓ４と同様に、それぞれサブパッケージ１ＡにおけるワイヤＷＣ２，ＷＣ６に電気的に接続される。その結果、図２０に示したように、メモリチップＡＭＣの電極パッドＣＥ，Ｒ／Ｂは、それぞれ、信号線９３Ｃ２，９３Ｒ４に電気的に接続される。これにより、複合型積層チップパッケージ１は、不良の半導体チップ３０（メモリチップ）を含まない複合型積層チップパッケージ１と同等の機能を有することになる。
次に、図２１を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図２１に示したメモリセル４０は、Ｐ型シリコン基板６１の表面の近傍に形成されたソース６２およびドレイン６３を備えている。ソース６２およびドレイン６３は、共にＮ型の領域である。ソース６２とドレイン６３は、これらの間にＰ型シリコン基板６１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース６２とドレイン６３の間において基板６１の表面上に順に積層された絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を備えている。メモリセル４０は、更に、ソース６２、ドレイン６３、絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を覆う絶縁層６８を備えている。この絶縁層６８には、ソース６２、ドレイン６３、制御ゲート６７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース６２、ドレイン６３、制御ゲート６７の上方の位置で絶縁層６８上に形成されたソース電極７２、ドレイン電極７３、制御ゲート電極７７を備えている。ソース電極７２、ドレイン電極７３、制御ゲート電極７７は、それぞれ、対応するコンタクトホールを通して、ソース６２、ドレイン６３、制御ゲート６７に接続されている。
次に、本実施の形態に係る積層チップパッケージの製造方法および複合型積層チップパッケージ１の製造方法について説明する。本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５を下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続する工程とを備えている。本実施の形態に係る積層チップパッケージの製造方法は、積層チップパッケージすなわちサブパッケージ１Ｓを複数個製造する方法である。
複数のサブパッケージ１Ｓを作製する工程は、各サブパッケージ１Ｓを作製するための一連の工程として、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物を切断する工程とを備えている。後で詳しく説明するが、積層基礎構造物は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体と、隣接する２つの分離前本体の間に配置された、複数の予備ワイヤを収容するための複数の収容部と、複数の収容部内に収容された複数の予備ワイヤとを含んでいる。積層基礎構造物を切断する工程において、複数の分離前本体が互いに分離され且つ予備ワイヤによってワイヤＷが形成される。
積層基礎構造物を作製する工程は、後に積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の収容部を形成する工程と、初期積層基礎構造物が積層基礎構造物になるように、複数の収容部内に複数の予備ワイヤを形成する工程とを含んでいる。
以下、図２２ないし図３５を参照して、初期積層基礎構造物を作製する工程について詳しく説明する。初期積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図２２は、基礎構造物前ウェハ１０１を示す平面図である。図２３は、図２２に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図２４は、図２３における２４−２４線断面図である。
基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図２２は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。
図２４に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３７を含んでいる。デバイス形成領域３７は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３７の上に配置された複数の電極パッド３８と、デバイス形成領域３７の上に配置されたパッシベーション膜３９とを含んでいる。パッシベーション膜３９は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜３９は、複数の電極パッド３８の上面を露出させる複数の開口部を有している。複数の電極パッド３８は、後に形成される電極に対応した位置に配置され、且つデバイス形成領域３７に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド３８およびパッシベーション膜３９により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
初期積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３８に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図２２において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜３９は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。
図２５は、図２３に示した工程に続く工程を示す平面図である。図２６は、図２５における２６−２６線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａを覆うように、保護層１０３を形成する。保護層１０３は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。なお、図２５では、保護層１０３を省略している。
隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば５０〜１５０μｍの範囲内である。溝１０４の深さは、例えば２０〜８０μｍの範囲内である。
溝１０４は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばＫＯＨを用いた異方性ウェットエッチングが用いられる。エッチングによって溝１０４を形成する場合には、フォトレジストよりなる保護層１０３をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝１０４の形成後、保護層１０３を除去する。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
図２７は、図２６に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド３８およびパッシベーション膜３９を覆うように、絶縁部３１の少なくとも一部を構成するための絶縁膜１０６Ｐを形成する。絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性樹脂によって形成されている。
絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。
また、絶縁膜１０６Ｐは、透明であることが好ましい。絶縁膜１０６Ｐが透明であることにより、絶縁膜１０６Ｐの上に、絶縁膜１０６Ｐを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。
また、絶縁膜１０６Ｐは、複数の溝１０４を埋める第１層と、この第１層、複数の電極パッド３８およびパッシベーション膜３９を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
ウェハソートテストを行う時点でパッシベーション膜３９が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド３８の上面を露出させる複数の開口部は形成されていない。
図２８は、図２７に示した工程に続く工程を示している。この工程では、正常に動作する半導体チップ予定部３０Ｐにおいてのみ、選択的に、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部１０６ａを形成する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。複数の開口部１０６ａは、例えば、絶縁膜１０６Ｐの上に形成したエッチングマスクを用いたエッチングによって形成する。図２８に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。この工程により、絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３８を露出させる複数の開口部１０６ａを有し、複数の電極パッド３８の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３８を露出させることなく覆っている。絶縁層１０６Ａ，１０６Ｂは、本発明における感光性樹脂層に対応する。
図２９および図３０は、図２８に示した工程に続く工程を示している。図２９は、図３０における２９−２９線断面図である。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、複数の予備電極３２Ｐを形成する。複数の予備電極３２Ｐは、後に、図４および図５に示した第１ないし第４の種類の電極となるものである。図２９には、後に電極３２Ａ４となる予備電極３２Ａ４Ｐを示している。正常に動作する半導体チップ予定部３０Ｐでは、後に第１の種類の電極３２Ａ１〜３２Ａ４および第４の種類の電極３２Ｄ１，３２Ｄ２となる複数の予備電極３２Ｐは、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド３８に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部３０Ｐにおいて、後に第２の種類の電極３２Ｂ１〜３２Ｂ６および第３の種類の電極３２Ｃ１〜３２Ｃ６となる複数の予備電極３２Ｐは、半導体チップ予定部３０Ｐに接触しない。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、いずれの予備電極３２Ｐも半導体チップ予定部３０Ｐに接触しない。
このようにして、図２９および図３０に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
予備電極３２Ｐは、Ｃｕ等の導電性材料によって形成される。また、予備電極３２Ｐをめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に予備電極３２Ｐが収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、予備電極３２Ｐの一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって予備電極３２Ｐが形成される。
図３０に示したように、複数の予備電極３２Ｐは、半導体チップ３０の側面３０ｃに対応する半導体チップ予定部３０Ｐの１つの辺の近傍に配置された複数の環状部分１３２を含んでいる。環状部分１３２は、開口部を有している。
図３１は、図２９に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図３１に示した板状の治具１１２の一方の面に対向するように、感光性樹脂よりなる接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。図３１において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。複数の予備電極３２Ｐは、絶縁層１１３によって覆われている。絶縁層１１３は、本発明における感光性樹脂層に対応する。
図３２は、図３１に示した工程に続く工程を示している。この工程では、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図３１において、破線は、研磨後の第２の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。
図３３は、図３２に示した工程に続く工程を示している。この工程では、まず、治具１１２に張り付けられた第１の基礎構造物１１０に、感光性樹脂よりなる接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における電極３２を覆い、後に絶縁部３１の一部となる。
次に、図示しないが、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば２０〜８０μｍである。
以下、図３３に示した工程と同様の工程を繰り返し行って、積層された３つ以上の基礎構造物１１０を形成してもよい。図３４は、図３３に示した工程に続く工程を示している。図３３に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物１１０を形成した後は、所定の数の基礎構造物１１０の積層体を治具１１２から分離する。図３４には、４つの基礎構造物１１０の積層体を形成した例を示している。
次に、積層体において最も上に位置する基礎構造物１１０において、例えばエッチングによって、絶縁層１１３の一部を除去して、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第１の端子４を形成する。複数の電極３２における絶縁層１１３に覆われた部分は、上面配線４Ｗとなる。
次に、積層体において最も下に位置する基礎構造物１１０の下面に、複数の第２の端子５、下面配線５Ｗおよび絶縁層８を形成する。複数の端子５および下面配線５Ｗは、Ｃｕ、Ａｕ等の導電性材料によって形成される。複数の第２の端子５、下面配線５Ｗおよび絶縁層８は、例えば、以下のようにして形成される。まず、積層体において最も下に位置する基礎構造物１１０の下面に、例えばめっき法によって、複数の第２の端子５の各々の一部および下面配線５Ｗとなる第１の導体層を形成する。次に、第１の導体層を覆うように、絶縁層８を形成する。次に、例えばエッチングによって、絶縁層８の一部を除去して、第１の導体層の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の第２の導体層を形成して、それぞれ導体パッドと第２の導体層よりなる複数の第２の端子５を形成する。第１の導体層のうち、絶縁層８に覆われた部分は、下面配線５Ｗとなる。
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。端子４が半田層を含む場合には、半田層は、最も上に位置する基礎構造物１１０における電極３２の表面に、直接または下地層を介して、例えばめっき法によって形成される。端子５が半田層を含む場合には、積層体において最も下に位置する基礎構造物１１０の下面に、Ｃｕ、Ａｕ等の導電性材料によって、端子５の一部となる第１の導体層を形成した後、この第１の導体層の表面に、直接または下地層を介して、例えばめっき法によって、第２の導体層としての半田層を形成する。
ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。
このようにして、積層された複数の基礎構造物１１０を含む初期積層基礎構造物１１５が形成される。図３５は、初期積層基礎構造物１１５を示す斜視図である。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図３４において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。初期積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図３４に示した例では、１つの分離前本体２Ｐは、４つの予備階層部分１０Ｐを含んでいる。１つの分離前本体２Ｐに含まれる４つの予備階層部分１０Ｐは、上から順に、階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４となる予定の部分である。
以下、図３６ないし図４５を参照して、初期積層基礎構造物１１５を用いて、サブパッケージ１Ｓを複数個作製する工程について説明する。
まず、図３６ないし図３８を参照して、初期積層基礎構造物１１５に複数の収容部を形成する工程について説明する。図３６ないし図３８は、図３４に示した工程に続く工程を示している。この工程では、初期積層基礎構造物１１５に対して、隣接する２つの分離前本体２Ｐの間において、複数の予備ワイヤを収容するための複数の収容部１３３を形成する。図３６は、初期積層基礎構造物１１５の一部を示す平面図である。図３７は、初期積層基礎構造物１１５の一部の斜視図である。図３８は、初期積層基礎構造物１１５における複数の予備電極３２Ｐを示す斜視図である。なお、図３６および図３７では、理解を容易にするために、絶縁層１１３のうち、複数の予備電極３２Ｐの上面を覆う部分を省略している。
ここで、図３７および図３８を参照して、初期積層基礎構造物１１５における複数の予備電極３２Ｐと複数の収容部１３３とについて詳しく説明する。予備電極３２Ｐの環状部分１３２は、開口部１３２ａを有している。初期積層基礎構造物１１５内の４つの基礎構造物１１０における対応する４つの環状部分１３２は、４つの基礎構造物１１０が積層された方向に一列に並んでいる。１つの収容部１３３は、一列に並ぶ４つの環状部分１３２の４つの開口部１３２ａを貫通するように形成される。１つの収容部１３３は、初期積層基礎構造物１１５を貫通する１つの孔である。
複数の収容部１３３は、４つの基礎構造物１１０における感光性樹脂層である絶縁層１０６Ａ，１０６Ｂ，１１３に対して、フォトリソグラフィによって形成される。ここで、一例として、絶縁層１０６Ａ，１０６Ｂ，１１３がネガ型の感光性を有する樹脂によって形成されている場合における複数の収容部１３３の形成方法について説明する。この場合には、まず、マスクを用いて、絶縁層１０６Ａ，１０６Ｂ，１１３を露光する。マスクは、絶縁層１０６Ａ，１０６Ｂ，１１３のうち、複数の収容部１３３が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁層１０６Ａ，１０６Ｂ，１１３のうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。次に、絶縁層１０６Ａ，１０６Ｂ，１１３を、現像液によって現像する。これにより、絶縁層１０６Ａ，１０６Ｂ，１１３に複数の収容部１３３が形成される。
次に、図３９ないし図４２を参照して、めっき法によって、初期積層基礎構造物１１５の複数の収容部１３３内に複数の予備ワイヤを形成する工程について説明する。図３９は、図３６に示した工程に続く工程を示す断面図である。この工程では、まず、図３９に示したように、初期積層基礎構造物１１５における下側の基礎構造物１１０の下面に、めっき用のシード層１４１を接合する。シード層１４１は、銅等の金属によって構成されている。シード層１４１は、樹脂等よりなる板１４２によって保持された金属膜であってもよい。あるいは、シード層１４１は、金属板であってもよい。この場合には、シード層１４１を保持する板１４２は不要である。
図４０は、図３９に示した工程に続く工程を示す断面図である。この工程では、電気めっき法によって、初期積層基礎構造物１１５の複数の収容部１３３内に、それぞれ、めっき膜よりなる予備ワイヤ１４３を形成する。このとき、シード層１４１は通電され、めっき膜は、シード層１４１の表面から成長して、収容部１３３を埋める。初期積層基礎構造物１１５に複数の収容部１３３と複数の予備ワイヤ１４３が形成されることにより、初期積層基礎構造物１１５は積層基礎構造物１２０になる。積層基礎構造物１２０は、積層された４つの基礎構造物１１０を含んでいる。積層基礎構造物１２０は、配列された複数の分離前本体２Ｐと、隣接する２つの分離前本体２Ｐの間に配置された複数の収容部１３３と、複数の収容部１３３に収容された複数の予備ワイヤ１４３とを含んでいる。
図４１は、積層基礎構造物１２０の一部を示す平面図である。図４２は、図４１に示した積層基礎構造物１２０における４つの予備電極３２Ｐと１つの予備ワイヤ１４３を示す斜視図である。なお、図４１では、理解を容易にするために、絶縁層１１３のうち、複数の予備電極３２Ｐの上面を覆う部分を省略している。１つの予備ワイヤ１４３は、４つの基礎構造物１１０が積層された方向に並ぶ４つの予備電極３２Ｐに接触する。また、１つの予備ワイヤ１４３は、１つの第２の端子５に電気的に接続される。
次に、図４３ないし図４５を参照して、積層基礎構造物１２０を切断する工程について説明する。図４３は、図４０に示した工程に続く工程を示す断面図である。図４４は、図４３に示した工程を示す平面図である。この工程では、図４３および図４４に示したように、複数の分離前本体２Ｐが互いに分離され且つ複数の予備ワイヤ１４３が切断されて複数のワイヤＷが形成されることによって複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物１２０を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。また、この工程において、環状部分１３２は、切断されて、それぞれ、半導体チップ３０の外周よりも外側に位置して二又に分岐した部分となる。また、予備電極３２Ｐは電極３２となる。図４５は、１つの予備ワイヤ１４３が切断されて形成された１つのワイヤＷを示している。ワイヤＷは、本体２において４つの階層部分１０が積層された方向に並ぶ４つの電極３２に電気的に接続されている。
以上、図２２ないし図４５を参照して説明した一連の工程により、サブパッケージ１Ｓが複数個作製される。また、本実施の形態では、初期積層基礎構造物１１５の代りに、１つの基礎構造物１１０の下面に複数の第２の追加部分端子５５が形成された構造物を作製し、この構造物を初期積層基礎構造物１１５の代りに用いて、図３６ないし図４５を参照して説明した一連の工程により、階層部分１０を１つだけ含むパッケージを複数個作製することにより、例えば図１０ないし図１４に示したような追加部分５１を複数個作製することができる。
複合型積層チップパッケージ１が追加部分５１を含まない場合には、本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し且つ互いに電気的に接続する工程とを備えている。
複合型積層チップパッケージ１が追加部分５１を含む場合には、本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、追加部分５１を作製する工程と、複数のサブパッケージ１Ｓと追加部分５１とを積層し且つ互いに電気的に接続する工程とを備えている。
ここで、本実施の形態に係る積層チップパッケージ（サブパッケージ１Ｓ）の製造方法の第１および第２の変形例について説明する。まず、図４６を参照して、第１の変形例について説明する。第１の変形例では、電気めっき法によって予備ワイヤ１４３を形成する前に、無電解めっき法によって、初期積層基礎構造物１１５の複数の収容部１３３の壁面に金属膜よりなるシード層１４５を形成する。その後、電気めっき法によって、初期積層基礎構造物１１５の複数の収容部１３３内に、それぞれ、めっき膜よりなる予備ワイヤ１４３を形成する。このとき、シード層１４５は通電され、めっき膜は、シード層１４５の表面から成長して、収容部１３３を埋める。初期積層基礎構造物１１５に複数の収容部１３３と複数の予備ワイヤ１４３が形成されることにより、初期積層基礎構造物１１５は積層基礎構造物１２０になる。
次に、図４７および図４８を参照して、第２の変形例について説明する。図４７は、第２の変形例における積層基礎構造物１２０の一部を示す平面図である。図４８は、図４７に示した積層基礎構造物１２０における４つの予備電極３２Ｐと１つの予備ワイヤ１４３を示す斜視図である。なお、図４７では、理解を容易にするために、絶縁層１１３のうち、複数の予備電極３２Ｐの上面を覆う部分を省略している。第２の変形例では、予備電極３２Ｐは、環状部分１３２を有していない。予備ワイヤ１４３を形成する前の初期積層基礎構造物１１５において、予備電極３２Ｐは、収容部１３３の壁面において露出している。従って、収容部１３３内に予備ワイヤ１４３を形成すると、予備ワイヤ１４３は予備電極３２Ｐに電気的に接続される。その後、積層基礎構造物１２０を切断すると、複数の予備ワイヤ１４３は切断されて複数のワイヤＷになる。
以上説明したように、本実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓは、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３を備えている。本体２は、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５を有している。複数の第１の端子４と複数の第２の端子５は、いずれも複数のワイヤＷに電気的に接続されている。このような構成のサブパッケージ１Ｓによれば、２つ以上のサブパッケージ１Ｓを積層して、上側のサブパッケージ１Ｓにおける複数の第２の端子５を、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続することによって、２つ以上のサブパッケージ１Ｓを互いに電気的に接続して、本実施の形態に係る複合型積層チップパッケージ１を構成することが可能になる。
また、サブパッケージ１Ｓは、それぞれワイヤＷによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、既に詳しく説明したように、同じ構成の複数のサブパッケージ１Ｓを積層し互いに電気的に接続した場合に、複数のサブパッケージ１Ｓの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることができる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを積層しながら、サブパッケージ１Ｓ毎にその機能を変えることができる。
本実施の形態によれば、複数のサブパッケージ１Ｓを積層して、所定の数の半導体チップ３０を含む１つの複合型積層チップパッケージ１を構成することにより、１つのサブパッケージ１Ｓに含まれる半導体チップ３０の数を少なくすることができる。これにより、１つのサブパッケージ１Ｓに不良の半導体チップ３０が含まれる可能性を低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ３０のみを含むサブパッケージ１Ｓを積層して、不良の半導体チップ３０を含まない複合型積層チップパッケージ１を構成することが容易になる。
また、本実施の形態では、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合、複数のサブパッケージ１Ｓに追加部分５１を加えて、複合型積層チップパッケージ１を構成することができる。これにより、本実施の形態によれば、少なくとも１つのサブパッケージ１Ｓが少なくとも１つの不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することができる。
また、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。以下、この効果について、図４９および図５０を参照して説明する。図４９は、上下に隣接する２つのサブパッケージ１Ｓの端子同士の接続部分を示す側面図である。図５０は、上下に隣接する２つのサブパッケージ１Ｓの端子間の位置ずれについて説明するための説明図である。
図４９および図５０に示した例では、端子４は、矩形の導体パッド４ａと、この導体パッド４ａの表面に形成されたＡｕ層４ｂとを含んでいる。導体パッド４ａは、電極３２の一部であり、例えばＣｕによって形成されている。端子５は、矩形の導体パッド５ａと、この導体パッド５ａの表面に形成された下地層５ｂと、この下地層５ｂの表面に形成された半田層５ｃとを含んでいる。例えば、導体パッド５ａはＣｕよりなり、下地層５ｂはＡｕよりなり、半田層５ｃはＡｕＳｎよりなる。なお、この例とは逆に、端子４が導体パッドと下地層と半田層とを含み、端子５が導体パッドとＡｕ層とを含んでいてもよい。また、端子４，５の両方が半田層を含んでいてもよい。ここで、導体パッド４ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば４０〜８０μｍである。導体パッド５ａの形状は、導体パッド４ａと同じである。
図４９に示した例では、上下に隣接する２つのサブパッケージ１Ｓの対応する端子４，５同士を電気的に接続する際には、対応する端子４，５のＡｕ層４ｂと半田層５ｃを接触させ、これらを加熱および加圧して半田層５ｃを溶融させた後、固化させて、端子４，５を接合する。
図５０は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４ａ，５ａの面に垂直な方向から見たときに、導体パッド４ａの外縁の位置と導体パッド５ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。
このように、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージ１の製造コストを低減することができる。
また、本実施の形態では、上述のように複数のサブパッケージ１Ｓを積層する場合と同じ理由により、上下に隣接するサブパッケージ１Ｓと追加部分５１の位置合わせや、上下に隣接する２つの追加部分５１の位置合わせが容易になる。その結果、本実施の形態によれば、１つ以上の追加部分５１を含む複合型積層チップパッケージ１の製造コストを低減することができる。
図５１は、積層された２つのサブパッケージ１Ｓを含む複合型積層チップパッケージ１の製造方法の一例を示している。図５１に示した方法では、耐熱性の容器１５１を用いる。この容器１５１は、複数のサブパッケージ１Ｓを積み重ねて収容することの可能な収容部１５１ａを有している。収容部１５１ａは、収容部１５１ａ内に収容されたサブパッケージ１Ｓの側面と収容部１５１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１５１の収容部１５１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容し、半田層が溶融する温度（例えば３２０℃）で、容器１５１および複数のサブパッケージ１Ｓを加熱する。これにより、半田層が溶融し、上下に隣接する２つのサブパッケージ１Ｓの端子４，５が接合される。この方法によれば、容器１５１の収容部１５１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容することによって、簡単に複数のサブパッケージ１Ｓの位置合わせを行うことができるため、複合型積層チップパッケージ１を簡単に製造することが可能になる。図５１に示した方法は、１つ以上の追加部分５１を含む複合型積層チップパッケージ１を製造する場合にも利用することができる。
また、本実施の形態では、不良の半導体チップ３０は配線３に電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。
本実施の形態では、複数の第１の端子４は、主要部分２Ｍにおいて最も上に位置する階層部分１０における複数の電極３２を用いて構成されている。本実施の形態では、サブパッケージ１Ｓにおいて第２の種類の階層部分１０Ｂが最も上に位置していても、複数の電極３２を用いて複数の第１の端子４を構成することが可能になる。これにより、サブパッケージ１Ｓの上に追加部分５１を積層して、サブパッケージ１Ｓの複数の第１の端子４と、追加部分５１の複数の第２の追加部分端子５５とを電気的に接続することが可能になる。この場合、最も上に位置する階層部分１０Ｂの複数の電極３２は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
また、最も上に位置する階層部分１０が第１の種類の階層部分１０Ａであるか第２の種類の階層部分１０Ｂであるかに関わらず、第２の種類の電極３２Ｂ１〜３２Ｂ６は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
また、本実施の形態に係る複合型積層チップパッケージ１では、追加部分５１は、少なくとも１つの追加半導体チップ８０と、追加部分配線５３とを備えている。追加部分配線５３は、少なくとも１つの追加半導体チップ８０が少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、複数のサブパッケージ１Ｓのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップ８０との電気的接続関係を規定する。これにより、本実施の形態によれば、サブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することが可能になる。なお、サブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報から知ることができる。
また、本実施の形態では、積層された複数の半導体チップ３０を含むサブパッケージ１Ｓにおいて、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３（複数のワイヤＷ）によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
また、本実施の形態では、複数のワイヤＷが本体２の少なくとも１つの側面に露出しているので、この複数のワイヤＷを積層チップパッケージ（サブパッケージ１Ｓ）の端子として利用することもできる。
また、本実施の形態では、初期積層基礎構造物１１５において、積層された複数の基礎構造物１１０を貫通するように、複数の収容部１３３が形成される。そして、この複数の収容部１３３内に複数の予備ワイヤ１４３が形成される。複数の予備ワイヤ１４３は、積層された複数の基礎構造物１１０を貫通している。積層チップパッケージ（サブパッケージ１Ｓ）において上下に隣接する２つの半導体チップ３０間の電気的接続は、複数の予備ワイヤ１４３が切断されて形成される複数のワイヤＷによって行われる。貫通電極方式によって上下に隣接する２つの半導体チップ間の配線を行う場合には、２つの半導体チップの貫通電極同士の位置合わせと電気的接続が必要である。これに対し、本実施の形態では、上下に隣接する２つの半導体チップ３０間の電気的接続を、上述のようにして形成された複数のワイヤＷによって行うため、貫通電極方式における２つの半導体チップの貫通電極同士の位置合わせと電気的接続が不要である。そのため、本実施の形態によれば、上下に隣接する２つの半導体チップ３０間の電気的接続の信頼性を向上させることができる。
また、本実施の形態における積層基礎構造物１２０を作製する工程は、後に積層基礎構造物１２０となる初期積層基礎構造物１１５を作製する工程と、初期積層基礎構造物１１５に複数の収容部１３３を形成する形成する工程と、初期積層基礎構造物１１５が積層基礎構造物１２０になるように、複数の収容部１３３内に複数の予備ワイヤ１４３を形成する工程とを含んでいる。
このようなサブパッケージ１Ｓの製造方法または積層基礎構造物１２０によれば、積層基礎構造物１２０を切断することによって、少ない工程数で、本体２の少なくとも１つの側面に複数のワイヤＷが配置されたサブパッケージ１Ｓを複数個製造することができる。従って、本実施の形態によれば、サブパッケージ１Ｓを、低コストで短時間に大量生産することが可能になる。
本実施の形態において、図３７および図３８に示したように、予備電極３２Ｐが環状部分１３２を有している場合には、更に以下のような効果を奏する。すなわち、この場合には、図４４および図４５に示したように、積層基礎構造物１２０の切断後において、本体２における複数の電極３２とワイヤＷとの接触面積が大きくなる。そのため、この場合、電極３２とワイヤＷの電気的接続の信頼性を向上させることができる。
また、上記のサブパッケージ１Ｓの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、サブパッケージ１Ｓのコストを低減することができる。
また、本実施の形態におけるサブパッケージ１Ｓの製造方法によれば、図３２ないし図３５を参照して説明した方法によって初期積層基礎構造物１１５を作製することにより、初期積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高いサブパッケージ１Ｓを、高い歩留まりで製造することが可能になる。
なお、本実施の形態において、初期積層基礎構造物１１５を作製する方法は、図３２ないし図３５を参照して説明した方法に限らない。例えば、第１の面１０９ａ同士が対向するように２つの研磨前基礎構造物１０９を張り合わせ、この２つの研磨前基礎構造物１０９における２つの第２の面１０９ｂを研磨して、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して初期積層基礎構造物１１５を作製してもよい。あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して初期積層基礎構造物１１５を作製してもよい。
なお、本実施の形態において、予備ワイヤ１４３を形成する方法は、めっき法に限らず、他の方法であってもよい。例えば、収容部１３３に、銀や銅等の金属粉とバインダーとを含む導電ペーストを充填した後、導電ペーストを加熱して、バインターを分解させると共に金属を焼結させて予備ワイヤ１４３を形成してもよい。あるいは、収容部１３３に、銀や銅等の金属粉を圧入した後、金属粉を加熱して金属を焼結させて予備ワイヤ１４３を形成してもよい。
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。本実施の形態に係る積層チップパッケージの製造方法では、積層基礎構造物を作製する工程が第１の実施の形態と異なっている。本実施の形態に係る積層チップパッケージの製造方法において、図２７に示した工程までは、第１の実施の形態と同じである。本実施の形態では、次に、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部１０６ａを形成する。その際、本実施の形態では、隣接する２つの半導体チップ予定部３０Ｐの間において、絶縁膜１０６Ｐに、複数の導体部を収容するための複数の予備収容部も形成する。複数の導体部は、複数の予備ワイヤを構成するためのものである。複数の予備収容部は、複数の収容部を構成するためのものである。絶縁膜１０６Ｐは、本発明における感光性樹脂層に対応する。
以下、図５２および図５３を参照して、絶縁膜１０６Ｐに、複数の開口部と複数の予備収容部を形成する工程について説明する。図５２は、図２７に示した工程に続く工程を示している。図５３は、図５２に示した工程に続く工程を示している。本実施の形態では、絶縁膜１０６Ｐに対して、フォトリソグラフィによって、複数の開口部と複数の予備収容部を形成する。ここでは、図２７に示した絶縁膜１０６Ｐが、ネガ型の感光性を有する樹脂によって形成されている例について説明する。図５２に示した工程では、全ての半導体チップ予定部３０Ｐと、隣接する２つの半導体チップ予定部３０Ｐの間の全ての領域において、一括して、図５２に示したマスク２０１Ａを用いて、絶縁膜１０６Ｐを露光する。マスク２０１Ａは、絶縁膜１０６Ｐのうち、開口部１０６ａおよび予備収容部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいてのみ、選択的に、図５２に示したマスク２０１Ｂを用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図５２では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。マスク２０１Ｂは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図５３に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３８を露出させる複数の開口部１０６ａを有し、複数の電極パッド３８の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３８を露出させることなく覆っている。
本実施の形態では、絶縁膜１０６Ｐを現像することによって、隣接する２つの半導体チップ予定部３０Ｐの間において、絶縁膜１０６Ｐに、複数の予備収容部１０６ｂが形成される。予備収容部１０６ｂの下端は、溝１０４の底部に達している。複数の予備収容部１０６ｂは、後に予備ワイヤ１４３が形成される位置に形成される。研磨前基礎構造物本体１０５において、複数の予備収容部１０６ｂは、半導体チップ３０の側面３０ｃに対応する半導体チップ予定部３０Ｐの１つの辺の近傍に形成される。
図５４は、図５３に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に複数の予備電極３２Ｐを形成すると共に、複数の予備収容部１０６ｂ内に複数の導体部１５３を形成する。複数の導体部１５３は、複数の予備電極３２Ｐに連結されている。このようにして、図５４に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、第１の面１０９ａと第２の面１０９ｂを有している。
図５５は、図５４に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物１０９の第１の面１０９ａが、図５５に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。図５５において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。複数の予備電極３２Ｐおよび複数の導体部１５３は、絶縁層１１３によって覆われている。
次に、治具１１２に張り付けられた状態の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで、すなわち、複数の導体部１５３が露出するまで行う。研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。基礎構造物１１０は、研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。
図５６は、図５５に示した工程に続く工程を示している。この工程では、第１の実施の形態における図３３および図３４に示した工程と同様にして、複数、例えば４つの基礎構造物１１０を積層して、積層基礎構造物１２０を形成する。ただし、本実施の形態では、図５６に示したように、上下に隣接する２つの基礎構造物１１０における対応する導体部１５３同士が接触するように、基礎構造物１１０を張り合わせる。
積層基礎構造物１２０は、４つの基礎構造物１１０を含んでいる。各基礎構造物１１０は、複数の導体部１５３と複数の予備収容部１０６ｂとを含んでいる。図５６に示した工程では、複数の基礎構造物１１０のそれぞれの複数の予備収容部１０６ｂが合わさって、複数の予備ワイヤ１４３を収容するための複数の収容部１３３が構成され、複数の基礎構造物１１０における複数の導体部１５３同士が互いに電気的に接続されることによって複数の予備ワイヤ１４３が構成される。
図５７は、図５６に示した工程に続く工程を示している。この工程では、第１の実施の形態における図４３に示した工程と同様に、複数の分離前本体２Ｐが互いに分離され且つ複数の予備ワイヤ１４３が切断されて複数のワイヤＷが形成されることによって複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物１２０を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。
このように、本実施の形態に係る積層チップパッケージ（サブパッケージ１Ｓ）の製造方法では、積層基礎構造物１２０を作製する工程は、各基礎構造物１１０を作製するための工程として、感光性樹脂層である絶縁膜１０６Ｐに対して、フォトリソグラフィによって、複数の予備収容部１０６ｂを形成する工程と、複数の予備収容部１０６ｂ内に複数の導体部１５３を形成する工程とを含んでいる。また、本実施の形態では、積層基礎構造物１２０を作製する工程において、複数の基礎構造物１１０のそれぞれの複数の予備収容部１０６ｂが合わさって、複数の予備ワイヤ１４３を収容するための複数の収容部１３３が構成され、複数の基礎構造物１１０における複数の導体部１５３同士が互いに電気的に接続されることによって複数の予備ワイヤ１４３が構成される。
本実施の形態によれば、複数の予備電極３２Ｐの形成と同時に複数の導体部１５３を形成することが可能になる。また、本実施の形態によれば、複数の基礎構造物１１０を積層することによって複数の予備ワイヤ１４３が構成されるため、複数の基礎構造物１１０の積層後に複数の収容部１３３と複数の予備ワイヤ１４３を形成する工程が不要になる。
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態では、積層基礎構造物を切断する工程において、予備ワイヤが切断されて、１つの本体２のワイヤＷになる場合の例について説明した。しかし、本発明では、積層基礎構造物を切断する工程において、予備ワイヤが２組に分断されて２つの異なる本体２のワイヤＷになるようにしてもよい。
１…複合型積層チップパッケージ、１Ｓ…サブパッケージ、２…本体、２Ｍ…主要部分、２Ｐ…分離前本体、３…配線、４…第１の端子、５…第２の端子、１０…階層部分、３０…半導体チップ、１２０…積層基礎構造物、１３３…収容部、１４３…予備ワイヤ、Ｗ…ワイヤ。

Claims (6)

  1. 上面、下面および４つの側面を有する本体と、
    前記本体の少なくとも１つの側面に配置された複数のワイヤを含む配線とを備え、
    前記本体は、積層された複数の階層部分を含み、
    前記複数の階層部分の各々は、４つの側面を有する半導体チップと、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部とを含み、
    前記絶縁部は、前記複数のワイヤが配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
    前記複数の階層部分のうちの少なくとも１つにおいて、前記半導体チップは、前記複数のワイヤのうちの２つ以上のワイヤに電気的に接続された積層チップパッケージを複数個製造する方法であって、
    各々が前記本体に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、
    複数個の積層チップパッケージが形成されるように、前記積層基礎構造物を切断する工程とを備え、
    前記積層基礎構造物は、それぞれ後に互いに分離されることによって前記本体となる、配列された複数の分離前本体と、隣接する２つの分離前本体の間に配置された、複数の予備ワイヤを収容するための複数の収容部と、前記複数の収容部内に収容された前記複数の予備ワイヤとを含み、
    前記積層基礎構造物を作製する工程において、前記絶縁部の少なくとも一部を構成するための感光性樹脂層を形成し、前記複数の収容部は、前記感光性樹脂層に対して、フォトリソグラフィによって形成され、
    前記積層基礎構造物を切断する工程において、前記複数の分離前本体が互いに分離され且つ前記予備ワイヤによって前記ワイヤが形成されることを特徴とする積層チップパッケージの製造方法。
  2. 前記積層基礎構造物を作製する工程は、
    後に前記積層基礎構造物となる初期積層基礎構造物を作製する工程と、
    前記初期積層基礎構造物に前記複数の収容部を形成する工程と、
    前記初期積層基礎構造物が前記積層基礎構造物になるように、前記複数の収容部内に前記複数の予備ワイヤを形成する工程とを含むことを特徴とする請求項１記載の積層チップパッケージの製造方法。
  3. 前記複数の基礎構造物の各々は、前記複数の予備ワイヤを構成するための複数の導体部と、前記複数の収容部を構成するための複数の予備収容部とを含み、
    前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための工程として、前記感光性樹脂層に対して、フォトリソグラフィによって、前記複数の予備収容部を形成する工程と、前記複数の予備収容部内に前記複数の導体部を形成する工程とを含み、
    前記積層基礎構造物を作製する工程において、前記複数の基礎構造物のそれぞれの複数の予備収容部が合わさって前記複数の収容部が構成され、前記複数の基礎構造物における複数の導体部同士が互いに電気的に接続されることによって前記複数の予備ワイヤが構成されることを特徴とする請求項１記載の積層チップパッケージの製造方法。
  4. 前記積層基礎構造物を切断する工程において、前記予備ワイヤが切断されて前記ワイヤが形成されることを特徴とする請求項１記載の積層チップパッケージの製造方法。
  5. 前記複数の階層部分のうちの前記少なくとも１つは、前記半導体チップと前記複数のワイヤのうちの２つ以上のワイヤとを電気的に接続する複数の電極を含むことを特徴とする請求項１記載の積層チップパッケージの製造方法。
  6. 前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１記載の積層チップパッケージの製造方法。
JP2011149245A 2010-12-06 2011-07-05 積層チップパッケージの製造方法 Expired - Fee Related JP5313305B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/960,921 2010-12-06
US12/960,921 US8652877B2 (en) 2010-12-06 2010-12-06 Method of manufacturing layered chip package

Publications (2)

Publication Number Publication Date
JP2012124455A true JP2012124455A (ja) 2012-06-28
JP5313305B2 JP5313305B2 (ja) 2013-10-09

Family

ID=46162623

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011149245A Expired - Fee Related JP5313305B2 (ja) 2010-12-06 2011-07-05 積層チップパッケージの製造方法

Country Status (2)

Country Link
US (1) US8652877B2 (ja)
JP (1) JP5313305B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015005637A (ja) 2013-06-21 2015-01-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US20180166362A1 (en) * 2016-12-14 2018-06-14 Nanya Technology Corporation Semiconductor stacking structure and method for manufacturing thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09237975A (ja) * 1996-02-28 1997-09-09 Sharp Corp 多層配線基板およびその製造方法
JP2009111384A (ja) * 2007-10-26 2009-05-21 3D Plus ３ｄ電子モジュールをビアにより垂直に相互接続する方法
JP2009521116A (ja) * 2005-12-23 2009-05-28 トロワデー、プリュ ３ｄ電子モジュールを集積的に製造する方法
JP2010183058A (ja) * 2009-02-06 2010-08-19 Headway Technologies Inc 積層チップパッケージおよびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5953588A (en) 1996-12-21 1999-09-14 Irvine Sensors Corporation Stackable layers containing encapsulated IC chips
US6117704A (en) * 1999-03-31 2000-09-12 Irvine Sensors Corporation Stackable layers containing encapsulated chips
JP3723725B2 (ja) 2000-07-31 2005-12-07 シャープ株式会社 半導体装置及び３次元積層半導体装置
US6734370B2 (en) 2001-09-07 2004-05-11 Irvine Sensors Corporation Multilayer modules with flexible substrates
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
WO2007066409A1 (ja) * 2005-12-09 2007-06-14 Spansion Llc 半導体装置およびその製造方法
US7609561B2 (en) 2006-01-18 2009-10-27 Apple Inc. Disabling faulty flash memory dies
JP4349376B2 (ja) 2006-02-15 2009-10-21 カシオ計算機株式会社 半導体装置およびその製造方法
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
JP2008187061A (ja) 2007-01-31 2008-08-14 Elpida Memory Inc 積層メモリ
US8062929B2 (en) * 2007-05-04 2011-11-22 Stats Chippac, Ltd. Semiconductor device and method of stacking same size semiconductor die electrically connected through conductive via formed around periphery of the die
TWI362102B (en) * 2007-07-11 2012-04-11 Ind Tech Res Inst Three-dimensional dice-stacking package structure and method for manufactruing the same
US7676912B2 (en) * 2007-09-05 2010-03-16 Headway Technologies, Inc. Method of manufacturing electronic component package
US7964976B2 (en) * 2008-08-20 2011-06-21 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7557439B1 (en) * 2008-09-29 2009-07-07 Tdk Corporation Layered chip package that implements memory device
US8441112B2 (en) * 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09237975A (ja) * 1996-02-28 1997-09-09 Sharp Corp 多層配線基板およびその製造方法
JP2009521116A (ja) * 2005-12-23 2009-05-28 トロワデー、プリュ ３ｄ電子モジュールを集積的に製造する方法
JP2009111384A (ja) * 2007-10-26 2009-05-21 3D Plus ３ｄ電子モジュールをビアにより垂直に相互接続する方法
JP2010183058A (ja) * 2009-02-06 2010-08-19 Headway Technologies Inc 積層チップパッケージおよびその製造方法

Also Published As

Publication number Publication date
US8652877B2 (en) 2014-02-18
US20120142146A1 (en) 2012-06-07
JP5313305B2 (ja) 2013-10-09

Similar Documents

Publication Publication Date Title
JP5313292B2 (ja) 積層チップパッケージおよびその製造方法
JP5228075B2 (ja) 積層チップパッケージおよびその製造方法
JP5154667B2 (ja) 積層チップパッケージおよびその製造方法
JP5004311B2 (ja) 積層チップパッケージおよびその製造方法
JP5228068B2 (ja) 積層チップパッケージおよびその製造方法
JP4927195B2 (ja) 複合型積層チップパッケージおよびその製造方法
JP5228029B2 (ja) 積層チップパッケージの製造方法
JP4927194B2 (ja) 積層チップパッケージの製造方法
JP5653949B2 (ja) 積層チップパッケージの製造方法
JP4948635B2 (ja) 積層チップパッケージの製造方法
JP5524162B2 (ja) 積層チップパッケージおよびその製造方法
JP5313291B2 (ja) 積層チップパッケージの製造方法
JP5313288B2 (ja) 積層チップパッケージおよびその製造方法
JP5466212B2 (ja) 積層チップパッケージおよびその製造方法
JP5091294B2 (ja) 積層チップパッケージの製造方法
JP5313305B2 (ja) 積層チップパッケージの製造方法
JP5558507B2 (ja) 複合型積層チップパッケージ
JP5497815B2 (ja) 積層チップパッケージおよびその製造方法
JP5487271B2 (ja) 複合型積層チップパッケージ用コンビネーション
JP2013070021A (ja) 複合型積層チップパッケージ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130703

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5313305

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees