JP5497815B2 - 積層チップパッケージおよびその製造方法 - Google Patents

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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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Description

本発明は、積層された複数の半導体チップを含む積層チップパッケージおよびその製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。
また、特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。
特許文献３には、以下のような構成の積層チップパッケージが開示されている。この積層チップパッケージは、複数の階層部分を含む本体と、本体の側面に配置された配線と、本体の上面に配置された複数の第１の端子と、本体の下面に配置された複数の第２の端子とを備えている。各階層部分は、半導体チップと、半導体チップに接続された複数の電極とを含んでいる。配線は、複数の階層部分における複数の電極と複数の第１の端子と複数の第２の端子とに接続されている。
米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書 特開２０１０−１６３７５号公報
Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月
ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。
以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。
そこで、それぞれ積層チップパッケージに含まれる全てのチップが良品である複数の積層チップパッケージを電気的に接続して、所望の数のチップを含むメモリデバイスを構成することが考えられる。しかし、この場合には、複数の積層チップパッケージを電気的に接続するための配線が複雑になるという問題点がある。
特許文献３に開示されている積層チップパッケージによれば、複数の積層チップパッケージを積層し互いに電気的に接続することが可能になる。
しかし、特許文献３に開示された積層チップパッケージでは、複数の第１の端子と複数の第２の端子が、各階層部分における複数の電極とは別に設けられている。この点が、積層チップパッケージのコストを増加させる要因になっていた。
本発明はかかる問題点に鑑みてなされたもので、その目的は、複数の積層チップパッケージを積層し互いに電気的に接続することが可能な積層チップパッケージを低コストで実現できるようにした積層チップパッケージおよびその製造方法を提供することにある。
本発明の積層チップパッケージは、本体と、配線とを備えている。本体は、積層された３つ以上の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置された複数の第１の端子と、主要部分の下面に配置された複数の第２の端子とを有している。配線は、複数の第１の端子および複数の第２の端子に電気的に接続されると共に３つ以上の階層部分の全てを経由する複数のラインを含んでいる。３つ以上の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、配線に電気的に接続された複数の電極とを含んでいる。３つ以上の階層部分のうちの少なくとも１つにおいて、複数の電極は半導体チップに電気的に接続されている。複数の電極は、半導体チップの第１の面側に配置されている。３つ以上の階層部分は、主要部分の上面に最も近い第１の階層部分と主要部分の下面に最も近い第２の階層部分とを含んでいる。第１の階層部分と第２の階層部分は、それぞれに含まれる半導体チップの第２の面同士が互いに向き合うように配置されている。複数の第１の端子は、第１の階層部分における複数の電極を用いて構成されている。複数の第２の端子は、第２の階層部分における複数の電極を用いて構成されている。
本発明の積層チップパッケージにおいて、３つ以上の階層部分における複数の電極のレイアウトは同じであってもよい。この場合、複数の電極は、第１の階層部分において複数の第１の端子を構成するために用いられる複数の第１の端子構成部と、第２の階層部分において複数の第２の端子を構成するために用いられる複数の第２の端子構成部とを含んでいてもよい。また、複数の電極は、１つの第１の端子構成部と１つの第２の端子構成部とを電気的に接続する接続部を１つ以上含んでいてもよい。
また、本発明の積層チップパッケージにおいて、複数の電極は、半導体チップとの電気的接続のための複数のチップ接続電極を含み、３つ以上の階層部分のうちの少なくとも１つにおいて、複数のチップ接続電極は、半導体チップに接触してこれに電気的に接続されていてもよい。
また、本発明の積層チップパッケージにおいて、複数の電極は、複数の第１の端子と複数の第２の端子のいずれを構成するためにも用いられない１つ以上の電極を含んでいてもよい。
また、本発明の積層チップパッケージにおいて、複数のラインは、主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含んでいてもよい。また、複数の電極は、複数の共通ラインに電気的に接続された複数の共通電極と、複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。また、３つ以上の階層部分のうちの少なくとも１つにおいて、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されていてもよい。
また、本発明の積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。
本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が３つ以上の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される３つ以上の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。３つ以上の基礎構造物の各々は、半導体チップの第１および第２の面に対応する第１および第２の面を有している。積層基礎構造物を作製する工程は、３つ以上の基礎構造物が積層された方向の両端に位置する２つの基礎構造物の第２の面同士が互いに向き合うように積層基礎構造物を作製する。
本発明の積層チップパッケージまたはその製造方法によれば、複数の第１の端子と複数の第２の端子とを利用して、複数の積層チップパッケージを積層し互いに電気的に接続することが可能になる。また、本発明では、第１の階層部分と第２の階層部分は、第２の面同士が互いに向き合うように配置され、複数の第１の端子は、第１の階層部分における複数の電極を用いて構成され、複数の第２の端子は、第２の階層部分における複数の電極を用いて構成されている。これにより、本発明によれば、複数の第１の端子と複数の第２の端子を簡単に構成することが可能になる。これらのことから、本発明によれば、複数の積層チップパッケージを積層し互いに電気的に接続することが可能な積層チップパッケージを低コストで実現することが可能になるという効果を奏する。
本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。 下側から見た図１の積層チップパッケージを示す斜視図である。 図１に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。 図３に示した階層部分を示す斜視図である。 図１に示した積層チップパッケージに含まれる第１および第２の階層部分を示す斜視図である。 本発明の第１の実施の形態における追加部分の一例を示す斜視図である。 下側から見た図６の追加部分を示す斜視図である。 本発明の第１の実施の形態における複合型積層チップパッケージの一例を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージを用いたメモリデバイスの構成を示すブロック図である。 図９に示したメモリデバイスにおいて不良の半導体チップが存在する場合の対処方法を示すブロック図である。 半導体チップに含まれるメモリセルの一例を示す断面図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。 図１２に示した基礎構造物前ウェハの一部を拡大して示す平面図である。 図１３における１４−１４線断面図である。 図１３に示した工程に続く工程を示す平面図である。 図１５における１６−１６線断面図である。 図１６に示した工程に続く工程を示す断面図である。 図１７に示した工程に続く工程を示す断面図である。 図１８に示した工程に続く工程を示す断面図である。 図１９に示した工程を示す平面図である。 図１９に示した工程に続く工程を示す断面図である。 図２１に示した工程に続く工程を示す断面図である。 図２２に示した工程に続く工程を示す断面図である。 図２３に示した工程に続く工程を示す断面図である。 図２４に示した工程に続く工程を示す断面図である。 図２５に示した工程に続く工程で作製される積層基礎構造物を示す断面図である。 図２６に示した積層基礎構造物の斜視図である。 積層基礎構造物を切断して得られたブロックの一例を示す斜視図である。 図２８に示した工程に続く工程を示す説明図である。 上下に隣接する２つの積層チップパッケージの端子同士の接続部分を示す側面図である。 上下に隣接する２つの積層チップパッケージの端子間の位置ずれについて説明するための説明図である。 ２つの積層チップパッケージを積層する方法の一例を示す斜視図である。 本発明の第２の実施の形態に係る積層チップパッケージの斜視図である。 下側から見た図３３の積層チップパッケージを示す斜視図である。 本発明の第２の実施の形態に係る積層チップパッケージの製造方法で作製される積層基礎構造物を示す断面図である。
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図５を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成について説明する。図１は、本実施の形態に係る積層チップパッケージの斜視図である。図２は、下側から見た図１の積層チップパッケージを示す斜視図である。図３は、図１に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。図４は、図３に示した階層部分を示す斜視図である。図５は、図１に示した積層チップパッケージに含まれる第１および第２の階層部分を示す斜視図である。
図１および図２に示したように、本実施の形態に係る積層チップパッケージ１は、本体２と、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３とを備えている。本体２は、上面２ａ、下面２ｂ、および第１ないし第４の側面２ｃ，２ｄ，２ｅ，２ｆを有している。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。図１および図２に示した例では、複数のワイヤＷは、第１の側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。複数のワイヤＷは、複数の階層部分１０の全てを経由する。複数のワイヤＷは、本発明における複数のラインに対応する。
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置されて複数のワイヤＷに電気的に接続された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数のワイヤＷに電気的に接続された複数の第２の端子５とを含んでいる。本体２は、更に、上面配線４Ｗと、下面配線５Ｗとを含んでいる。上面配線４Ｗは、主要部分２Ｍの上面２Ｍａにおいて複数の第１の端子４と複数のワイヤＷとを電気的に接続する。下面配線５Ｗは、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５と複数のワイヤＷとを電気的に接続する。
本実施の形態では、複数の積層チップパッケージ１を積層し、互いに電気的に接続することが可能である。本体２の上面２ａに垂直な方向から見たときに、複数の第２の端子５は、複数の第１の端子４とオーバーラップする位置に配置されている。従って、複数の積層チップパッケージ１を積層した場合、上側の積層チップパッケージ１における複数の第２の端子５は、下側の積層チップパッケージ１における複数の第１の端子４に対向する。複数の積層チップパッケージ１を積層する場合、上下に隣接する任意の２つの積層チップパッケージ１において、上側の積層チップパッケージ１における複数の第２の端子５は、下側の積層チップパッケージ１における複数の第１の端子４に電気的に接続される。
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側の積層チップパッケージ１における複数の第２の端子５が下側の積層チップパッケージ１における複数の第１の端子４に電気的に接続される。
複数の階層部分１０は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。上下に隣接する２つの階層部分１０は、例えば絶縁性の接着剤によって接合されている。図１および図２には、一例として、主要部分２Ｍが、８つの階層部分１０を含んでいる例を示している。しかし、主要部分２Ｍに含まれる階層部分１０の数は８つに限らず、３つ以上であればよい。以下、図１および図２に示した主要部分２Ｍに含まれる８つの階層部分１０を互いに区別して表す場合には、上から順に符号Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８を付して表す。
次に、図３および図４を参照して、階層部分１０について説明する。階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数の電極とを含んでいる。絶縁部３１は、複数のワイヤＷが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図３および図４に示した例では、絶縁部３１は、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆを有している。絶縁部３１の４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆは、それぞれ、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの外側に位置している。複数の電極は、半導体チップ３０の第１の面３０ａ側に配置されている。
複数の階層部分１０は、主要部分２Ｍの上面２Ｍａに最も近い第１の階層部分と主要部分２Ｍの下面２Ｍｂに最も近い第２の階層部分とを含み、第１の階層部分と第２の階層部分は、それぞれに含まれる半導体チップ３０の第２の面３０ｂ同士が互いに向き合うように配置されている。以下、これについて、図５を参照して説明する。図５は、図１および図２に示した積層チップパッケージ１に含まれる第１および第２の階層部分を示す斜視図である。階層部分Ｌ１１は、本発明における第１の階層部分に対応し、階層部分Ｌ１８は、本発明における第２の階層部分に対応する。
本実施の形態では、階層部分Ｌ１１〜Ｌ１８において、絶縁部３１を除いた外観上の構成と複数の電極のレイアウトは同じであり、いずれも図３および図４に示した通りである。ただし、主要部分２Ｍ内における姿勢は、階層部分Ｌ１１と階層部分Ｌ１８とで異なっている。すなわち、階層部分Ｌ１１は、半導体チップ３０の第１の面３０ａが上を向き、半導体チップ３０の側面３０ｃ，３０ｄ，３０ｅ，３０ｆが、それぞれ本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向く姿勢で配置されている。一方、階層部分Ｌ１８は、半導体チップ３０の第１の面３０ａが下を向き、半導体チップ３０の側面３０ｄ，３０ｃ，３０ｅ，３０ｆが、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向く姿勢で配置されている。従って、階層部分Ｌ１１と階層部分Ｌ１８は、第２の面３０ｂ同士が互いに向き合うように配置されている。なお、図５では、半導体チップ３０の側面３０ｃ，３０ｄ，３０ｅ，３０ｆの代りに、絶縁部３１の端面３１ｃ，３１ｄ，３１ｅ，３１ｆを用いて、階層部分Ｌ１１，Ｌ１８の姿勢を示している。
主要部分２Ｍ内における階層部分Ｌ１２〜Ｌ１４の姿勢は、図５に示した階層部分Ｌ１１の姿勢と同じである。主要部分２Ｍ内における階層部分Ｌ１５〜Ｌ１７の姿勢は、図５に示した階層部分Ｌ１８の姿勢と同じである。
以下、本実施の形態における複数の端子４，５、複数のワイヤＷおよび複数の電極について詳しく説明する。本実施の形態では、複数の第２の端子５が、それぞれ対応する第１の端子４にワイヤＷを介して電気的に接続されることによって、互いに電気的に接続された第１の端子４と第２の端子５の複数の対が形成されている。複数の対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。
図１および図２に示した例では、複数の第１の端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４と、第３の種類の端子４Ｒ１，４Ｒ２，４Ｒ３，４Ｒ４，４Ｒ５，４Ｒ６，４Ｒ７，４Ｒ８とを含んでいる。同様に複数の第２の端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４と、第３の種類の端子５Ｒ１，５Ｒ２，５Ｒ３，５Ｒ４，５Ｒ５，５Ｒ６，５Ｒ７，５Ｒ８とを含んでいる。端子５Ａ１〜５Ａ４，５Ｃ１〜５Ｃ４，５Ｒ１〜５Ｒ８は、それぞれ、端子４Ａ１〜４Ａ４，４Ｃ１〜４Ｃ４，４Ｒ１〜４Ｒ８と対を形成している。
複数のワイヤＷは、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有する複数の共通ワイヤＷＡと、互いに異なる階層部分１０によって利用される複数の階層依存ワイヤＷＢとを含んでいる。複数の共通ワイヤＷＡは、ワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４を含んでいる。複数の階層依存ワイヤＷＢは、ワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８を含んでいる。ワイヤＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４は、それぞれ、端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５を電気的に接続している。
ワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４は、それぞれ、端子対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）の各々における第１の端子４と第２の端子５を電気的に接続している。ワイヤＷＣ１は、階層部分Ｌ１１，Ｌ１２によって利用される。ワイヤＷＣ２は、階層部分Ｌ１３，Ｌ１４によって利用される。ワイヤＷＣ３は、階層部分Ｌ１５，Ｌ１６によって利用される。ワイヤＷＣ４は、階層部分Ｌ１７，Ｌ１８によって利用される。
ワイヤＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８は、それぞれ、端子対（４Ｒ１，５Ｒ１）、（４Ｒ２，５Ｒ２）、（４Ｒ３，５Ｒ３）、（４Ｒ４，５Ｒ４）、（４Ｒ５，５Ｒ５）、（４Ｒ６，５Ｒ６）、（４Ｒ７，５Ｒ７）、（４Ｒ８，５Ｒ８）の各々における第１の端子４と第２の端子５を電気的に接続している。ワイヤＷＲ１〜ＷＲ８は、それぞれ、階層部分Ｌ１１〜Ｌ１８によって利用される。
ワイヤＷＣ１〜ＷＣ４，ＷＲ１〜ＷＲ８は、主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおける半導体チップ３０との電気的接続に用いられる。
後で詳しく説明するが、複数の第１の端子４は、主要部分２Ｍの上面２Ｍａに最も近い１つの階層部分Ｌ１１（第１の階層部分）における複数の電極を用いて構成され、複数の第２の端子５は、主要部分２Ｍの下面２Ｍｂに最も近い１つの階層部分Ｌ１８（第２の階層部分）における複数の電極を用いて構成されている。複数の電極は、階層部分Ｌ１１において複数の第１の端子４を構成するために用いられる複数の第１の端子構成部と、階層部分Ｌ１８において複数の第２の端子５を構成するために用いられる複数の第２の端子構成部とを含んでいる。図３および図４に示したように、複数の電極は、以下の第１ないし第６の種類の電極を含んでいる。
第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、半導体チップ３０の側面３０ｅ，３０ｆおよび絶縁部３１の端面３１ｅ，３１ｆに平行な方向に延びている。電極３２Ａ１は、階層部分Ｌ１１において端子４Ａ１を構成するために用いられる第１の端子構成部３４Ａ１と、階層部分Ｌ１８において端子５Ａ１を構成するために用いられる第２の端子構成部３５Ａ１と、端子構成部３４Ａ１，３５Ａ１を電気的に接続する接続部３６Ａ１とを含んでいる。
電極３２Ａ２は、階層部分Ｌ１１において端子４Ａ２を構成するために用いられる第１の端子構成部３４Ａ２と、階層部分Ｌ１８において端子５Ａ２を構成するために用いられる第２の端子構成部３５Ａ２と、端子構成部３４Ａ２，３５Ａ２を電気的に接続する接続部３６Ａ２とを含んでいる。
電極３２Ａ３は、階層部分Ｌ１１において端子４Ａ３を構成するために用いられる第１の端子構成部３４Ａ３と、階層部分Ｌ１８において端子５Ａ３を構成するために用いられる第２の端子構成部３５Ａ３と、端子構成部３４Ａ３，３５Ａ３を電気的に接続する接続部３６Ａ３とを含んでいる。
電極３２Ａ４は、階層部分Ｌ１１において端子４Ａ４を構成するために用いられる第１の端子構成部３４Ａ４と、階層部分Ｌ１８において端子５Ａ４を構成するために用いられる第２の端子構成部３５Ａ４と、端子構成部３４Ａ４，３５Ａ４を電気的に接続する接続部３６Ａ４とを含んでいる。
また、電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、第１の接続部３７Ａ１，３７Ａ２，３７Ａ３，３７Ａ４と、第２の接続部３８Ａ１，３８Ａ２，３８Ａ３，３８Ａ４とを有している。第１の接続部３７Ａ１〜３７Ａ４は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ａ１〜３２Ａ４の各端面によって構成されている。第２の接続部３８Ａ１〜３８Ａ４は、それぞれ、絶縁部３１の端面３１ｄに配置された電極３２Ａ１〜３２Ａ４の各端面によって構成されている。階層部分Ｌ１１〜Ｌ１４では、第１の接続部３７Ａ１〜３７Ａ４が、それぞれ、本体２の第１の側面２ｃに配置されて、ワイヤＷＡ１〜ＷＡ４に接している。一方、階層部分Ｌ１５〜Ｌ１８では、第２の接続部３８Ａ１〜３８Ａ４が、それぞれ、本体２の第１の側面２ｃに配置されて、ワイヤＷＡ１〜ＷＡ４に接している。このようにして、複数の階層部分１０の電極３２Ａ１〜３２Ａ４は、それぞれ、ワイヤＷＡ１〜ＷＡ４に電気的に接続されている。複数の階層部分１０のうちの少なくとも１つにおいて、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図３において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。第１の種類の電極３２Ａ１〜３２Ａ４は、本発明における複数の共通電極に対応する。
第２の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４は、それぞれ、階層部分Ｌ１１において端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４を構成するために用いられる第１の端子構成部３４Ｃ１，３４Ｃ２，３４Ｃ３，３４Ｃ４を含んでいる。また、電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４は、それぞれ、第１の接続部３７Ｃ１，３７Ｃ２，３７Ｃ３，３７Ｃ４を有している。第１の接続部３７Ｃ１〜３７Ｃ４は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ｃ１〜３２Ｃ４の各端面によって構成されている。階層部分Ｌ１１〜Ｌ１４では、第１の接続部３７Ｃ１〜３７Ｃ４が、それぞれ、本体２の第１の側面２ｃに配置されて、ワイヤＷＣ１〜ＷＣ４に接している。これにより、階層部分Ｌ１１〜Ｌ１４の電極３２Ｃ１〜３２Ｃ４は、それぞれ、ワイヤＷＣ１〜ＷＣ４に電気的に接続されている。一方、階層部分Ｌ１５〜Ｌ１８では、第１の接続部３７Ｃ１〜３７Ｃ４が、それぞれ、本体２の第２の側面２ｄに配置されて、いずれのワイヤにも接していない。そのため、階層部分Ｌ１５〜Ｌ１８の電極３２Ｃ１〜３２Ｃ４は、いずれのワイヤにも電気的に接続されていない。第２の種類の電極は、半導体チップ３０に接触しない。
第３の種類の電極３２Ｒ１，３２Ｒ２，３２Ｒ３，３２Ｒ４，３２Ｒ５，３２Ｒ６，３２Ｒ７，３２Ｒ８は、それぞれ、階層部分Ｌ１１において端子４Ｒ１，４Ｒ２，４Ｒ３，４Ｒ４，４Ｒ５，４Ｒ６，４Ｒ７，４Ｒ８を構成するために用いられる第１の端子構成部３４Ｒ１，３４Ｒ２，３４Ｒ３，３４Ｒ４，３４Ｒ５，３４Ｒ６，３４Ｒ７，３４Ｒ８を含んでいる。また、電極３２Ｒ１，３２Ｒ２，３２Ｒ３，３２Ｒ４，３２Ｒ５，３２Ｒ６，３２Ｒ７，３２Ｒ８は、それぞれ、第１の接続部３７Ｒ１，３７Ｒ２，３７Ｒ３，３７Ｒ４，３７Ｒ５，３７Ｒ６，３７Ｒ７，３７Ｒ８を有している。第１の接続部３７Ｒ１〜３７Ｒ８は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ｒ１〜３２Ｒ８の各端面によって構成されている。階層部分Ｌ１１〜Ｌ１４では、第１の接続部３７Ｒ１〜３７Ｒ８が、それぞれ、本体２の第１の側面２ｃに配置されて、ワイヤＷＲ１〜ＷＲ８に接している。これにより、階層部分Ｌ１１〜Ｌ１４の電極３２Ｒ１〜３２Ｒ８は、それぞれ、ワイヤＷＲ１〜ＷＲ８に電気的に接続されている。一方、階層部分Ｌ１５〜Ｌ１８では、第１の接続部３７Ｒ１〜３７Ｒ８が、それぞれ、本体２の第２の側面２ｄに配置されて、いずれのワイヤにも接していない。そのため、階層部分Ｌ１５〜Ｌ１８の電極３２Ｒ１〜３２Ｒ８は、いずれのワイヤにも電気的に接続されていない。第３の種類の電極は、半導体チップ３０に接触しない。
第４の種類の電極３３Ｃ１，３３Ｃ２，３３Ｃ３，３３Ｃ４は、それぞれ、階層部分Ｌ１８において端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４を構成するために用いられる第２の端子構成部３５Ｃ１，３５Ｃ２，３５Ｃ３，３５Ｃ４を含んでいる。また、電極３３Ｃ１，３３Ｃ２，３３Ｃ３，３３Ｃ４は、それぞれ、第２の接続部３８Ｃ１，３８Ｃ２，３８Ｃ３，３８Ｃ４を有している。第２の接続部３８Ｃ１〜３８Ｃ４は、それぞれ、絶縁部３１の端面３１ｄに配置された電極３３Ｃ１〜３３Ｃ４の各端面によって構成されている。階層部分Ｌ１５〜Ｌ１８では、第２の接続部３８Ｃ１〜３８Ｃ４が、それぞれ、本体２の第１の側面２ｃに配置されて、ワイヤＷＣ１〜ＷＣ４に接している。これにより、階層部分Ｌ１５〜Ｌ１８の電極３３Ｃ１〜３３Ｃ４は、それぞれ、ワイヤＷＣ１〜ＷＣ４に電気的に接続されている。一方、階層部分Ｌ１１〜Ｌ１４では、第２の接続部３８Ｃ１〜３８Ｃ４が、それぞれ、本体２の第２の側面２ｄに配置されて、いずれのワイヤにも接していない。そのため、階層部分Ｌ１１〜Ｌ１４の電極３３Ｃ１〜３３Ｃ４は、いずれのワイヤにも電気的に接続されていない。第４の種類の電極は、半導体チップ３０に接触しない。
第５の種類の電極３３Ｒ１，３３Ｒ２，３３Ｒ３，３３Ｒ４，３３Ｒ５，３３Ｒ６，３３Ｒ７，３３Ｒ８は、それぞれ、階層部分Ｌ１８において端子５Ｒ１，５Ｒ２，５Ｒ３，５Ｒ４，５Ｒ５，５Ｒ６，５Ｒ７，５Ｒ８を構成するために用いられる第２の端子構成部３５Ｒ１，３５Ｒ２，３５Ｒ３，３５Ｒ４，３５Ｒ５，３５Ｒ６，３５Ｒ７，３５Ｒ８を含んでいる。また、電極３３Ｒ１，３３Ｒ２，３３Ｒ３，３３Ｒ４，３３Ｒ５，３３Ｒ６，３３Ｒ７，３３Ｒ８は、それぞれ、第２の接続部３８Ｒ１，３８Ｒ２，３８Ｒ３，３８Ｒ４，３８Ｒ５，３８Ｒ６，３８Ｒ７，３８Ｒ８を有している。第２の接続部３８Ｒ１〜３８Ｒ８は、それぞれ、絶縁部３１の端面３１ｄに配置された電極３３Ｒ１〜３３Ｒ８の各端面によって構成されている。階層部分Ｌ１５〜Ｌ１８では、第２の接続部３８Ｒ１〜３８Ｒ８が、それぞれ、本体２の第１の側面２ｃに配置されて、ワイヤＷＲ１〜ＷＲ８に接している。これにより、階層部分Ｌ１５〜Ｌ１８の電極３３Ｒ１〜３３Ｒ８は、それぞれ、ワイヤＷＲ１〜ＷＲ８に電気的に接続されている。一方、階層部分Ｌ１１〜Ｌ１４では、第２の接続部３８Ｒ１〜３８Ｒ８が、それぞれ、本体２の第２の側面２ｄに配置されて、いずれのワイヤにも接していない。そのため、階層部分Ｌ１１〜Ｌ１４の電極３３Ｒ１〜３３Ｒ８は、いずれのワイヤにも電気的に接続されていない。第５の種類の電極は、半導体チップ３０に接触しない。
第６の種類の電極３２Ｄ１，３２Ｄ２は、端子４または端子５を構成するために用いられない電極である。電極３２Ｄ１は、分岐した第１ないし第８の枝部を有している。電極３２Ｄ１の第１ないし第４の枝部は、それぞれ、第１の接続部３７Ｄ１１，３７Ｄ１２，３７Ｄ１３，３７Ｄ１４を有している。電極３２Ｄ１の第５ないし第８の枝部は、それぞれ、第２の接続部３８Ｄ１１，３８Ｄ１２，３８Ｄ１３，３８Ｄ１４を有している。第１の接続部３７Ｄ１１〜３７Ｄ１４は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ｄ１の第１ないし第４の枝部の各端面によって構成されている。第２の接続部３８Ｄ１１〜３８Ｄ１４は、それぞれ、絶縁部３１の端面３１ｄに配置された電極３２Ｄ１の第５ないし第８の枝部の各端面によって構成されている。第１の接続部３７Ｄ１１〜３７Ｄ１４は、それぞれ、電極３２Ｃ１〜３２Ｃ４の接続部３７Ｃ１〜３７Ｃ４の近傍に配置されている。第２の接続部３８Ｄ１１〜３８Ｄ１４は、それぞれ、電極３３Ｃ１〜３３Ｃ４の接続部３８Ｃ１〜３８Ｃ４の近傍に配置されている。
電極３２Ｄ２は、分岐した第１ないし第１６の枝部を有している。電極３２Ｄ２の第１ないし第８の枝部は、それぞれ、第１の接続部３７Ｄ２１，３７Ｄ２２，３７Ｄ２３，３７Ｄ２４，３７Ｄ２５，３７Ｄ２６，３７Ｄ２７，３７Ｄ２８を有している。電極３２Ｄ２の第９ないし第１６の枝部は、それぞれ、第２の接続部３８Ｄ２１，３８Ｄ２２，３８Ｄ２３，３８Ｄ２４，３８Ｄ２５，３８Ｄ２６，３８Ｄ２７，３８Ｄ２８を有している。第１の接続部３７Ｄ２１〜３７Ｄ２８は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ｄ２の第１ないし第８の枝部の各端面によって構成されている。第２の接続部３８Ｄ２１〜３８Ｄ２８は、それぞれ、絶縁部３１の端面３１ｄに配置された電極３２Ｄ２の第９ないし第１６の枝部の各端面によって構成されている。第１の接続部３７Ｄ２１〜３７Ｄ２８は、それぞれ、電極３２Ｒ１〜３２Ｒ８の接続部３７Ｒ１〜３７Ｒ８の近傍に配置されている。第２の接続部３８Ｄ２１〜３８Ｄ２８は、それぞれ、電極３３Ｒ１〜３３Ｒ８の接続部３８Ｒ１〜３８Ｒ８の近傍に配置されている。
階層部分Ｌ１１〜Ｌ１４では、第１の接続部３７Ｄ１１〜３７Ｄ１４，３７Ｄ２１〜３７Ｄ２８が、それぞれ、本体２の第１の側面２ｃに配置されている。一方、階層部分Ｌ１５〜Ｌ１８では、第２の接続部３８Ｄ１１〜３８Ｄ１４，３８Ｄ２１〜３８Ｄ２８が、それぞれ、本体２の第１の側面２ｃに配置されている。
複数の階層部分１０のうちの少なくとも１つにおいて、第６の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図３において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
第１の種類の電極３２Ａ１〜３２Ａ４と第６の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０との電気的接続のための電極であり、本発明におけるチップ接続電極に対応する。
また、第６の種類の電極３２Ｄ１，３２Ｄ２は、階層部分１０（階層部分Ｌ１１〜Ｌ１８）毎に異なる信号が対応付けられる電極である。第６の種類の電極３２Ｄ１，３２Ｄ２は、本発明における選択的接続電極に対応する。第６の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、以下のように、その階層部分１０が利用する、ワイヤＷＣ１〜ＷＣ４のうちの１つと、ワイヤＷＲ１〜ＷＲ８のうちの１つに対して、選択的に、電気的に接続されている。
ワイヤＷＣ１は、部分的に幅広に形成されることによって、階層部分Ｌ１１，Ｌ１２の各々における第１の接続部３７Ｄ１１に接している。これにより、階層部分Ｌ１１，Ｌ１２の電極３２Ｄ１は、ワイヤＷＣ１に電気的に接続されている。
ワイヤＷＣ２は、部分的に幅広に形成されることによって、階層部分Ｌ１３，Ｌ１４の各々における第１の接続部３７Ｄ１２に接している。これにより、階層部分Ｌ１３，Ｌ１４の電極３２Ｄ１は、ワイヤＷＣ２に電気的に接続されている。
ワイヤＷＣ３は、部分的に幅広に形成されることによって、階層部分Ｌ１５，Ｌ１６の各々における第２の接続部３８Ｄ１３に接している。これにより、階層部分Ｌ１５，Ｌ１６の電極３２Ｄ１は、ワイヤＷＣ３に電気的に接続されている。
ワイヤＷＣ４は、部分的に幅広に形成されることによって、階層部分Ｌ１７，Ｌ１８の各々における第２の接続部３８Ｄ１４に接している。これにより、階層部分Ｌ１７，Ｌ１８の電極３２Ｄ１は、ワイヤＷＣ４に電気的に接続されている。
ワイヤＷＲ１は、部分的に幅広に形成されることによって、階層部分Ｌ１１における第１の接続部３７Ｄ２１に接している。これにより、階層部分Ｌ１１の電極３２Ｄ２は、ワイヤＷＲ１に電気的に接続されている。ワイヤＷＲ２は、部分的に幅広に形成されることによって、階層部分Ｌ１２における第１の接続部３７Ｄ２２に接している。これにより、階層部分Ｌ１２の電極３２Ｄ２は、ワイヤＷＲ２に電気的に接続されている。
ワイヤＷＲ３は、部分的に幅広に形成されることによって、階層部分Ｌ１３における第１の接続部３７Ｄ２３に接している。これにより、階層部分Ｌ１３の電極３２Ｄ２は、ワイヤＷＲ３に電気的に接続されている。ワイヤＷＲ４は、部分的に幅広に形成されることによって、階層部分Ｌ１４における第１の接続部３７Ｄ２４に接している。これにより、階層部分Ｌ１４の電極３２Ｄ２は、ワイヤＷＲ４に電気的に接続されている。
ワイヤＷＲ５は、部分的に幅広に形成されることによって、階層部分Ｌ１５における第２の接続部３８Ｄ２５に接している。これにより、階層部分Ｌ１５の電極３２Ｄ２は、ワイヤＷＲ５に電気的に接続されている。ワイヤＷＲ６は、部分的に幅広に形成されることによって、階層部分Ｌ１６における第２の接続部３８Ｄ２６に接している。これにより、階層部分Ｌ１６の電極３２Ｄ２は、ワイヤＷＲ６に電気的に接続されている。
ワイヤＷＲ７は、部分的に幅広に形成されることによって、階層部分Ｌ１７における第２の接続部３８Ｄ２７に接している。これにより、階層部分Ｌ１７の電極３２Ｄ２は、ワイヤＷＲ７に電気的に接続されている。ワイヤＷＲ８は、部分的に幅広に形成されることによって、階層部分Ｌ１８における第２の接続部３８Ｄ２８に接している。これにより、階層部分Ｌ１８の電極３２Ｄ２は、ワイヤＷＲ８に電気的に接続されている。
階層部分Ｌ１１と階層部分Ｌ１８では、絶縁部３１は、複数の電極のうちの複数の第１および第２の端子構成部を覆わずに、半導体チップ３０の第１の面３０ａと複数の電極の他の部分を覆っている。絶縁部３１によって覆われていない第１および第２の端子構成部は、それぞれ導体パッドを形成している。この導体パッドの上には導体層が形成されている。階層部分Ｌ１１における第１の端子構成部および導体層は、第１の端子４を構成している。階層部分Ｌ１８における第２の端子構成部および導体層は、第２の端子５を構成している。このように、本実施の形態では、複数の第１の端子４は、階層部分Ｌ１１における複数の電極（複数の第１の端子構成部）を用いて構成されている。階層部分Ｌ１１の複数の電極における絶縁部３１に覆われた部分のうちの一部は、上面配線４Ｗとなる。また、複数の第２の端子５は、階層部分Ｌ１８における複数の電極（複数の第２の端子構成部）を用いて構成されている。階層部分Ｌ１８の複数の電極における絶縁部３１に覆われた部分のうちの一部は、下面配線５Ｗとなる。図１および図２では、階層部分Ｌ１１，Ｌ１８のそれぞれの絶縁部３１の一部を破線で表している。
複数の階層部分１０は、少なくとも１つの第１の種類の階層部分を含んでいる。複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分を含んでいてもよい。第１の種類の階層部分における半導体チップ３０は正常に動作するものであり、第２の種類の階層部分における半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。以下、第１の種類の階層部分と第２の種類の階層部分とを区別する場合には、第１の種類の階層部分については符号１０Ａで表し、第２の種類の階層部分については符号１０Ｂで表す。
第１の種類の階層部分１０Ａでは、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。第２の種類の階層部分１０Ｂでは、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に電気的に接続されていない。
また、第１の種類の階層部分１０Ａでは、第６の種類の電極３２Ｄ１，３２Ｄ２が半導体チップ３０に電気的に接続されることによって、電極３２Ｄ１，３２Ｄ２が電気的に接続された２つの階層依存ワイヤＷＢ、すなわち、電極３２Ｄ１が電気的に接続されたワイヤＷＣ１〜ＷＣ４のうちのいずれか１つと、電極３２Ｄ２が電気的に接続されたワイヤＷＲ１〜ＷＲ８のうちのいずれか１つに対して、半導体チップ３０が電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ｄ１，３２Ｄ２が半導体チップ３０に電気的に接続されていないことによって、電極３２Ｄ１，３２Ｄ２が電気的に接続された２つの階層依存ワイヤＷＢに対して、半導体チップ３０は電気的に接続されていない。
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含む積層チップパッケージ１によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。
半導体チップ３０が複数のメモリセルを含んでいる場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。
次に、本実施の形態における複合型積層チップパッケージについて説明する。本実施の形態における複合型積層チップパッケージは、積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えている。主パッケージは、本実施の形態に係る積層チップパッケージ１である。以下、主パッケージについても、符号１を付して表す。
追加部分５１は、少なくとも１つの追加半導体チップと、追加部分配線とを備えている。追加部分配線は、少なくとも１つの追加半導体チップが積層チップパッケージ１の第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、積層チップパッケージ１における複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップとの電気的接続関係を規定する。
図６は、追加部分５１の一例を示す斜視図である。図７は、下側から見た図６の追加部分５１を示す斜視図である。追加部分５１は、上面、下面および４つの側面を有する追加部分本体６０と、追加部分配線５３とを備えている。追加部分本体６０は、１つの追加半導体チップ８０を含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。追加部分本体６０は、１つの第１の種類の階層部分１０Ａに相当する。
追加部分配線５３は、追加部分本体６０の少なくとも１つの側面に配置された複数の追加部分ワイヤＡＷと、追加部分本体６０の上面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第２の追加部分端子５５とを含んでいる。複数の第１の追加部分端子５４の形状および配置は、図１に示した複数の第１の端子４と同じである。複数の第２の追加部分端子５５の形状および配置は、図２に示した複数の第２の端子５と同じである。複数の第２の追加部分端子５５は、複数の第１の追加部分端子５４とオーバーラップする位置に配置されている。複数の追加部分ワイヤＡＷは、互いにオーバーラップする位置にある第１の追加部分端子５４と第２の追加部分端子５５とを電気的に接続している。
追加部分本体６０は、更に、追加半導体チップ８０の上面および下面と、４つの側面のうちの少なくとも１つの側面を覆う絶縁部８１と、複数の追加部分ワイヤＡＷに電気的に接続された複数の電極８２とを含んでいる。絶縁部８１は、複数の追加部分ワイヤＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図６および図７に示した例では、絶縁部８１は、追加半導体チップ８０の４つの側面の全てを覆い、絶縁部８１は、追加部分本体６０の４つの側面に配置された４つの端面を有している。電極８２は、複数の追加部分ワイヤＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された端面を有し、この端面に追加部分ワイヤＡＷが電気的に接続されている。複数の第１の追加部分端子５４と複数の第２の追加部分端子５５は、絶縁部８１から露出している。図６および図７では、絶縁部８１の一部を破線で表している。
複数の電極８２は、図３および図４に示した複数の電極のうちの電極３２Ａ１〜３２Ａ４，３２Ｃ１〜３２Ｃ４，３２Ｒ１〜３２Ｒ８に対応する複数の電極を含んでいる。これらの電極は、それぞれ、第１の追加部分端子５４を構成する端子構成部と、この端子構成部と追加部分ワイヤＡＷとを電気的に接続する部分とを含んでいる。複数の電極８２は、更に、電極３２Ｄ１，３２Ｄ２に対応する電極８２Ｄ１，８２Ｄ２を含んでいる。複数の第１の追加部分端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。すなわち、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２における端子構成部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の追加部分端子５４を構成している。電極３２Ａ１〜３２Ａ４に対応する複数の電極８２と、電極８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。
複数の追加部分ワイヤＡＷは、積層チップパッケージ１における複数のワイヤＷと同様に、複数の共通ワイヤＡＷＡと、複数の階層依存ワイヤＡＷＢとを含んでいる。複数の共通ワイヤＡＷＡは、それぞれワイヤＷＡ１〜ＷＡ４に対応するワイヤＡＷＡ１〜ＡＷＡ４を含んでいる。複数の階層依存ワイヤＡＷＢは、それぞれワイヤＷＣ１〜ＷＣ４，ＷＲ１〜ＷＲ８に対応するワイヤＡＷＣ１〜ＡＷＣ４，ＡＷＲ１〜ＡＷＲ８を含んでいる。
図６および図７に示した追加部分５１では、ワイヤＡＷＣ１，ＡＷＲ１がそれぞれ部分的に幅広に形成されることによって、電極８２Ｄ１がワイヤＡＷＣ１に電気的に接続され、電極８２Ｄ２がワイヤＡＷＲ１に電気的に接続されている。この追加部分５１は、階層部分Ｌ１１と同等の構成および機能を有する。この追加部分５１は、階層部分Ｌ１１が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１１の代替となる。
同様に、ワイヤＡＷＣ１，ＡＷＲ２がそれぞれ部分的に幅広に形成されることによって、電極８２Ｄ１がワイヤＡＷＣ１に電気的に接続され、電極８２Ｄ２がワイヤＡＷＲ２に電気的に接続された追加部分５１は、階層部分Ｌ１２と同等の構成および機能を有する。この追加部分５１は、階層部分Ｌ１２が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１２の代替となる。
また、ワイヤＡＷＣ２，ＡＷＲ３がそれぞれ部分的に幅広に形成されることによって、電極８２Ｄ１がワイヤＡＷＣ２に電気的に接続され、電極８２Ｄ２がワイヤＡＷＲ３に電気的に接続された追加部分５１は、階層部分Ｌ１３と同等の構成および機能を有する。この追加部分５１は、階層部分Ｌ１３が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１３の代替となる。
また、ワイヤＡＷＣ２，ＡＷＲ４がそれぞれ部分的に幅広に形成されることによって、電極８２Ｄ１がワイヤＡＷＣ２に電気的に接続され、電極８２Ｄ２がワイヤＡＷＲ４に電気的に接続された追加部分５１は、階層部分Ｌ１４と同等の構成および機能を有する。この追加部分５１は、階層部分Ｌ１４が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１４の代替となる。
また、ワイヤＡＷＣ３，ＡＷＲ５がそれぞれ部分的に幅広に形成されることによって、電極８２Ｄ１がワイヤＡＷＣ３に電気的に接続され、電極８２Ｄ２がワイヤＡＷＲ５に電気的に接続された追加部分５１は、階層部分Ｌ１５と同等の構成および機能を有する。この追加部分５１は、階層部分Ｌ１５が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１５の代替となる。
また、ワイヤＡＷＣ３，ＡＷＲ６がそれぞれ部分的に幅広に形成されることによって、電極８２Ｄ１がワイヤＡＷＣ３に電気的に接続され、電極８２Ｄ２がワイヤＡＷＲ６に電気的に接続された追加部分５１は、階層部分Ｌ１６と同等の構成および機能を有する。この追加部分５１は、階層部分Ｌ１６が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１６の代替となる。
また、ワイヤＡＷＣ４，ＡＷＲ７がそれぞれ部分的に幅広に形成されることによって、電極８２Ｄ１がワイヤＡＷＣ４に電気的に接続され、電極８２Ｄ２がワイヤＡＷＲ７に電気的に接続された追加部分５１は、階層部分Ｌ１７と同等の構成および機能を有する。この追加部分５１は、階層部分Ｌ１７が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１７の代替となる。
また、ワイヤＡＷＣ４，ＡＷＲ８がそれぞれ部分的に幅広に形成されることによって、電極８２Ｄ１がワイヤＡＷＣ４に電気的に接続され、電極８２Ｄ２がワイヤＡＷＲ８に電気的に接続された追加部分５１は、階層部分Ｌ１８と同等の構成および機能を有する。この追加部分５１は、階層部分Ｌ１８が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１８の代替となる。
本実施の形態に係る積層チップパッケージ１おいて、第２の種類の階層部分１０Ｂでは、複数の電極は、半導体チップ３０に電気的に接続されていない。そのため、第２の種類の階層部分１０Ｂにおける不良の半導体チップ３０は、複数のワイヤＷに電気的に接続されず、その結果、使用不能にされる。
本実施の形態では、積層チップパッケージ１が１つ以上の第２の種類の階層部分１０Ｂを含む場合、その積層チップパッケージ１を主パッケージ１として、１つ以上の第２の種類の階層部分１０Ｂの代替となる１つ以上の追加部分５１と主パッケージ１とを積層して、複合型積層チップパッケージを構成する。この複合型積層チップパッケージは、不良の半導体チップ３０を含まない積層チップパッケージ１と同等の機能を有する。
１つ以上の追加部分５１を用いて複合型積層チップパッケージを構成する場合、１つ以上の追加部分５１を主パッケージ１の上または下に配置することができる。追加部分５１を主パッケージ１の上に配置した場合には、追加部分５１における複数の第２の追加部分端子５５が主パッケージ１における複数の第１の端子４に電気的に接続される。追加部分５１を主パッケージ１の下に配置した場合には、追加部分５１における複数の第１の追加部分端子５４が主パッケージ１における複数の第２の端子５に電気的に接続される。
また、２つ以上の追加部分５１の積層体を主パッケージ１の上または下に配置して複合型積層チップパッケージを構成することもできる。この場合には、上下に隣接する２つの追加部分５１において、上側の追加部分５１における複数の第２の追加部分端子５５が下側の追加部分５１における複数の第１の追加部分端子５４に電気的に接続される。また、主パッケージ１の上下に、それぞれ１つ以上の追加部分５１を配置して複合型積層チップパッケージを構成することもできる。
上述のいずれの構成の複合型積層チップパッケージにおいても、追加部分５１における追加半導体チップ８０は、主パッケージ１における不良の半導体チップ３０の代替となるように、追加部分配線５３を介して主パッケージ１における複数のワイヤＷに電気的に接続される。
図８は、複合型積層チップパッケージの一例を示している。図８に示した例は、主パッケージ１における階層部分Ｌ１１が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分Ｌ１１の代替となる追加部分５１を主パッケージ１の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分５１における電極８２Ｄ１，８２Ｄ２は、階層部分Ｌ１１と同様に、それぞれ主パッケージ１におけるワイヤＷＣ１，ＷＲ１に電気的に接続される。なお、階層部分Ｌ１１の代替となる追加部分５１を主パッケージ１の下に配置して、図８に示した例と同等の複合型積層チップパッケージを構成してもよい。
なお、本実施の形態における複合型積層チップパッケージの構成は、図８に示した例に限られないことは言うまでもない。本実施の形態では、主パッケージ１が１つ以上の第２の種類の階層部分１０Ｂを含んでいる場合、階層部分１０Ｂが階層部分Ｌ１１〜Ｌ１８のうちのどれであるかに応じて、階層部分１０Ｂの代替となる追加部分５１を選択し、選択された１つ以上の追加部分５１と主パッケージ１とを積層し互いに電気的に接続して、複合型積層チップパッケージを構成する。これにより、本実施の形態によれば、主パッケージ１における第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージを容易に実現することができる。
また、本実施の形態において、それぞれ追加半導体チップ８０を含む２つ以上の階層部分を有する追加部分を用意し、この追加部分を、２つ以上の第２の種類の階層部分１０Ｂを含む主パッケージ１に電気的に接続してもよい。この場合、追加部分では、階層部分毎に、それが主パッケージ１におけるどの階層部分の代替になるかに応じて、電極８２Ｄ１，８２Ｄ２が、どの階層依存ワイヤＡＷＢ（ワイヤＡＷＣ１〜ＡＷＣ４，ＡＷＲ１〜ＡＷＲ８）に電気的に接続されるかが選択される。
以下、本実施の形態に係る積層チップパッケージ１を用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージ１および複合型積層チップパッケージについて更に詳しく説明する。図９は、本実施の形態に係る積層チップパッケージ１を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８と、これらのメモリチップを制御するコントローラ９０とを備えている。
メモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８は、それぞれ、図１および図２に示した積層チップパッケージ１における階層部分Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８内の半導体チップ３０である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ９０は、積層チップパッケージ１とは別に設けられ、積層チップパッケージ１の複数の第１の端子４または複数の第２の端子５に電気的に接続される。
メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。
８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。
図９に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１，ＭＣ２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ３，ＭＣ４の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ５，ＭＣ６の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ７，ＭＣ８の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。このように、図９に示した例では、信号線９３Ｃ１をメモリチップＭＣ１，ＭＣ２で共用し、信号線９３Ｃ２をメモリチップＭＣ３，ＭＣ４で共用し、信号線９３Ｃ３をメモリチップＭＣ５，ＭＣ６で共用し、信号線９３Ｃ４をメモリチップＭＣ７，ＭＣ８で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。
図９に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８を備えている。信号線９３Ｒ１〜９３Ｒ８の各一端はコントローラ９０に電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８の他端は、それぞれ、メモリチップＭＣ１〜ＭＣ８の電極パッドＲ／Ｂに電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８は、それぞれ、レディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を伝達する。
図１および図２に示した積層チップパッケージ１において、複数の共通ワイヤＷＡ（ワイヤＷＡ１〜ＷＡ４）は、データバス９１と１つ以上の共通線９２の一部を構成する。従って、複数の共通ワイヤＷＡは、主要部分２Ｍ内の全ての半導体チップ３０（メモリチップ）で共通に使用される信号等を伝達するという、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有する。ワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４は、それぞれ信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の一部を構成する。また、ワイヤＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８は、それぞれ信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８の一部を構成する。
図９は、積層チップパッケージ１が不良の半導体チップ３０（メモリチップ）を含まない場合を表している。ここで、積層チップパッケージ１が１つ以上の不良の半導体チップ３０（メモリチップ）を含む場合おける本実施の形態の対処方法について説明する。図１０は、一例として、階層部分Ｌ１４のメモリチップＭＣ４が不良である場合における対処方法を示している。図１０は、複数のメモリチップと信号線９３Ｃ１〜９３Ｃ４，９３Ｒ１〜９３Ｒ８との関係を表している。
メモリチップＭＣ４が不良である場合、階層部分Ｌ１４では、複数の電極はメモリチップＭＣ４に電気的に接続されていない。そのため、不良のメモリチップＭＣ４は、複数のワイヤＷに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、積層チップパッケージ１を主パッケージ１として、階層部分Ｌ１４の代替となる追加部分５１を、主パッケージ１の上または主パッケージ１の下に配置して、複合型積層チップパッケージを構成する。
図１０では、追加部分５１における追加半導体チップ８０であるメモリチップを記号ＡＭＣで表している。メモリチップＡＭＣは、追加部分配線５３を介して主パッケージ１における複数のワイヤＷに電気的に接続される。特に、追加部分５１における電極８２Ｄ１，８２Ｄ２は、階層部分Ｌ１４と同様に、それぞれ主パッケージ１におけるワイヤＷＣ２，ＷＲ４に電気的に接続される。その結果、図１０に示したように、メモリチップＡＭＣの電極パッドＣＥ，Ｒ／Ｂは、それぞれ、信号線９３Ｃ２，９３Ｒ４に電気的に接続される。これにより、複合型積層チップパッケージは、不良の半導体チップ３０（メモリチップ）を含まない積層チップパッケージ１と同等の機能を有することになる。
次に、図１１を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図１１に示したメモリセル４０は、Ｐ型シリコン基板６１の表面の近傍に形成されたソース６２およびドレイン６３を備えている。ソース６２およびドレイン６３は、共にＮ型の領域である。ソース６２とドレイン６３は、これらの間にＰ型シリコン基板６１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース６２とドレイン６３の間において基板６１の表面上に順に積層された絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を備えている。メモリセル４０は、更に、ソース６２、ドレイン６３、絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を覆う絶縁層６８を備えている。この絶縁層６８には、ソース６２、ドレイン６３、制御ゲート６７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース６２、ドレイン６３、制御ゲート６７の上方の位置で絶縁層６８上に形成されたソース電極７２、ドレイン電極７３、制御ゲート電極７７を備えている。ソース電極７２、ドレイン電極７３、制御ゲート電極７７は、それぞれ、対応するコンタクトホールを通して、ソース６２、ドレイン６３、制御ゲート６７に接続されている。
次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法は、積層チップパッケージ１を複数個製造する方法である。この方法は、各々が主要部分２Ｍに含まれる３つ以上の階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される３つ以上の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージ１を複数個作製する工程とを備えている。
以下、図１２ないし図２７を参照して、積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図１２は、基礎構造物前ウェハ１０１を示す平面図である。図１３は、図１２に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図１４は、図１３における１４−１４線断面図である。
基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図１２は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。
図１４に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域４７を含んでいる。デバイス形成領域４７は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域４７の上に配置された複数の電極パッド４８と、デバイス形成領域４７の上に配置されたパッシベーション膜４９とを含んでいる。パッシベーション膜４９は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜４９は、複数の電極パッド４８の上面を露出させる複数の開口部を有している。複数の電極パッド４８は、後に形成される電極に対応した位置に配置され、且つデバイス形成領域４７に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド４８およびパッシベーション膜４９により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド４８に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図１２において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜４９は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。
図１５は、図１３に示した工程に続く工程を示す平面図である。図１６は、図１５における１６−１６線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａを覆うように、保護層１０３を形成する。保護層１０３は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。なお、図１５では、保護層１０３を省略している。
隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば５０〜１５０μｍの範囲内である。溝１０４の深さは、例えば２０〜８０μｍの範囲内である。
溝１０４は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばＫＯＨを用いた異方性ウェットエッチングが用いられる。エッチングによって溝１０４を形成する場合には、フォトレジストよりなる保護層１０３をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝１０４の形成後、保護層１０３を除去する。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
図１７は、図１６に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド４８およびパッシベーション膜４９を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。
絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。
また、絶縁膜１０６Ｐは、透明であることが好ましい。絶縁膜１０６Ｐが透明であることにより、絶縁膜１０６Ｐの上に、絶縁膜１０６Ｐを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。
また、絶縁膜１０６Ｐは、複数の溝１０４を埋める第１層と、この第１層、複数の電極パッド４８およびパッシベーション膜４９を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
ウェハソートテストを行う時点でパッシベーション膜４９が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。この場合、第２層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド４８の上面を露出させる複数の開口部は形成されていない。
次に、図１８を参照して、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド４８を露出させるための複数の開口部を形成する工程について説明する。図１８は、図１７に示した工程に続く工程を示している。
ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐにおいて一括して、第１のマスク（図示せず）を用いて、絶縁膜１０６Ｐを露光する。第１のマスクは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいてのみ、選択的に、第２のマスク（図示せず）を用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図１８では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。第２のマスクは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図１８に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド４８を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド４８を露出させる複数の開口部１０６ａを有し、複数の電極パッド４８の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド４８を露出させることなく覆っている。
ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部３０Ｐでは、フォトレジスト層において、複数の電極パッド４８に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６Ａ，１０６Ｂの一部としてもよい。
図１９および図２０は、図１８に示した工程に続く工程を示している。図１９は、図２０における１９−１９線断面図である。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、複数の電極を形成する。正常に動作する半導体チップ予定部３０Ｐでは、複数の電極のうちの第１の種類の電極３２Ａ１〜３２Ａ４と第６の種類の電極３２Ｄ１，３２Ｄ２は、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド４８に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部３０Ｐにおいて、第１および第６の種類の電極以外の複数の電極は、半導体チップ予定部３０Ｐに接触しない。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、いずれの電極も半導体チップ予定部３０Ｐに接触しない。
このようにして、図１９および図２０に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
電極は、Ｃｕ等の導電性材料によって形成される。また、電極をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に電極が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、電極の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極が形成される。
図２１は、図１９に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図２１に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。図２１において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。
図２２は、図２１に示した工程に続く工程を示している。この工程では、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図２１において、破線は、研磨後の第２の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。第１の基礎構造物１１０の第１の面１１０ａは、図４に示した半導体チップ３０の第１の面３０ａに対応する。第１の基礎構造物１１０の第２の面１１０ｂは、図４に示した半導体チップ３０の第２の面３０ｂに対応する。
図２３は、図２２に示した工程に続く工程を示している。この工程では、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における複数の電極を覆い、後に絶縁部３１の一部となる。
図２４は、図２３に示した工程に続く工程を示している。この工程では、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図２３において、破線は、研磨後の第２の面１０９ｂの位置を示している。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば２０〜８０μｍである。
以下、図２３および図２４に示した工程と同様の工程を繰り返し行って、積層された３つ以上の基礎構造物１１０を含む積層体を形成してもよい。図２５は、積層された４つの基礎構造物１１０を含む積層体を形成した状態を示している。以下、この積層体を第１の積層体と呼ぶ。
図２６は、図２５に示した工程に続く工程を示している。この工程では、まず、図２１ないし図２５に示した工程と同様の工程を行って、積層された４つの基礎構造物１１０を含む第２の積層体を形成する。次に、第１および第２の積層体を用いて、積層された８つの基礎構造物１１０を含む第３の積層体を形成する。第３の積層体は、８つの基礎構造物１１０が積層された方向の両端に位置する２つの基礎構造物１１０の第２の面１１０ｂ同士が互いに向き合うように形成される。具体的には、第１および第２の積層体の各々において最後に形成された基礎構造物１１０の第２の面１１０ｂ同士が対向するように、第１の積層体と第２の積層体を、図示しない絶縁性の接着剤によって張り合わせて、第３の積層体を形成する。次に、第３の積層体から２つの治具１１２を分離する。
次に、第３の積層体において最も上に位置する基礎構造物１１０と、第３の積層体において最も下に位置する基礎構造物１１０において、例えばエッチングによって、絶縁層１１３の一部を除去して、複数の電極における第１および第２の端子構成部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第１の端子４と複数の第２の端子５を形成する。
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。半田層は、電極の表面に、直接または下地層を介して、例えばめっき法によって形成される。
ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。
このようにして、図２６に示した積層基礎構造物１２０が形成される。図２７は、積層基礎構造物１２０を示す斜視図である。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図２６において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。積層基礎構造物１２０は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図２６に示した例では、１つの分離前本体２Ｐは、８つの予備階層部分１０Ｐを含んでいる。１つの分離前本体２Ｐに含まれる８つの予備階層部分１０Ｐは、上から順に、階層部分Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８となる予定の部分である。
以下、図２８および図２９を参照して、積層基礎構造物１２０を用いて、積層チップパッケージ１を複数個作製する工程について詳しく説明する。ここでは、図２６に示した基礎構造物１１０を８つ含む積層基礎構造物１２０を用いて、階層部分１０を８つ含む積層チップパッケージ１を複数個作製する例について説明する。
図２８は、図２６に示した工程に続く工程を示している。この工程では、積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、基礎構造物１１０が積層された方向に直交する方向に複数個ずつ並んだ少なくとも１つのブロック１２１を形成する。図２８は、ブロック１２１の一例を示している。図２８に示したブロック１２１では、分離前本体２Ｐは、基礎構造物１１０が積層された方向と直交する方向に４つ並んでいる。１つの分離前本体２Ｐは８つの予備階層部分１０Ｐを含んでいる。従って、図２８に示したブロック１２１は、４×８個すなわち３２個の予備階層部分１０Ｐを含んでいる。
図２９は、図２８に示した工程に続く工程を示している。この工程では、まず、ブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成する。配線３をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に複数の分離前本体２Ｐに対応した複数の配線３が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、配線３の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３が形成される。配線３は分離前本体２Ｐ毎に形成される。
図２９に示した工程では、次に、複数個の積層チップパッケージ１が形成されるように、ブロック１２１を、基礎構造物１１０が積層された方向と直交する方向に隣接する２つの分離前本体２Ｐの境界の位置で切断する。これにより、分離前本体２Ｐは本体２となり、この本体２と配線３とを備えた積層チップパッケージ１が複数個形成される。
以上、図１２ないし図２９を参照して説明した一連の工程により、複数の積層チップパッケージ１が複数個作製される。ここまでは、図２６に示したように基礎構造物１１０を８つ含む積層基礎構造物１２０を用いて、階層部分１０を８つ含む積層チップパッケージ１を複数個作製する例について説明してきた。しかし、本実施の形態では、積層基礎構造物１２０に含まれる基礎構造物１１０の数を変えることによって、階層部分１０の数の異なる複数種類の積層チップパッケージ１を作製することができる。また、本実施の形態では、積層基礎構造物１２０の代りに、１つの基礎構造物１１０の下面に複数の第２の追加部分端子５５が形成された構造物を作製し、この構造物を積層基礎構造物１２０の代りに用いて、図２８および図２９を参照して説明した一連の工程により、階層部分１０を１つだけ含むパッケージを複数個作製することにより、例えば図６および図７に示したような追加部分５１を複数個作製することができる。
以上説明したように、本実施の形態に係る積層チップパッケージ１は、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３を備えている。本体２は、積層された複数の階層部分１０を含む主要部分２Ｍと、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５を有している。複数の第１の端子４と複数の第２の端子５は、いずれも複数のワイヤＷに電気的に接続されている。このような構成の積層チップパッケージ１によれば、２つ以上の積層チップパッケージ１を積層して、上側の積層チップパッケージ１における複数の第２の端子５を、下側の積層チップパッケージ１における複数の第１の端子４に電気的に接続することによって、２つ以上の積層チップパッケージ１を互いに電気的に接続することが可能になる。
また、各階層部分１０は、半導体チップ３０と、複数のワイヤＷに電気的に接続された複数の電極を含んでいる。本実施の形態では、主要部分２Ｍの上面２Ｍａに最も近い階層部分Ｌ１１（第１の階層部分）と、主要部分２Ｍの下面２Ｍｂに最も近い階層部分Ｌ１８（第２の階層部分）は、それぞれに含まれる半導体チップ３０の第２の面３０ｂ同士が互いに向き合うように配置されている。複数の第１の端子４は、階層部分Ｌ１１における複数の電極を用いて構成され、複数の第２の端子５は、階層部分Ｌ１８における複数の電極を用いて構成されている。これにより、本実施の形態によれば、複数の第１の端子４と複数の第２の端子５を簡単に構成することが可能になる。
これらのことから、本実施の形態によれば、複数の積層チップパッケージ１を積層し互いに電気的に接続することが可能な積層チップパッケージ１を低コストで実現することが可能になり、その結果、所望の数の半導体チップ３０を含むパッケージを低コストで実現することが可能になる。
また、本実施の形態では、複数の階層部分１０の各々における複数の電極のレイアウトは同じである。複数の電極は、階層部分Ｌ１１において複数の第１の端子４を構成するために用いられる複数の第１の端子構成部と、階層部分Ｌ１８において複数の第２の端子５を構成するために用いられる複数の第２の端子構成部とを含んでいる。そのため、本実施の形態によれば、同じレイアウトの複数の電極の互いに異なる部分を用いて、第１の端子４と第２の端子５とを構成することができる。これにより、積層チップパッケージ１の製造コストをより低減することができる。
また、本実施の形態では、主パッケージ１（積層チップパッケージ１）が１つ以上の第２の種類の階層部分１０Ｂを含んでいる場合、１つ以上の階層部分１０Ｂの代替となる１つ以上の追加部分５１と主パッケージ１とを積層し互いに電気的に接続して、複合型積層チップパッケージを構成することができる。これにより、本実施の形態によれば、主パッケージ１が不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含まない積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージを容易に実現することができる。
また、本実施の形態によれば、複数の積層チップパッケージ１を積層する際に、上下に隣接する２つの積層チップパッケージ１の位置合わせが容易になる。以下、この効果について、図３０および図３１を参照して説明する。図３０は、上下に隣接する２つの積層チップパッケージ１の端子同士の接続部分を示す側面図である。図３１は、上下に隣接する２つの積層チップパッケージ１の端子間の位置ずれについて説明するための説明図である。
図３０および図３１に示した例では、端子４は、矩形の導体パッド４ａと、この導体パッド４ａの表面に形成されたＡｕ層４ｂとを含んでいる。導体パッド４ａは、電極の一部であり、例えばＣｕによって形成されている。端子５は、矩形の導体パッド５ａと、この導体パッド５ａの表面に形成された下地層５ｂと、この下地層５ｂの表面に形成された半田層５ｃとを含んでいる。導体パッド５ａは、電極の一部であり、例えばＣｕによって形成されている。下地層５ｂはＡｕよりなり、半田層５ｃはＡｕＳｎよりなる。なお、この例とは逆に、端子４が導体パッドと下地層と半田層とを含み、端子５が導体パッドとＡｕ層とを含んでいてもよい。また、端子４，５の両方が半田層を含んでいてもよい。ここで、導体パッド４ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば４０〜８０μｍである。導体パッド５ａの形状は、導体パッド４ａと同じである。
図３０に示した例では、上下に隣接する２つの積層チップパッケージ１の対応する端子４，５同士を電気的に接続する際には、対応する端子４，５のＡｕ層４ｂと半田層５ｃを接触させ、これらを加熱および加圧して半田層５ｃを溶融させた後、固化させて、端子４，５を接合する。
図３１は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４ａ，５ａの面に垂直な方向から見たときに、導体パッド４ａの外縁の位置と導体パッド５ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。
このように、本実施の形態によれば、複数の積層チップパッケージ１を積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つの積層チップパッケージ１の位置合わせが容易になる。その結果、本実施の形態によれば、積層された複数の積層チップパッケージ１を含む電子部品の製造コストを低減することができる。
また、本実施の形態では、上述のように複数の積層チップパッケージ１を積層する場合と同じ理由により、主パッケージ１と１つ以上の追加部分５１を積層して複合型積層チップパッケージを構成する際にも、上下に隣接する主パッケージ１と追加部分５１の位置合わせや、上下に隣接する２つの追加部分５１の位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージの製造コストを低減することができる。
図３２は、積層された複数の積層チップパッケージ１を含む電子部品の製造方法の一例を示している。図３２に示した方法では、耐熱性の容器１４１を用いる。この容器１４１は、複数の積層チップパッケージ１を積み重ねて収容することの可能な収容部１４１ａを有している。収容部１４１ａは、収容部１４１ａ内に収容された積層チップパッケージ１の側面と収容部１４１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１４１の収容部１４１ａ内に複数の積層チップパッケージ１を積み重ねて収容し、半田層が溶融する温度（例えば３２０℃）で、容器１４１および複数の積層チップパッケージ１を加熱する。これにより、半田層が溶融し、上下に隣接する２つの積層チップパッケージ１の端子４，５が接合される。この方法によれば、容器１４１の収容部１４１ａ内に複数の積層チップパッケージ１を積み重ねて収容することによって、簡単に複数の積層チップパッケージ１の位置合わせを行うことができるため、積層された複数の積層チップパッケージ１を含む電子部品を簡単に製造することが可能になる。図３２には、２つの積層チップパッケージ１を積層する例を示している。
図３２に示した方法は、主パッケージ１と１つ以上の追加部分５１を積層して複合型積層チップパッケージを製造する場合にも利用することができる。図３２に示した方法によって複合型積層チップパッケージを製造することにより、複合型積層チップパッケージを簡単に製造することが可能になる。
また、本実施の形態では、不良の半導体チップ３０は配線３に電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。
本実施の形態では、主パッケージ１（積層チップパッケージ１）において第２の種類の階層部分１０Ｂが最も上に位置していても、複数の電極を用いて複数の第１の端子４を構成することができる。これにより、主パッケージ１の上に追加部分５１を積層して、主パッケージ１の複数の第１の端子４と、追加部分５１の複数の第２の追加部分端子５５とを電気的に接続することが可能になる。同様に、主パッケージ１において第２の種類の階層部分１０Ｂが最も下に位置していても、複数の電極を用いて複数の第２の端子５を構成することができる。これにより、主パッケージ１の下に追加部分５１を積層して、主パッケージ１の複数の第２の端子５と、追加部分５１の複数の第１の追加部分端子５４とを電気的に接続することが可能になる。階層部分１０Ｂの複数の電極は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、主パッケージ１と追加部分５１を電気的に接続するインターポーザの機能を有する。
また、各階層部分１０は、半導体チップ３０との電気的接続のための第１および第６の種類の電極と、半導体チップ３０に接触しない第２ないし第５の種類の電極とを含んでいる。最も上または最も下に位置する階層部分１０（第１または第２の階層部分）が第１の種類の階層部分１０Ａであるか第２の種類の階層部分１０Ｂであるかに関わらず、第１および第６の種類の電極以外の複数の電極は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、主パッケージ１（積層チップパッケージ１）と追加部分５１を電気的に接続するインターポーザの機能を有する。
また、本実施の形態では、複数のワイヤＷは、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有する複数の共通ワイヤＷＡと、互いに異なる階層部分１０によって利用される複数の階層依存ワイヤＷＢとを含んでいる。図１および図２に示したように、各階層依存ワイヤＷＢは、部分的に幅広に形成されることによって、その階層依存ワイヤＷＢを利用する階層部分１０における第６の種類の電極３２Ｄ１または３２Ｄ２に電気的に接続されている。このような構成により、本実施の形態によれば、主要部分２Ｍ内の全ての階層部分１０において、電極３２Ｄ１，３２Ｄ２のレイアウトを同じにしながら、階層部分１０毎に、半導体チップ３０が電気的に接続される階層依存ワイヤＷＢを変えることができる。これにより、積層チップパッケージ１を簡単に製造することが可能になる。
また、本実施の形態に係る複合型積層チップパッケージでは、追加部分５１は、少なくとも１つの追加半導体チップ８０と、追加部分配線５３とを備えている。追加部分配線５３は、少なくとも１つの追加半導体チップ８０が少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、主パッケージ１のうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップ８０との電気的接続関係を規定する。これにより、本実施の形態によれば、主パッケージ１における第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージを容易に実現することが可能になる。なお、主パッケージ１における第２の種類の階層部分１０Ｂの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報から知ることができる。
本実施の形態に係る積層チップパッケージ１の製造方法は、３つ以上の基礎構造物１１０を積層して、積層基礎構造物１２０を作製する工程と、積層基礎構造物１２０を用いて、積層チップパッケージ１を複数個作製する工程とを備えている。積層基礎構造物１２０を作製する工程は、３つ以上の基礎構造物１１０が積層された方向の両端に位置する２つの基礎構造物１１０の第２の面１１０ｂ同士が互いに向き合うように積層基礎構造物１２０を作製する。
このような積層チップパッケージ１の製造方法によれば、積層基礎構造物１２０を作製する工程において、複数の積層チップパッケージ１に対応する複数組の端子４，５を一括して形成することが可能になる。また、この製造方法によれば、図２８および図２９を参照して説明した方法によって、ブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成することによって、複数の積層チップパッケージ１に対応する複数の配線３を一括して形成することが可能になる。その際、１つのブロック１２１に含まれる複数の分離前本体２Ｐの位置合わせは不要である。これらのことから、この製造方法によれば、複数の積層チップパッケージ１の電気的な接続を容易に行うことが可能な積層チップパッケージ１を、低コストで短時間に大量生産することが可能になる。
また、上記の積層チップパッケージ１の製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージ１のコストを低減することができる。
また、上記の積層チップパッケージ１の製造方法によれば、図２１ないし図２５を参照して説明した方法によって第１および第２の積層体を作製することにより、第１および第２の積層体を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ１を、高い歩留まりで製造することが可能になる。
ところで、本実施の形態では、積層された複数の半導体チップ３０を含む積層チップパッケージ１において、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３（複数のワイヤＷ）によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。また、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、半導体チップ３０が熱によって損傷を受けることを防止することができる。
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。始めに、図３３および図３４を参照して、本実施の形態に係る積層チップパッケージの構成について説明する。図３３は、本実施の形態に係る積層チップパッケージの斜視図である。図３４は、下側から見た図３３の積層チップパッケージを示す斜視図である。
本実施の形態に係る積層チップパッケージ１の構成は、基本的には、第１の実施の形態と同じである。本実施の形態では、主要部分２Ｍ内における階層部分Ｌ１５〜Ｌ１７の姿勢が、第１の実施の形態と異なっている。本実施の形態では、主要部分２Ｍ内における階層部分Ｌ１５〜Ｌ１７の姿勢は、第１の実施の形態における図５に示した階層部分Ｌ１１の姿勢と同じである。すなわち、本実施の形態では、階層部分Ｌ１１〜Ｌ１７は、半導体チップ３０の第１の面３０ａが上を向き、半導体チップ３０の側面３０ｃ，３０ｄ，３０ｅ，３０ｆが、それぞれ本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向く姿勢で配置されている。そして、階層部分Ｌ１８だけが、半導体チップ３０の第１の面３０ａが下を向き、半導体チップ３０の側面３０ｄ，３０ｃ，３０ｅ，３０ｆが、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向く姿勢で配置されている。
また、本実施の形態では、本体２における階層部分Ｌ１５〜Ｌ１７の複数の電極の第１および第２の接続部の配置が、第１の実施の形態と異なっている。すなわち、階層部分Ｌ１５〜Ｌ１７では、第１の種類の電極３２Ａ１〜３２Ａ４の第１の接続部３７Ａ１〜３７Ａ４が、それぞれ、本体２の第１の側面２ｃに配置されて、ワイヤＷＡ１〜ＷＡ４に接している。また、階層部分Ｌ１５〜Ｌ１７では、第６の種類の電極３２Ｄ１の第１の接続部３７Ｄ１１〜３７Ｄ１４と、第６の種類の電極３２Ｄ２の第１の接続部３７Ｄ２１〜３７Ｄ２８が、それぞれ、本体２の第１の側面２ｃに配置されている。ワイヤＷＣ３は、階層部分Ｌ１５，Ｌ１６の各々における第１の接続部３７Ｄ１３に接している。ワイヤＷＣ４は、階層部分Ｌ１７における第１の接続部３７Ｄ１４と、階層部分Ｌ１８における第２の接続部３８Ｄ１４に接している。ワイヤＷＲ５は、階層部分Ｌ１５における第１の接続部３７Ｄ２５に接している。ワイヤＷＲ６は、階層部分Ｌ１６における第１の接続部３７Ｄ２６に接している。ワイヤＷＲ７は、階層部分Ｌ１７における第１の接続部３７Ｄ２７に接している。
次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法では、図２２に示した第１の基礎構造物１１０を形成した後、図２３および図２４に示した工程と同様の工程を繰り返し行って、治具１１２上に積層された７つの基礎構造物１１０を含む積層体を形成する。
次に、上記の７つの基礎構造物１１０を含む積層体と、図２２に示した、治具１２０に張り付けられた第１の基礎構造物１１０とを用いて、積層された８つの基礎構造物１１０を含む積層体を形成する。具体的には、７つの基礎構造物１１０を含む積層体を形成する過程で最後に形成された基礎構造物１１０の第２の面１１０ｂと、図２２に示した第１の基礎構造物１１０の第２の面１１０ｂが互いに対向するように、７つの基礎構造物１１０を含む積層体と第１の基礎構造物１１０とを、図示しない絶縁性の接着剤によって張り合わせて、８つの基礎構造物１１０を含む積層体を形成する。この８つの基礎構造物１１０を含む積層体は、第１の実施の形態における第３の積層体に対応する。その後、第１の実施の形態における積層基礎構造物１２０が形成されるまでの工程と同様の工程を経て、図３５に示した積層基礎構造物１２０が作製される。その後の工程は、第１の実施の形態と同様である。
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第１および第２の階層部分以外の階層部分１０（階層部分Ｌ１２〜Ｌ１７）の主要部分２Ｍ内における姿勢は、各実施の形態において説明した姿勢に限られない。
また、本発明において、配線は、複数のラインとして、複数の階層部分の全てを経由（貫通）する複数の貫通電極を含んでいてもよい。この場合には、複数の電極の第１および第２の接続部は、本体２の第１の側面２ｃに露出せずに、主要部分２Ｍの内部において貫通電極に接する。
１…積層チップパッケージ、２…本体、２Ｍ…主要部分、２Ｍａ…上面、２Ｍｂ…下面、３…配線、Ｗ…ワイヤ、４…第１の端子、５…第２の端子、１０…階層部分、３０…半導体チップ。

Claims (7)

  1. 本体と、配線とを備え、
    前記本体は、積層された３つ以上の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置された複数の第１の端子と、前記主要部分の下面に配置された複数の第２の端子とを有し、
    前記配線は、前記複数の第１の端子および複数の第２の端子に電気的に接続されると共に前記３つ以上の階層部分の全てを経由する複数のラインを含み、
    前記３つ以上の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、前記配線に電気的に接続された複数の電極とを含み、
    前記３つ以上の階層部分のうちの少なくとも１つにおいて、前記複数の電極は前記半導体チップに電気的に接続され、
    前記複数の電極は、前記半導体チップの前記第１の面側に配置され、
    前記３つ以上の階層部分は、前記主要部分の上面に最も近い第１の階層部分と前記主要部分の下面に最も近い第２の階層部分とを含み、
    前記第１の階層部分と前記第２の階層部分は、それぞれに含まれる前記半導体チップの第２の面同士が互いに向き合うように配置され、
    前記複数の第１の端子は、前記第１の階層部分における前記複数の電極を用いて構成され、
    前記複数の第２の端子は、前記第２の階層部分における前記複数の電極を用いて構成され、
    前記３つ以上の階層部分における前記複数の電極のレイアウトは同じであり、
    前記複数の電極は、前記第１の階層部分において前記複数の第１の端子を構成するために用いられる複数の第１の端子構成部と、前記第２の階層部分において前記複数の第２の端子を構成するために用いられる複数の第２の端子構成部とを含み、
    前記第１の階層部分では、前記複数の第２の端子構成部は、前記複数の第１の端子を構成するために用いられず、
    前記第２の階層部分では、前記複数の第１の端子構成部は、前記複数の第２の端子を構成するために用いられないことを特徴とする積層チップパッケージ。
  2. 前記複数の電極は、１つの第１の端子構成部と１つの第２の端子構成部とを電気的に接続する接続部を１つ以上含むことを特徴とする請求項１記載の積層チップパッケージ。
  3. 前記複数の電極は、前記半導体チップとの電気的接続のための複数のチップ接続電極を含み、
    前記３つ以上の階層部分のうちの少なくとも１つにおいて、前記複数のチップ接続電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項１記載の積層チップパッケージ。
  4. 前記複数の電極は、前記複数の第１の端子と複数の第２の端子のいずれを構成するためにも用いられない１つ以上の電極を含むことを特徴とする請求項１記載の積層チップパッケージ。
  5. 前記複数のラインは、前記主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含み、
    前記複数の電極は、前記複数の共通ラインに電気的に接続された複数の共通電極と、前記複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含み、
    前記３つ以上の階層部分のうちの少なくとも１つにおいて、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続されていることを特徴とする請求項１記載の積層チップパッケージ。
  6. 前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１記載の積層チップパッケージ。
  7. 請求項１記載の積層チップパッケージを複数個製造する方法であって、
    各々が前記３つ以上の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される３つ以上の基礎構造物を積層して、積層基礎構造物を作製する工程と、
    前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備え、
    前記３つ以上の基礎構造物の各々は、前記半導体チップの第１および第２の面に対応する第１および第２の面を有し、
    前記積層基礎構造物を作製する工程は、前記３つ以上の基礎構造物が積層された方向の両端に位置する２つの基礎構造物の第２の面同士が互いに向き合うように前記積層基礎構造物を作製することを特徴とする積層チップパッケージの製造方法。
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