JP2009521116A - 3d電子モジュールを集積的に製造する方法 - Google Patents

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Abstract

本発明は、n個の3Dモジュールの集積的な製造に関する。これは、同一の薄板に1組のn枚のウェーハIを製造する工程であって、この工程をK回繰り返す工程と、その後K枚の薄板を積層する工程と、スライスを相互に接続することを意図しためっきスルーホールを積層体の厚さにかけて形成する工程と、その後n個の3Dモジュールを得るために積層体を切断する工程とを含む。シリコンを含む薄板10は、絶縁基板を形成する電気的絶縁層によって一方の面11が被覆されている。この面は、n個の幾何学的特徴を画定する溝部20を有しており、これらの特徴には前記面に配置された電気的接続パッド2’に接続された電子素子1が設けられている。積層作業の後、溝部に合わせて、薄板の面に垂直にホールを開ける。ホールの大きさは溝部の大きさよりも小さいため、各ウェーハ10のシリコンはホールの側壁から樹脂により絶縁される。
【選択図】 図2

Description

本発明の分野は、3D電子モジュールの製造の分野である。
3D電子モジュールは電子ウェーハの積層体を備え、積層体の面を用いて三次元に相互接続されてウェーハ間の接続を成している。ウェーハ5は、その一例を図1に示すが、通常、電気的接続要素2bまたは2aを有する1つ以上の能動素子1bまたは受動素子1aを備えており、これらの素子は電気的絶縁樹脂6内に被覆されている。素子の接続要素2aまたは2bは、電気的絶縁基板4によって支持された接続端子に連結されている。絶縁基板4によって支持された1つ以上の導電トラック3が、これらの素子を相互に連結するか、またはウェーハの電気的接続要素を相互に連結している。ウェーハは、積層体の側面、つまり、ウェーハの端部7に配置された導体によって電気的に相互に連結されている。
素子の端子を基板の端子に接続する方法がいくつかある。
一つの方法は、超音波を送ることによって素子の端子を絶縁基板の端子に直接接続することである。送られるエネルギーは、接続される端子の数に比例する。多くの端子を有する素子については、接続に必要とされるエネルギーが素子を破壊することがある。このエネルギーを低下させるための一つの解決策は、基板を加熱して柔らかくし、送られた超音波エネルギーのうち接続を非常に困難にさせる部分を吸収させることである。さらに、素子が約150°で行われる重合によって被覆される場合、素子の膨張係数が基板の膨張係数と異なり、典型では4倍低いため、基板が湾曲する傾向にある。
本発明の目的は、これらの欠点を克服することである。
本発明の原理は、素子を相互に電気的に絶縁する一方で、素子と基板との間の材料の良好な導通を維持し、接続工程および/または重合工程の間の膨張差を回避することである。
より具体的に言うと、本発明の主題は、n個の電子モジュールを製造する方法であって、nが1よりも大きい整数であり、モジュールがK枚の電子ウェーハの積層体を備え、ウェーハi(iは1〜Kの範囲である)が絶縁基板に少なくとも1つの電子素子を備え、K枚のウェーハが積層体の側面に配置された導体によって電気的に相互に連結された方法において、
製造が集積的なものであり、
ウェーハi毎に、
A1)厚さeの薄い電気的絶縁層によって一方の面が被覆され、この面に幅L1でありeよりも深くe+eよりも浅い深さの溝部を有する基板を形成する、シリコンを含む厚さeの同一の平らな薄いシートに、1組のn枚のウェーハiを製造する工程であって、これらの溝部が少なくともn個の幾何学的パターンを画定し、各パターンに前記面に配置された電気的接続要素に接続された少なくとも1つの電子素子が設けられ、端子が少なくとも溝部まで延長した電気的接続要素に連結され、溝部および電気的接続要素の交点にホール開口領域が設けられ、この領域の横断寸法がL1よりも小さく、素子が溝部をも埋める絶縁樹脂により被覆された工程と、
B1)溝部の樹脂を露出するようにシートの他方の面を平面研削することにより薄膜化する工程とを含む第1の工程と、
A2)第1の工程を完了した際に得られたK個の組を、開口領域を実質的に上下に重ね合わせるように、積層し組み立て、
B2)シリコンがホールの側壁から樹脂によって絶縁されるように、樹脂に、横断寸法がL1よりも小さいホールを、開口領域に垂直な積層体の全体の厚さにかけてシートの面に垂直に開け、
C2)ホールの側壁を金属被覆し、
D2)n個の電子モジュールを得るために積層体を溝部に沿って切断する第2の工程とを含むことを特徴とする方法である。
これは、第2の工程の前に、シートの他方の面を平面研削することによりシートを薄膜化する追加の工程をも含むことが有益である。
本発明の一つの特徴では、これは、シートに平行な積層体の一方の面に電気的絶縁層を堆積する工程を含み、この層は、各パターンの平面に、ウェーハの開口領域の中央に開口領域をもたらし、かつこれらの領域まで延長した、モジュールを電気的に相互接続する要素を備える。
本発明の別の特徴では、第2の工程はまた、ホールの側壁を金属被覆する工程の後に、次の積層体の切断を容易にするためにホールを樹脂により再び埋める工程も含む。
電子素子は、ベアチップなどの能動素子または受動素子またはMEMS(英語表現の微小電子機械システムの頭字語)であり得る。
シートは、少なくとも1つの受動素子がシート内またはシートの上に配置されたものである。
本発明の一つの特徴では、薄い絶縁層は絶縁樹脂で作製されている。
本発明の別の特徴では、電気的接続要素は溝部をまたいでいる。
必要に応じて、電気的接続要素は溝部の両側に配置された2つの端子を連結している。
これは、工程D2の切断の前に、結果として得られた積層体を電気的に検査する工程も含むことが好ましい。
本発明の一実施形態では、電気的接続要素はエッチングされたブリッジである。これらは、溝部を樹脂により埋めた後、素子を樹脂により被覆する前に、エッチングされる。
本発明の別の実施形態では、電気的接続要素が配線されたフィラメントであり、溝部に沿って切り取られ得る。
ホールは、ドライエッチングまたは液体エッチングによって開けられる。
本発明の他の特徴および利点は、非限定的な例により添付の図面を参照して提供する以下の詳細な説明を読解することにより明らかになる。
各図を通して、同一の要素を同一の参照符号によって定めている。
3D電子モジュール100は、図10にその一例を示すが、K枚の電子ウェーハ5の積層体を備えている。ウェーハi(iは1〜Kの範囲である)は、絶縁基板4に少なくとも1つの電子素子1を備えている。K枚のウェーハは、積層体の側面に配置された導体23によって電気的に相互に連結されている。Kは例えば4であるが、典型では2〜100の範囲である。
本発明は、n個のモジュール(nは2〜500である)の製造に関し、この製造は集積的なものである。
これは、同一のシートに1組のn枚のウェーハiを製造する工程であって、この工程をK回繰り返す工程と、その後K枚のシートを積層し、ウェーハを相互に接続することを意図した金属被覆されたホールを積層体の厚さにかけて形成し、その後積層体を切断してn個の3Dモジュールを得る工程とを含む。
n枚のウェーハiの組50は、その一例を図2に示すが、シリコンを含む厚さeの同一の平らな薄いシート10の上に得られる。シート10の厚さは数百μm程度のものである。受動素子は、必要に応じて、シート内かまたはシートの上にすでにある。このシートは、集積的な製造の間、連続性を維持するのに用いられる。これは、例えば、直径が約25cmの円形のシートである。
これは、一方の面11が、数μmの厚さeの絶縁基板4を形成する薄い電気的絶縁層によって被覆されている。この面は、幅L1(L1は、典型では100μmから200μmまでである)であり、かつeよりも深くe+eよりも浅い深さである溝部20を有している。これらの溝部は、少なくともn個の幾何学的パターン25を画定しており、各パターンには、前記面に配置された電気的接続端子2’に接続された少なくとも1つのシリコン製の電子素子1が設けられている。典型では、1つの素子が、50μmから500μmまでの厚さを有している。端子2’は、少なくとも溝部20まで延長したトラック3などの素子の電気的接続要素に連結されており、ホール用の開口領域21が溝部20および相互接続要素3の交点に設けられている。これらの開口領域の寸法は、シート間で異なり得る。例えば、円形の領域がある。素子1は、溝部20をも埋める絶縁樹脂6によって被覆されている。シート10は、溝部の樹脂を露出するように、他方の面12を平面研削することによって薄膜化されている。このため、厚さeは、数μmから100μmまでの間である。このため、これらの溝部20は、各3Dモジュール100を電気的に絶縁するのを可能にする。平面研削は、機械的または化学的な研磨によって行われる。
本方法はまた、シートの面11の側を平面研削することにより、つまり、素子および可能であれば樹脂を平面研削することにより、その素子が設けられたシートを薄膜化する工程も含むのが好ましい。このため、シートおよびその素子の厚さEは、その素子が設けられたシートの両面に行われる平面研削により減じられる。結果として得られる厚さは、例えば、50μm<E<200μmである。
第2の工程は、第1の工程を完了した際に得られたK個の組を、図3に示すように、各組50の開口領域21を実質的に上下に重ね合わせるように、積層し組み立てることを含む。これらの領域21は、同一の寸法であることが好ましいが必須ではない。その後、開口領域21に垂直な積層体の厚さを通してシートの面に垂直に、ホール22が開けられる。ホールの横断寸法はL1よりも小さいため、各ウェーハ10のシリコンは、ホールの側壁から樹脂により絶縁されている。ホールが円形である場合、その直径は例えば50μmから100μmである。ホール21の側壁はその後、金属層23によって金属被覆される。積層体は、n個の電子モジュール100を得るために、溝部20に沿って切断される。この切断は、例えば鋸引きにより行われる。
薄い絶縁層4は、絶縁樹脂で作製され得る。
結果として得られた積層体を電気的に検査する工程を、積層体の切断の前に設けるのが好ましい。これにより、得られた各モジュールを個別に検査するのではなく、集合的に検査する手段がもたらされる。
これは、積層体の切断の前に、積層体の2つの面のうち一方に振動膜を堆積する工程を含むことが有益である。
ここで、2つの例示的実施形態を説明する。
第1の実施形態では、図4〜10に関して説明すると、シートの一方の面11に絶縁材料の薄い層4を堆積し、次に溝部20を、例えば、同一の矩形パターン25(図4a、図4b、図4b’)に従ってシートのこの同一面に切り入れる。溝部20にはその後、絶縁樹脂6を堆積する(図4c)。
変形例では、ベアシートに溝部を切り入れ、樹脂6を、このシートに薄い層4を形成するように、溝部内かつシートの上に一度堆積する。
電気的接続領域2’、つまり素子に接続する端子、およびトラック3などの素子相互接続要素を(図5a)、当業者に知られる従来の方法を用いて、例えばエッチングによってシートのこの面に形成する。相互接続要素3は、少なくとも溝部20まで延長しているか、または図5a’および図5b’に見られるように、溝部20をまたぐブリッジを形成しさえもする。必要であれば、これに溝部20との交点で穴を開けて、シートを積層する際にホールを開けることを意図した開口領域21(図5a’および図5b’)を形成し、次の集合的な検査のために素子を相互に電気的に絶縁する。この検査を行わない場合、開口領域21は、例えば相互接続要素が溝部20の両側に配置された2つの接続端子を連結する場合、溝部の平面にこの要素の導通を設けることにより形成できる。
素子1を、各素子がその接続端子と接続するように、いわゆる「フリップチップ」方式により、能動面をシートに向けて、シートのこの面のパターン25の平面に表面実装する(図5bおよび図5b’)。
その後、従来の方法で、絶縁樹脂6によって素子1を被覆する(図6)。
この工程までは、シリコンシート10は、n枚のウェーハiの組を製造するための連続的な支持をもたらしている。この連続性は、次の工程でなくなる。
実際には、その後、溝部の樹脂6を露出するように、シートを他方の面12を平面研削することにより薄膜化する(図7)。
K枚のシートを得るため、このn枚のウェーハの組50の製造をK回繰り返す。
K枚のシートを、開口領域を一列に並べることにより、例えば接着によって一方のシートを他方のシートの上にして積層する(図8)。
シート10に平行な積層体の一面に絶縁層4を堆積し、その上に積層体の電気的相互接続要素2’、3を配置する。ウェーハの開口領域の中央に配された開口領域21も設ける。このため、ウェーハに連結することを意図した相互接続要素は、この領域まで延長している。この層は、積層体上で作製することもでき、積層する前に作って積層体に加えることもできる。
ホール22つまりビアホールを、この最終層の開口領域に垂直に積層体を通して開ける(図9a’)。この穿孔22は、例えば、プラズマドライエッチングプロセス(つまり、英語表現のリアクティブイオンエッチングを意味する頭字語である「RIE」)を用いるか、またはエキシマ型のレーザーアブレーションにより、マスクを介して得られる。ホールが開けられると同時にエッチングを停止する。このエッチングを完了すると、得られたホールは、L1よりも短い横断寸法(つまり、溝部の幅方向の寸法)を有しているため、シートのシリコンがホール22の側壁から樹脂6によって絶縁されており、ブリッジはホールの側壁と同一平面を成している。
その後、ホールの側壁を金属層23により金属被覆し(図9b)、これにより同一平面を成すブリッジとホールとの接続が確立されるため、ウェーハ間の接続が確立される。
通常は鋸引きにより行われる切断を容易にするために、ホール22を樹脂6により埋めることもある(図9b、図10、図10’)。
n個の電子モジュール100を得るため、積層体を溝部に沿って切断する(図10)。
別の実施形態では、シートの一方の面に絶縁材料の薄い層を堆積し、基板を形成する。素子の電気的接続端子およびこれらが連結される電気的相互接続要素の電気的接続端子をこの面に配置する。素子の相互接続要素は、例えば同一の矩形パターンに従ってその後に形成される溝部の位置を設けるように配置される。
素子を、各素子がその接続端子に接続するように、いわゆる「フリップチップ」方式により、能動面をシートに向けて、シートのこの面の各パターンに表面実装する。接続要素を、後のホールの側壁と同一平面を成すことが意図されたフィラメントに連結する。この目的のため、これらは、溝部を少なくとも部分的にまたいでいる。これらのフィラメントは、溝部の両側に配置された接続要素を連結することもある。直径が25μm程度のこれらのフィラメントが細いため、事実上、フィラメントおよび溝部の交点に、フィラメントよりも当然広く、シートが積層される際にホールを開けることを意図した開口領域が位置している。
素子を、溝部をも埋める絶縁樹脂によって被覆する。前述の実施形態に関してのように、これらの溝部は、各モジュールを電気的に絶縁する手段をもたらしている。
フィラメントが溝部の両側に配置された接続要素を連結している場合、これらは、L1よりも狭い幅L2にわたって溝部に沿って切断され得る。このため、この位置に配置された樹脂も切断される。
この工程までは、シリコンシートは、n枚のウェーハiの組の製造のための連続的な支持をもたらしている。この連続性は、次の工程でなくなる。
その後、シートを、溝部の樹脂を露出するように他方の面を平面研削することにより薄膜化する。平面研削は、機械的または化学的な研磨により行う。
K枚のシートを得るため、このn枚のウェーハの組の製造をK回繰り返す。
K枚のシートを、開口領域を一列に並べることにより、例えば接着によって一方のシートを他方のシートの上にして積層する。
シートに平行な積層体の一面に絶縁層を堆積し、その上に積層体の電気的相互接続要素を配置する。ウェーハの開口領域の中央に置かれた開口領域も設ける。このため、ウェーハに連結することを意図した相互接続要素は同様にこの領域まで延長している。この層は、積層する前に作り、その後積層体に加えることができる。
ホールつまりビアホールを、開口領域に垂直に積層体を通して開ける。この穿孔は、配線が溝部をまたいでいる場合にはフィラメントに垂直に位置する樹脂も除去されるように、例えばフォトリソグラフィ液体エッチングを用いてマスクを介して得られる。他の方法では、上に説明したようなドライエッチングが使用可能である。ホールが開けられると同時にエッチングを停止する。このエッチングが完了すると、得られたホールはL1よりも小さい横断寸法(つまり、溝部の幅方向の寸法)を有しているため、ウェーハのシリコンがホールの側壁から樹脂によって絶縁されており、フィラメントはホールの側壁と同一平面を成している。
ホールの側壁をその後金属被覆し、これにより同一平面を成すフィラメントとホールとの間の接続を確立する手段がもたらされるため、ウェーハ間の接続が確立される。
切断を容易にするために、ホールを樹脂により埋めることもある。
n個の電子モジュールを得るため、積層体を溝部に沿って切断する。
既述の従来技術の3Dモジュールの電子ウェーハを概略的に示したものである。 本発明により得られた薄膜化の前の電子ウェーハを概略的に示したものである。 本発明により得られた4枚のウェーハの積層体を概略的に示したものである。 図4aは、本発明によるシリコンシートに溝部を形成してその溝部を埋める工程を概略的に示したものである。図4bは、本発明によるシリコンシートに溝部を形成してその溝部を埋める工程を概略的に示したものである。図4b’は、図4bの大縮尺詳細図である。図4cは、本発明によるシリコンシートに溝部を形成してその溝部を埋める工程を概略的に示したものである。 図5aは、図4cに示した工程を完了した際に得られたシートに電気的接続要素を配置する工程を概略的に示したものである。図5a’は、図5aの大縮尺詳細図で、図4cに示した工程を完了した際に得られたシートに電気的接続要素を配置する工程を概略的に示したものである。図5bは、電子素子を表面実装する工程を概略的に示したものである。図5b’は、図5bの大縮尺詳細図で、電子素子を表面実装する工程を概略的に示したものである。 素子を被覆する工程を概略的に示したものである。 両面薄膜化工程を概略的に示したものである。 積層して組み立てる工程を概略的に示したものである。 図9aは、積層体の一面に絶縁層を堆積し、相互接続要素を配置し、ホールを開ける工程を概略的に示したものである。図9a’は、図9aの大縮尺詳細図で、積層体の一面に絶縁層を堆積し、相互接続要素を配置し、ホールを開ける工程を概略的に示したものである。図9bは、ホールに金属層を堆積し、金属被覆したホールを樹脂により再び埋めるのを概略的に示したものである。 切断後に得られた3Dモジュールを概略的に示したものである。図10’は、図10の大縮尺詳細図で、切断後に得られた3Dモジュールを概略的に示したものである。

Claims (17)

  1. n個の電子モジュールを製造する方法であって、nが1よりも大きい整数であり、モジュールがK枚の電子ウェーハの積層体を備え、ウェーハi(iは1〜Kの範囲である)が絶縁基板に少なくとも1つの電子素子を備え、前記K枚のウェーハが前記積層体の側面に配置された導体によって電気的に相互に連結された方法において、
    前記製造が集積的なものであり、
    ウェーハi毎に、
    A1)厚さeの薄い電気的絶縁層によって一方の面が被覆され、この面に幅L1でありeよりも深くe+eよりも浅い深さの溝部を有する基板を形成するシリコンを含む厚さeの同一の平らな薄いシートに、1組のn枚のウェーハiを製造する工程であって、これらの溝部が少なくともn個の幾何学的パターンを画定し、各パターンには前記面に配置された電気的接続端子に接続された少なくとも1つのシリコン電子素子が設けられ、前記端子が少なくとも溝部まで延長した電気的接続要素に連結され、前記溝部および前記接続要素の交点にホール開口領域が設けられ、この領域の横断寸法がL1よりも小さく、前記素子が前記溝部をも埋める絶縁樹脂により被覆された工程と、
    B1)前記溝部の前記樹脂を露出するように前記シートの他方の面を平面研削することにより薄膜化する工程とを含む第1の工程と、
    A2)前記第1の工程を完了した際に得られたK個の組を、前記開口領域を実質的に上下に重ね合わせるように、積層し組み立て、
    B2)前記シリコンが前記ホールの側壁から前記樹脂によって絶縁されるように、前記樹脂に、横断寸法がL1よりも小さいホールを、前記開口領域に垂直な積層体の全体の厚さにかけてシートの面に垂直に開け、
    C2)前記ホールの前記側壁を金属被覆し、
    D2)前記n個の電子モジュールを得るために前記積層体を前記溝部に沿って切断する第2の工程とを含むことを特徴とする方法。
  2. 前記第2の工程の前に、前記素子を備える前記シートの面を平面研削することにより前記シートを薄膜化する工程も含むことを特徴とする請求項1に記載の方法。
  3. 前記工程D2の前に、前記シートに平行な前記積層体の一方の面に電気的絶縁層を堆積する工程を含み、この層が、各パターンの平面に、前記ウェーハの前記開口領域の中央に開口領域をもたらし、かつこれらの領域まで延長した、前記モジュールを電気的に相互接続する要素を備えることを特徴とする請求項1または2に記載の方法。
  4. 前記第2の工程が、前記ホールの前記側壁を金属被覆する工程の後に、次の前記積層体の切断を容易にするために前記ホールを樹脂により再び埋める工程も含むことを特徴とする請求項1〜3のいずれか一項に記載の方法。
  5. 前記電子素子が、能動素子または受動素子またはMEMSであることを特徴とする請求項1〜4のいずれか一項に記載の方法。
  6. 前記能動素子がベアチップである請求項1〜5のいずれか一項に記載の方法。
  7. 少なくとも1つの受動素子が、前記シート内または前記シートの上に配置されることを特徴とする請求項1〜6のいずれか一項に記載の方法。
  8. 前記薄い絶縁層が絶縁樹脂で作製されていることを特徴とする請求項1〜7のいずれか一項に記載の方法。
  9. 前記電気的接続要素が前記溝部をまたいでいることを特徴とする請求項1〜8のいずれか一項に記載の方法。
  10. 前記電気的接続要素が溝部の両側に配置された2つの端子を連結していることを特徴とする請求項1〜9のいずれか一項に記載の方法。
  11. 前記工程D2の切断の前に、前記結果として得られた積層体を電気的に検査する工程も含むことを特徴とする請求項1〜10のいずれか一項に記載の方法。
  12. 前記電気的接続要素がエッチングされたブリッジであることを特徴とする請求項1〜11のいずれか一項に記載の方法。
  13. 前記溝部を樹脂により埋めた後、前記素子を樹脂により被覆する前に、前記ブリッジをエッチングすることを特徴とする請求項1〜12のいずれか一項に記載の方法。
  14. 前記ホールがドライエッチングによって開けられることを特徴とする請求項1〜13のいずれか一項に記載の方法。
  15. 前記電気的接続要素が配線されたフィラメントであることを特徴とする請求項1〜11のいずれか一項に記載の方法。
  16. 前記フィラメントが前記溝部に沿って切り取られることを特徴とする請求項1〜15のいずれか一項に記載の方法。
  17. 前記ホールが液体エッチングによって開けられることを特徴とする請求項15または16に記載の方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010004048A (ja) * 2008-06-23 2010-01-07 Headway Technologies Inc 積層チップパッケージおよびその製造方法
JP2010016375A (ja) * 2008-06-30 2010-01-21 Headway Technologies Inc 積層チップパッケージおよびその製造方法
JP2010186981A (ja) * 2009-02-10 2010-08-26 Headway Technologies Inc 半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法
JP2011091358A (ja) * 2009-10-22 2011-05-06 Headway Technologies Inc 半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法
JP2011097009A (ja) * 2009-10-28 2011-05-12 Headway Technologies Inc 複合型積層チップパッケージおよびその製造方法
JP2011151365A (ja) * 2010-01-22 2011-08-04 Headway Technologies Inc 積層チップパッケージの製造方法
JP2011166109A (ja) * 2010-02-04 2011-08-25 Headway Technologies Inc 積層チップパッケージの製造方法
JP2012009808A (ja) * 2010-06-28 2012-01-12 Headway Technologies Inc 積層半導体基板および積層チップパッケージ並びにこれらの製造方法
JP2012033860A (ja) * 2010-08-02 2012-02-16 Headway Technologies Inc 積層半導体基板および積層チップパッケージ並びにこれらの製造方法
JP2012080067A (ja) * 2010-10-01 2012-04-19 Headway Technologies Inc 積層チップパッケージの製造方法
JP2012124455A (ja) * 2010-12-06 2012-06-28 Headway Technologies Inc 積層チップパッケージの製造方法
US8541887B2 (en) 2010-09-03 2013-09-24 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8618646B2 (en) 2010-10-12 2013-12-31 Headway Technologies, Inc. Layered chip package and method of manufacturing same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2905198B1 (fr) * 2006-08-22 2008-10-17 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
FR2911995B1 (fr) * 2007-01-30 2009-03-06 3D Plus Sa Sa Procede d'interconnexion de tranches electroniques
FR2940521B1 (fr) 2008-12-19 2011-11-11 3D Plus Procede de fabrication collective de modules electroniques pour montage en surface
EP2202789A1 (en) * 2008-12-24 2010-06-30 Nxp B.V. Stack of molded integrated circuit dies with side surface contact tracks
EP2207200A1 (en) * 2008-12-24 2010-07-14 Nxp B.V. Stack of molded integrated circuit dies with side surface contact tracks
JP4956567B2 (ja) 2009-02-17 2012-06-20 本田技研工業株式会社 燃料電池システムおよび燃料電池システムの制御方法
FR2943176B1 (fr) 2009-03-10 2011-08-05 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
US8263876B2 (en) * 2009-12-30 2012-09-11 Harvatek Corporation Conductive substrate structure with conductive channels formed by using a two-sided cut approach and a method for manufacturing the same
US9252415B2 (en) 2012-06-15 2016-02-02 Medtronic, Inc. Power sources suitable for use in implantable medical devices and corresponding fabrication methods
US8824161B2 (en) 2012-06-15 2014-09-02 Medtronic, Inc. Integrated circuit packaging for implantable medical devices
US11213690B2 (en) 2012-06-15 2022-01-04 Medtronic, Inc. Wafer level packages of high voltage units for implantable medical devices
KR20150141440A (ko) * 2014-06-10 2015-12-18 삼성전자주식회사 반도체 칩, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
FR3048123B1 (fr) 2016-02-19 2018-11-16 3D Plus Procede d'interconnexion chip on chip miniaturisee d'un module electronique 3d

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243900A (ja) * 1999-02-23 2000-09-08 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JP2001068624A (ja) * 1999-08-26 2001-03-16 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002050737A (ja) * 2000-08-02 2002-02-15 Fujitsu Ltd 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
JP2002184796A (ja) * 2000-12-14 2002-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002314040A (ja) * 2001-04-18 2002-10-25 Toshiba Corp 積層型半導体装置
JP2003243396A (ja) * 2002-02-20 2003-08-29 National Institute Of Advanced Industrial & Technology 感光性ポリイミドを用いた貫通電極形成方法
US20040221451A1 (en) * 2003-05-06 2004-11-11 Micron Technology, Inc. Method for packaging circuits and packaged circuits
JP2004342861A (ja) * 2003-05-16 2004-12-02 Sony Corp チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2403688A1 (fr) 1977-09-16 1979-04-13 Thomson Csf Dispositif attenuateur reglable
FR2456388A1 (fr) * 1979-05-10 1980-12-05 Thomson Brandt Microboitier de circuit electronique, et circuit hybride comportant un tel microboitier
US4251644A (en) * 1979-10-01 1981-02-17 Copolymer Rubber & Chemical Corporation Polar resins having improved characteristics by blending with EPM and EPDM polymers
FR2485262A1 (fr) * 1980-06-19 1981-12-24 Thomson Csf Boitier d'encapsulation resistant a de fortes pressions externes
FR2485796A1 (fr) * 1980-06-24 1981-12-31 Thomson Csf Resistance electrique chauffante et tete d'imprimante thermique comportant de telles resistances chauffantes
FR2525815B1 (fr) * 1982-04-27 1985-08-30 Inf Milit Spatiale Aeronaut Substrat composite a haute conduction thermique et application aux boitiers de dispositifs semi-conducteurs
FR2527039A1 (fr) * 1982-05-14 1983-11-18 Inf Milit Spatiale Aeronaut Dispositif de protection d'un dispositif electronique contre les tensions engendrees par un champ electromagnetique
FR2538618B1 (fr) * 1982-12-28 1986-03-07 Inf Milit Spatiale Aeronaut Boitier pour composant electronique comportant un element fixant l'humidite
FR2547113B1 (fr) * 1983-06-03 1986-11-07 Inf Milit Spatiale Aeronaut Boitier d'encapsulation de composant electronique, durci vis-a-vis des radiations
FR2550009B1 (fr) * 1983-07-29 1986-01-24 Inf Milit Spatiale Aeronaut Boitier de composant electronique muni d'un condensateur
US5237204A (en) * 1984-05-25 1993-08-17 Compagnie D'informatique Militaire Spatiale Et Aeronautique Electric potential distribution device and an electronic component case incorporating such a device
FR2591801B1 (fr) * 1985-12-17 1988-10-14 Inf Milit Spatiale Aeronaut Boitier d'encapsulation d'un circuit electronique
FR2614134B1 (fr) * 1987-04-17 1990-01-26 Cimsa Sintra Procede de connexion d'un composant electronique pour son test et son montage, et dispositif de mise en oeuvre de ce procede
US5016138A (en) * 1987-10-27 1991-05-14 Woodman John K Three dimensional integrated circuit package
FR2666190B1 (fr) * 1990-08-24 1996-07-12 Thomson Csf Procede et dispositif d'encapsulation hermetique de composants electroniques.
US5847448A (en) * 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
FR2674680B1 (fr) * 1991-03-26 1993-12-03 Thomson Csf Procede de realisation de connexions coaxiales pour composant electronique, et boitier de composant comportant de telles connexions.
FR2688629A1 (fr) * 1992-03-10 1993-09-17 Thomson Csf Procede et dispositif d'encapsulation en trois dimensions de pastilles semi-conductrices.
FR2688630B1 (fr) * 1992-03-13 2001-08-10 Thomson Csf Procede et dispositif d'interconnexion en trois dimensions de boitiers de composants electroniques.
FR2691836B1 (fr) * 1992-05-27 1997-04-30 Ela Medical Sa Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce et dispositif correspondant.
FR2696871B1 (fr) * 1992-10-13 1994-11-18 Thomson Csf Procédé d'interconnexion 3D de boîtiers de composants électroniques, et composants 3D en résultant.
FR2709020B1 (fr) * 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
FR2719967B1 (fr) * 1994-05-10 1996-06-07 Thomson Csf Interconnexion en trois dimensions de boîtiers de composants électroniques utilisant des circuits imprimés.
KR100253352B1 (ko) * 1997-11-19 2000-04-15 김영환 적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법
KR100333385B1 (ko) * 1999-06-29 2002-04-18 박종섭 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
FR2802706B1 (fr) * 1999-12-15 2002-03-01 3D Plus Sa Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
FR2805082B1 (fr) * 2000-02-11 2003-01-31 3D Plus Sa Procede d'interconnexion en trois dimensions et dispositif electronique obtenu par ce procede
FR2812453B1 (fr) * 2000-07-25 2004-08-20 3D Plus Sa Procede de blindage et/ou de decouplage repartis pour un dispositif electronique a interconnexion en trois dimensions , dispositif ainsi obtenu et procede d'obtention de celui- ci
FR2832136B1 (fr) * 2001-11-09 2005-02-18 3D Plus Sa Dispositif d'encapsulation hermetique de composant devant etre protege de toute contrainte
AU2003217142A1 (en) * 2002-02-26 2003-09-09 Gautham Viswanadam Integrated circuit device and method of manufacturing thereof
FR2857157B1 (fr) * 2003-07-01 2005-09-23 3D Plus Sa Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant
FR2875672B1 (fr) * 2004-09-21 2007-05-11 3D Plus Sa Sa Dispositif electronique avec repartiteur de chaleur integre

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243900A (ja) * 1999-02-23 2000-09-08 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JP2001068624A (ja) * 1999-08-26 2001-03-16 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002050737A (ja) * 2000-08-02 2002-02-15 Fujitsu Ltd 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
JP2002184796A (ja) * 2000-12-14 2002-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002314040A (ja) * 2001-04-18 2002-10-25 Toshiba Corp 積層型半導体装置
JP2003243396A (ja) * 2002-02-20 2003-08-29 National Institute Of Advanced Industrial & Technology 感光性ポリイミドを用いた貫通電極形成方法
US20040221451A1 (en) * 2003-05-06 2004-11-11 Micron Technology, Inc. Method for packaging circuits and packaged circuits
JP2004342861A (ja) * 2003-05-16 2004-12-02 Sony Corp チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010004048A (ja) * 2008-06-23 2010-01-07 Headway Technologies Inc 積層チップパッケージおよびその製造方法
JP2010016375A (ja) * 2008-06-30 2010-01-21 Headway Technologies Inc 積層チップパッケージおよびその製造方法
JP2010186981A (ja) * 2009-02-10 2010-08-26 Headway Technologies Inc 半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法
JP2011091358A (ja) * 2009-10-22 2011-05-06 Headway Technologies Inc 半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法
JP2011097009A (ja) * 2009-10-28 2011-05-12 Headway Technologies Inc 複合型積層チップパッケージおよびその製造方法
JP2011151365A (ja) * 2010-01-22 2011-08-04 Headway Technologies Inc 積層チップパッケージの製造方法
US8587125B2 (en) 2010-01-22 2013-11-19 Headway Technologies, Inc. Method of manufacturing layered chip package
US8298862B2 (en) 2010-02-04 2012-10-30 Headway Technologies, Inc. Method of manufacturing layered chip package
JP2011166109A (ja) * 2010-02-04 2011-08-25 Headway Technologies Inc 積層チップパッケージの製造方法
US8426946B2 (en) 2010-06-28 2013-04-23 Headway Technologies, Inc. Laminated semiconductor substrate, laminated chip package and method of manufacturing the same
JP2012009808A (ja) * 2010-06-28 2012-01-12 Headway Technologies Inc 積層半導体基板および積層チップパッケージ並びにこれらの製造方法
JP2012033860A (ja) * 2010-08-02 2012-02-16 Headway Technologies Inc 積層半導体基板および積層チップパッケージ並びにこれらの製造方法
US8541887B2 (en) 2010-09-03 2013-09-24 Headway Technologies, Inc. Layered chip package and method of manufacturing same
JP2012080067A (ja) * 2010-10-01 2012-04-19 Headway Technologies Inc 積層チップパッケージの製造方法
US8441112B2 (en) 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package
US8618646B2 (en) 2010-10-12 2013-12-31 Headway Technologies, Inc. Layered chip package and method of manufacturing same
JP2012124455A (ja) * 2010-12-06 2012-06-28 Headway Technologies Inc 積層チップパッケージの製造方法
US8652877B2 (en) 2010-12-06 2014-02-18 Headway Technologies, Inc. Method of manufacturing layered chip package

Also Published As

Publication number Publication date
FR2895568B1 (fr) 2008-02-08
EP1966825B1 (fr) 2009-10-21
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