以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1ないし図6を参照して、本発明の一実施の形態に係る積層チップパッケージを含む複合型積層チップパッケージの構成について説明する。図1は、本発明の一実施の形態に係る積層チップパッケージを含む複合型積層チップパッケージの斜視図である。図2は、下側から見た図1の複合型積層チップパッケージを示す斜視図である。図3は、図1の複合型積層チップパッケージを分解して示す斜視図である。図4は、図2の複合型積層チップパッケージを分解して示す斜視図である。図5は、複数の電極の端面が表れるように描いた図1の複合型積層チップパッケージの斜視図である。図6は、図1の複合型積層チップパッケージの側面図である。
図1ないし図6に示した複合型積層チップパッケージ1は、積層された複数のサブパッケージを備え、上下に隣接する2つのサブパッケージが電気的に接続されたものである。複数のサブパッケージのうちの少なくとも1つは、本実施の形態に係る積層チップパッケージである。図1ないし図6には、複合型積層チップパッケージ1が2つのサブパッケージ1A,1Bを備え、サブパッケージ1Aがサブパッケージ1Bの上に配置された例を示している。図3および図4は、サブパッケージ1A,1Bを分離した状態を示している。以下、任意のサブパッケージに関しては、符号1Sを付して表す。図1ないし図6に示した例では、サブパッケージ1A,1Bは、いずれも本実施の形態に係る積層チップパッケージである。
サブパッケージ1A,1Bの各々は、上面2a、下面2b、および4つの側面2c,2d,2e,2fを有する本体2を備えている。側面2c,2dは互いに反対側を向き、側面2e,2fは互いに反対側を向いている。サブパッケージ1A,1Bの各々は、更に、本体2の少なくとも1つの側面に配置された配線3を備えている。図1ないし図6に示した例では、配線3は、本体2の側面2cに配置されている。本体2は、少なくとも1つの第1の種類の階層部分10Aを含むと共に上面2Maと下面2Mbを有する主要部分2Mを有している。
下側のサブパッケージ1Bの本体2は、更に、主要部分2Mの上面2Maに配置され、配線3に電気的に接続された複数の第1の端子4を有している。上側のサブパッケージ1Aの本体2は、更に、主要部分2Mの下面2Mbに配置され、配線3に電気的に接続された複数の第2の端子5を有している。上側のサブパッケージ1Aの本体2における複数の第2の端子5は、下側のサブパッケージ1Bの本体2における複数の第1の端子4に電気的に接続されている。
図6に示したように、複合型積層チップパッケージ1は、サブパッケージ1A,1Bの間の隙間を埋める、絶縁材料よりなる封止部6を備えていてもよい。
なお、複合型積層チップパッケージ1が積層された3つ以上のサブパッケージ1Sを備えている場合には、上下に隣接する任意の2つのサブパッケージ1Sにおいて、下側のサブパッケージ1Sの本体2が複数の第1の端子4を有し、上側のサブパッケージ1Sの本体2が複数の第2の端子5を有し、上側のサブパッケージ1Sの本体2における複数の第2の端子5が下側のサブパッケージ1Sの本体2における複数の第1の端子4に電気的に接続される。
本実施の形態において、最も下に位置するサブパッケージ1Sの本体2は、更に、複数の第2の端子5を有していてもよいし、最も上に位置するサブパッケージ1Sの本体2は、更に、複数の第1の端子4を有していてもよい。また、複数のサブパッケージ1Sの全ての本体2は複数の第1の端子4および複数の第2の端子5を有していてもよい。図1ないし図6に示した例では、複数のサブパッケージ1A,1Bのいずれにおいても、本体2は、複数の第1の端子4および複数の第2の端子5を有している。従って、この場合、最も下に位置するサブパッケージ1Bの本体2は複数の第2の端子5を有し、最も上に位置するサブパッケージ1Aの本体2は複数の第1の端子4を有している。
端子4,5は、それぞれ、例えば半田によって形成されたバンプを含んでいてもよい。この場合には、端子4のバンプと端子5のバンプが接合されることによって、端子4,5が電気的に接続される。
複数のサブパッケージ1Sのうちの少なくとも1つにおける本体2の主要部分2Mは、更に、少なくとも1つの第2の種類の階層部分10Bを含んでいる。後で詳しく説明するが、第1の種類の階層部分10Aと第2の種類の階層部分10Bは、いずれも、半導体チップを含んでいる。第1の種類の階層部分10Aは、更に、それぞれ半導体チップに電気的に接続され、配線3が配置された本体2の少なくとも1つの側面に配置された端面を有する複数の電極を含むが、第2の種類の階層部分10Bは、配線3が配置された本体2の少なくとも1つの側面に配置された端面を有する複数の電極を含まない。配線3は、複数の電極の端面に電気的に接続されている。第1の種類の階層部分10Aにおける半導体チップは正常に動作するものであり、第2の種類の階層部分10Bにおける半導体チップは正常に動作しないものである。
図1ないし図6に示した例では、サブパッケージ1Aにおける本体2の主要部分2Mは、6つの第1の種類の階層部分10Aと2つの第2の種類の階層部分10Bを含み、サブパッケージ1Bにおける本体2の主要部分2Mは、2つの第1の種類の階層部分10Aを含み、第2の種類の階層部分10Bを含んでいない。
本体2の主要部分2Mが、階層部分の種類に関わらず複数の階層部分を含む場合には、複数の階層部分は、主要部分2Mの上面2Maと下面2Mbの間において積層されている。上下に隣接する2つの階層部分は、例えば接着剤によって接合されている。以下、任意の階層部分に関しては、符号10を付して表す。
本体2の主要部分2Mが複数の階層部分10を含むサブパッケージ1Sは、本実施の形態に係る積層チップパッケージである。
図7は、第1の種類の階層部分10Aの一部を示す斜視図である。図7に示したように、階層部分10Aは、半導体チップ30を含んでいる。半導体チップ30は、デバイスが形成された第1の面30aと、その反対側の第2の面30bと、互いに反対側を向いた第1の側面30cおよび第2の側面30d、ならびに互いに反対側を向いた第3の側面30eおよび第4の側面30fを有している。側面30c,30d,30e,30fは、それぞれ、本体2の側面2c,2d,2e,2fに向いている。
階層部分10Aは、更に、半導体チップ30の4つの側面のうちの少なくとも1つの側面を覆う絶縁部31と、半導体チップ30に電気的に接続された複数の電極32とを含んでいる。絶縁部31は、配線が配置された本体2の少なくとも1つの側面に配置された少なくとも1つの端面31aを有している。図7に示した例では、絶縁部31は、半導体チップ30の4つの側面の全てを覆い、絶縁部31は、本体2の4つの側面に配置された4つの端面31aを有している。
第2の種類の階層部分10Bは、第1の階層部分10Aと同様に、半導体チップ30と絶縁部31を含んでいるが、複数の電極32を含んでいない。前述のように、第1の種類の階層部分10Aにおける半導体チップ30は正常に動作するものであり、第2の種類の階層部分10Bにおける半導体チップ30は正常に動作しないものである。以下、正常に動作する半導体チップ30を良品の半導体チップ30と言い、正常に動作しない半導体チップ30を不良の半導体チップ30と言う。
1つの本体2において最も上に配置された階層部分以外の階層部分では、絶縁部31は、半導体チップ30の第1の面30aおよび複数の電極32も覆っている。1つの本体2において最も上に配置された階層部分では、絶縁部31は、半導体チップ30の第1の面30aを覆っていない。最も上に配置された階層部分が第1の階層部分10Aである場合には、複数の電極32は、絶縁部31によって覆われておらず、露出している。最も上に配置された階層部分10Aの複数の電極32は、複数の端子4を兼ねている。なお、最も上に配置された階層部分においても、絶縁部31が半導体チップ30の第1の面30aおよび複数の電極32を覆い、この絶縁部31の上に、複数の電極32とは別に複数の端子4を設けてもよい。
なお、第2の種類の階層部分10Bは、半導体チップ30に電気的に接続されると共に配線3が配置された本体2の少なくとも1つの側面に配置される端面を有するような形態の電極ではなければ、他の形態の電極や配線を含んでいてもよい。例えば、第2の種類の階層部分10Bは、半導体チップ30には電気的に接続されているが、配線3が配置された本体2の少なくとも1つの側面に配置される端面を有していない電極や、半導体チップ30の端子同士を接続する配線を含んでいてもよい。
半導体チップ30は、フラッシュメモリ、DRAM、SRAM、MRAM、PROM、FeRAM等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ30を含む複合型積層チップパッケージ1によって、大容量のメモリを実現することができる。また、本実施の形態における複合型積層チップパッケージ1によれば、複合型積層チップパッケージ1に含まれる半導体チップ30の数を変えることにより、64GB(ギガバイト)、128GB、256GB等の種々の容量のメモリを容易に実現することができる。
半導体チップ30が複数のメモリセルを有する場合、半導体チップ30が1つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ30は、良品の半導体チップである。
半導体チップ30は、メモリチップに限らず、CPU、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態における複合型積層チップパッケージ1は、特にSiPを実現するのに適している。
次に、図8を参照して、半導体チップ30に含まれるデバイスの一例について説明する。ここでは、一例として、半導体チップ30に含まれるデバイスが、メモリを構成する複数のメモリセルを含む回路である場合について説明する。図8は、複数のメモリセルのうちの1つを示している。このメモリセル40は、P型シリコン基板41の表面の近傍に形成されたソース42およびドレイン43を備えている。ソース42およびドレイン43は、共にN型の領域である。ソース42とドレイン43は、これらの間にP型シリコン基板41の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル40は、更に、ソース42とドレイン43の間において基板41の表面上に順に積層された絶縁膜44、浮遊ゲート45、絶縁膜46および制御ゲート47を備えている。メモリセル40は、更に、ソース42、ドレイン43、絶縁膜44、浮遊ゲート45、絶縁膜46および制御ゲート47を覆う絶縁層48を備えている。この絶縁層48には、ソース42、ドレイン43、制御ゲート47のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル40は、それぞれ、ソース42、ドレイン43、制御ゲート47の上方の位置で絶縁層48上に形成されたソース電極52、ドレイン電極53、制御ゲート電極57を備えている。ソース電極52、ドレイン電極53、制御ゲート電極57は、それぞれ、対応するコンタクトホールを通して、ソース42、ドレイン43、制御ゲート47に接続されている。
次に、本実施の形態に係る積層チップパッケージの製造方法と、複合型積層チップパッケージ1の製造方法について説明する。複合型積層チップパッケージ1の製造方法は、複数のサブパッケージ1Sを作製する工程と、複数のサブパッケージ1Sを積層し、上下に隣接する任意の2つのサブパッケージ1Sにおいて、上側のサブパッケージ1Sの複数の第2の端子5を下側のサブパッケージ1Sの複数の第1の端子4に電気的に接続する工程とを備えている。
複数のサブパッケージ1Sを作製する工程は、各サブパッケージ1Sを作製するための一連の工程として、各々が主要部分2Mに含まれる階層部分10のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される少なくとも1つの基礎構造物を作製する工程と、少なくとも1つの基礎構造物を用いて、サブパッケージ1Sを作製する工程とを備えている。
本実施の形態に係る積層チップパッケージの製造方法は、本体2が複数の階層部分10を含むサブパッケージ1Sの製造方法でもある。積層チップパッケージの製造方法は、複数の基礎構造物を作製する工程と、複数の基礎構造物を用いて、積層された複数の基礎構造物を含む積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。積層基礎構造物は、それぞれ後に互いに分離されることによって本体2となる、複数列に配列された複数の分離前本体を含んでいる。積層基礎構造物における分離前本体の複数の列は、1列に含まれる分離前本体の数が3以上であって互いに異なる複数種類の列を含んでいる。積層チップパッケージを複数個作製する工程は、積層基礎構造物を切断することによって、1列に並んだ複数の分離前本体を含む複数のブロックを形成する工程と、各ブロックに含まれる複数の分離前本体に対して一括して配線3を形成する工程と、複数個の積層チップパッケージが形成されるように、それぞれ配線3が形成された複数の分離前本体を互いに分離する工程とを含んでいる。
以下、図9ないし図25を参照して、複数のサブパッケージ1Sを作製する工程における少なくとも1つの基礎構造物を作製する工程について詳しく説明する。ここでは、複数の基礎構造物を作製する例について説明する。従って、以下の説明は、積層チップパッケージの製造方法における複数の基礎構造物を作製する工程の説明でもある。少なくとも1つの基礎構造物を作製する工程では、まず、それぞれ半導体チップ30となる予定の、配列された複数の半導体チップ予定部30Pを含む基礎構造物前ウェハ101を作製する。図9は、基礎構造物前ウェハ101を示す平面図である。図10は、図9に示した基礎構造物前ウェハ101の一部を拡大して示す平面図である。図11は、図10における11−11線断面図である。
基礎構造物前ウェハ101を作製する工程では、具体的には、互いに反対側を向いた2つの面を有する1つの半導体ウェハ100における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部30Pが配列された基礎構造物前ウェハ101を作製する。基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ100としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。図9に示したように、基礎構造物前ウェハ101における半導体チップ予定部30Pの複数の列は、1列に含まれる半導体チップ予定部30Pの数が3以上であって互いに異なる複数種類の列を含んでいる。なお、図9は、理解を容易にするために、半導体ウェハ100に比べて半導体チップ予定部30Pを大きく描いている。例えば、半導体ウェハ100が12インチウェハで、半導体チップ予定部30Pの上面の一辺の長さが8〜10mmとすると、1枚の半導体ウェハ100を用いて、700〜900個の半導体チップ予定部30Pを形成することが可能である。
半導体ウェハ100および基礎構造物前ウェハ101の平面形状は、実質的に円形である。実質的に円形というのは、完全な円形であってもよいし、半導体ウェハ100および基礎構造物前ウェハ101の縁の一部にオリエンテーションフラットまたはノッチと呼ばれる切り欠き等が設けられているが、縁の大部分は円弧状である形状であってもよい。図9は、半導体ウェハ100および基礎構造物前ウェハ101の縁の一部にオリエンテーションフラットが設けられた例を示している。
図11に示したように、半導体チップ予定部30Pは、半導体ウェハ100の一方の面の近傍に形成されたデバイス形成領域33を含んでいる。デバイス形成領域33は、半導体ウェハ100における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部30Pは、更に、デバイス形成領域33の上に配置された複数の電極パッド34と、絶縁材料よりなりデバイス形成領域33の上に配置されたパッシベーション膜35とを含んでいる。パッシベーション膜35は、複数の電極パッド34の上面を露出させる複数の開口部を有している。複数の電極パッド34は、後に形成される複数の電極32に対応した位置に配置され、且つデバイス形成領域33に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ101において、複数の電極パッド34およびパッシベーション膜35により近い面を第1の面101aと呼び、その反対側の面を第2の面101bと呼ぶ。
複数の基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ101に含まれる複数の半導体チップ予定部30Pについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部30Pの複数の電極パッド34に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部30Pが正常に動作するか否かをテストする。図9において、記号“NG”を付した半導体チップ予定部30Pは、正常に動作しない半導体チップ予定部30Pであり、他の半導体チップ予定部30Pは、正常に動作する半導体チップ予定部30Pである。この工程によって、基礎構造物前ウェハ101毎に、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報が得られる。この位置情報は、後で説明するフレームを形成するための露光工程において利用される。
図12は、図10に示した工程に続く工程を示す平面図である。図13は、図12における13−13線断面図である。この工程では、基礎構造物前ウェハ101に対して、複数の半導体チップ予定部30Pの各々の領域を画定するように、基礎構造物前ウェハ101の第1の面101aにおいて開口する複数の溝104を形成する。隣接する2つの半導体チップ予定部30Pの境界の位置では、隣接する2つの半導体チップ予定部30Pの境界を通るように溝104が形成される。溝104は、その底部が基礎構造物前ウェハ101の第2の面101bに達しないように形成される。溝104の幅は、例えば10〜150μmの範囲内である。溝104の深さは、例えば30〜150μmの範囲内である。溝104は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。このようにして、複数の溝104が形成された後の基礎構造物前ウェハ101よりなる研磨前基礎構造物本体105が作製される。
図14は、図13に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体105の複数の溝104を埋め、且つ複数の電極パッド34を覆うように、絶縁層106を形成する。この絶縁層106は、後に絶縁部31の一部となるものである。絶縁層106は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層106は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。
図15は、図14に示した工程に続く工程を示している。この工程では、絶縁層106に、複数の電極パッド34を露出させるための複数の開口部106aを形成する。絶縁層106が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層106に開口部106aを形成することができる。絶縁層106が感光性を有しない材料によって形成されている場合には、絶縁層106を選択的にエッチングすることによって、絶縁層106に開口部106aを形成することができる。
また、絶縁層106は、複数の溝104を埋める第1層と、この第1層および複数の電極パッド34を覆う第2層とを含んでいてもよい。この場合には、開口部106aは、第2層に形成される。第1層と第2層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第2層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第2層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第2層に開口部106aを形成することができる。第2層が感光性を有しない材料によって形成されている場合には、第2層を選択的にエッチングすることによって、第2層に開口部106aを形成することができる。また、アッシング、化学機械研磨(CMP)等によって第1層の上面を平坦化した後に、第1層の上に第2層を形成してもよい。
次に、正常に動作しない半導体チップ予定部30Pでは複数の電極32を形成することなく、正常に動作する半導体チップ予定部30Pでは複数の電極32を形成する工程が行われる。この工程は、半導体チップ予定部30P毎に複数の電極32を形成するために用いられ、全ての半導体チップ予定部30Pに対応する複数の部分を含むフォトレジスト層を形成する工程と、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、フォトレジスト層のうち、正常に動作する半導体チップ予定部30Pに対応する部分において、後に複数の電極32が収容される複数の開口部を有するフレームを形成する工程と、フレームの複数の開口部に収容されるように複数の電極32を形成する工程とを含んでいる。
ここで、図16を参照して、上記フレームを形成する工程で用いられる露光装置の構成の一例について説明する。図16に示した露光装置は、ステップ式投影露光装置、いわゆるステッパーである。この露光装置は、マスク201を保持するマスクステージ210と、マスク201を移動または交換するためにマスクステージ210を駆動する駆動装置211と、ウェハ202を保持するウェハステージ220と、このウェハステージ220を移動させる移動機構221と、移動機構221を駆動する駆動装置222と、縮小投影光学系203と、照明装置204と、ウェハ202の位置を検出する検出装置240と、照明装置204、駆動装置211,222および検出装置240を制御する制御装置250とを備えている。
マスクステージ210は、ウェハステージ220の上方に配置されている。縮小投影光学系203は、マスクステージ210とウェハステージ220との間に配置されている。照明装置204は、マスクステージ210の上方に配置され、マスク201に対して、露光用の光を照射する。
移動機構221は、ウェハステージ220を、図16に示したX,Y,Zの各方向に移動可能であると共に、XY平面に対するウェハステージ220の傾斜角度を変えることができるようになっている。なお、X方向とY方向は、いずれも縮小投影光学系203の光軸方向に対して直交する方向であって、互いに直交する方向である。Z方向は、縮小投影光学系203の光軸方向に平行な方向である。検出装置240は、ウェハ202の表面の位置およびXY平面に対するウェハ202の表面の傾斜角度を検出する。
制御装置250は、マイクロプロセッサユニット(MPU)と、リード・オンリ・メモリ(ROM)と、ランダム・アクセス・メモリ(RAM)とを有している。
この露光装置を用いて、ウェハ202の露光を行う際には、ウェハ202の表面に、複数のパターン投影領域が設定される。照明装置204より出射された光束は、マスク201を通過し、縮小投影光学系203によって1つのパターン投影領域に照射される。これにより、マスク201が有するマスクパターンが、縮小投影光学系203を介して1つのパターン投影領域に投影され、1つのパターン投影領域を露光する処理が行われる。この露光装置では、マスクパターンに基づいて1つのパターン投影領域を露光する処理を行なった後、ウェハ202をX方向またはY方向に移動させ、次のパターン投影領域において、同様の露光処理を行なう。
次に、図17のフローチャートを参照して、複数の電極32を形成するために用いられるフレームを形成するためのフォトレジスト層の露光工程について説明する。ここでは、フォトレジスト層がネガ型である場合について説明する。ネガ型のフォトレジスト層では、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。この露光工程では、フォトレジスト層のうち、正常に動作しない半導体チップ予定部30Pに対応する部分には複数の電極32に対応する潜像が形成されず、フォトレジスト層のうち、正常に動作する半導体チップ予定部30Pに対応する部分には複数の電極32に対応した潜像が形成されるように、フォトレジスト層の露光を行う。この露光工程では、まず、図16に示した露光装置において、複数の半導体チップ予定部30Pに対応する複数のパターン投影領域のうち、最初の半導体チップ予定部30Pに対応するパターン投影領域が露光される状態に設定される(ステップS101)。次に、設定されたパターン投影領域に対応する半導体チップ予定部30Pが正常に動作する半導体チップ予定部30Pか否かが、制御装置250によって判断される(ステップS102)。なお、ウェハソートテストによって得られた基礎構造物前ウェハ101毎の、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報は、制御装置250に入力され、制御装置250によって保持されている。制御装置250は、その位置情報に基づいて、ステップS102の判断を行う。
ステップS102において、正常に動作する半導体チップ予定部30Pであると判断された場合(Y)には、複数の電極32に対応したパターン(以下、電極パターンと記す。)を有するマスク201を用いて、フォトレジスト層のうち、正常に動作する半導体チップ予定部30Pに対応する部分に対して、電極パターンによる露光を行う(ステップS103)。電極パターンは、具体的には、パターン投影領域のうち、後に電極32を収容する開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンである。この露光により、フォトレジスト層のうち、正常に動作する半導体チップ予定部30Pに対応する部分には、複数の電極32に対応した潜像が形成される。具体的には、この露光が行われた後、フォトレジスト層のうち、正常に動作する半導体チップ予定部30Pに対応する部分では、後に電極32を収容する開口部が形成される部分は現像液に対して可溶性であり、他の部分は現像液に対して不溶性になる。
ステップS102において、正常に動作しない半導体チップ予定部30Pであると判断された場合(N)には、全面的に光を透過するマスク201を用いて、あるいはマスク201を用いずに、フォトレジスト層のうち、正常に動作しない半導体チップ予定部30Pに対応する部分に対して、全面的に露光を行う(ステップS104)。これにより、フォトレジスト層のうち、正常に動作しない半導体チップ予定部30Pに対応する部分には、正常に動作しない半導体チップ予定部30Pに接続されると共に配線3が配置された本体2の少なくとも1つの側面に配置される端面を有する複数の電極に対応する潜像は形成されない。具体的には、フォトレジスト層のうち、正常に動作しない半導体チップ予定部30Pに対応する部分の全体が、現像液に対して不溶性になる。なお、第2の種類の階層部分10Bが、不良の半導体チップ30に接続されると共に配線3が配置された本体2の少なくとも1つの側面に配置される端面を有するような形態の電極ではない、他の形態の電極や配線を含んでいる場合には、ステップS104において、全面的に露光を行う代りに、他の形態の電極や配線に対応する潜像が形成されるように露光を行う。この場合にも、フォトレジスト層のうち、正常に動作しない半導体チップ予定部30Pに対応する部分には、正常に動作しない半導体チップ予定部30Pに接続されると共に配線3が配置された本体2の少なくとも1つの側面に配置される端面を有する複数の電極に対応する潜像は形成されない。
ステップS103またはステップS104の実行後は、ステップS103またはステップS104を実行した露光したパターン投影領域が、最後の半導体チップ予定部30Pに対応するパターン投影領域であったか否かが、制御装置250によって判断される(ステップS105)。最後の半導体チップ予定部30Pに対応するパターン投影領域であった場合(Y)には、露光工程を終了する。最後の半導体チップ予定部30Pに対応するパターン投影領域ではなかった場合(N)には、次の半導体チップ予定部30Pに対応するパターン投影領域が露光される状態に設定されて(ステップS106)、ステップS102以降の処理が繰り返される。
図18は、図15に示した工程に続く工程を示している。図18(a)は、正常に動作する半導体チップ予定部30Pに対応する領域を示し、図18(b)は、正常に動作しない半導体チップ予定部30Pに対応する領域を示している。
図18に示した工程では、まず、全ての半導体チップ予定部30Pに対応する複数の部分を含むフォトレジスト層108Pを形成する。正常に動作する半導体チップ予定部30Pに対応する部分では、次に、図17のステップS103において、図18(a)に示したように、電極パターンを有するマスク201Aを用いて、フォトレジスト層108Pのうち、正常に動作する半導体チップ予定部30Pに対応する部分に対して、電極パターンによる露光を行う。一方、正常に動作しない半導体チップ予定部30Pに対応する部分では、図17のステップS104において、図18(b)に示したように、フォトレジスト層108Pのうち、正常に動作しない半導体チップ予定部30Pに対応する部分に対して、全面的に露光を行う。
図19は、図18に示した工程に続く工程を示している。図19(a)は、正常に動作する半導体チップ予定部30Pに対応する領域を示し、図19(b)は、正常に動作しない半導体チップ予定部30Pに対応する領域を示している。この工程では、フォトレジスト層108Pを、現像液によって現像する。これにより、フレーム108が形成される。図19(a)に示したように、正常に動作する半導体チップ予定部30Pに対応する領域では、フレーム108に、後に複数の電極32が収容される複数の開口部108aが形成されている。一方、図19(b)に示したように、正常に動作しない半導体チップ予定部30Pに対応する領域では、フレーム108に複数の開口部108aは形成されていない。
図20および図21は、図19に示した工程に続く工程を示している。図20(a)および図21は、正常に動作する半導体チップ予定部30Pに対応する領域を示し、図20(b)は、正常に動作しない半導体チップ予定部30Pに対応する領域を示している。図20(a)は、図21における20A−20A線で示す位置の断面を表している。この工程では、図20(a)に示したように、正常に動作する半導体チップ予定部30Pに対応する領域において、例えばめっき法によって、フレーム108の複数の開口部108a内に複数の電極32を形成する。複数の電極32は、各電極32の一部が絶縁層106の上に配置されるように形成される。各電極32は、開口部106aを通して電極パッド34に接続される。図20(b)に示したように、正常に動作しない半導体チップ予定部30Pに対応する領域では、フレーム108に複数の開口部108aが形成されていないことから、複数の電極32は形成されない。このようにして、図20および図21に示した研磨前基礎構造物109が作製される。研磨前基礎構造物109は、基礎構造物前ウェハ101の第1の面101aに対応する第1の面109aと、基礎構造物前ウェハ101の第2の面101bに対応する第2の面109bとを有している。
電極32は、Cu等の導電性材料によって形成される。また、電極32をめっき法によって形成する場合には、フォトレジスト層を形成する前に、絶縁層106の上に、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム108を形成する。次に、めっき法によって、フレーム108の開口部108a内であってシード層の上に、電極32の一部となるめっき層を形成する。めっき層の厚みは、例えば5〜15μmの範囲内である。次に、フレーム108を除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極32が形成される。
図22は、図20および図21に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物109の第1の面109aが、図22に示した板状の治具112の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物109を治具112に張り付ける。以下、この治具112に貼り付けられた研磨前基礎構造物109を、第1の研磨前基礎構造物109と呼ぶ。図22において、符号113は、接着剤によって形成された絶縁層113を示している。
次に、第1の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。第1の研磨前基礎構造物109における第2の面109bを研磨することにより、第1の研磨前基礎構造物109が薄くされて、治具112に張り付けられた状態の基礎構造物110が形成される。この基礎構造物110の厚みは、例えば30〜100μmである。以下、治具112に張り付けられた基礎構造物110を、第1の基礎構造物110と呼ぶ。第1の基礎構造物110は、第1の研磨前基礎構造物109の第1の面109aに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、研磨された面である。複数の溝104が露出するまで、第1の研磨前基礎構造物109における第2の面109bを研磨することにより、複数の半導体チップ予定部30Pは、互いに分離されて、それぞれ半導体チップ30となる。
図23は、図22に示した工程に続く工程を示している。この工程では、まず、治具112に張り付けられた第1の基礎構造物110に、絶縁性の接着剤によって、研磨前基礎構造物109を張り付ける。この研磨前基礎構造物109は、第1の面109aが、第1の基礎構造物110の研磨された面すなわち第2の面110bに対向するように、第1の基礎構造物110に張り付けられる。以下、第1の基礎構造物110に張り付けられる研磨前基礎構造物109を、第2の研磨前基礎構造物109と呼ぶ。第1の基礎構造物110と第2の研磨前基礎構造物109との間において接着剤によって形成される絶縁層113は、第2の研磨前基礎構造物109における複数の電極32を覆い、後に絶縁部31の一部となる。
次に、図示しないが、第2の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。第2の研磨前基礎構造物109における第2の面109bを研磨することにより、第2の研磨前基礎構造物109が薄くされて、第1の基礎構造物110に張り付けられた状態の第2の基礎構造物110が形成される。第2の基礎構造物110の厚みは、第1の基礎構造物110と同様に、例えば30〜100μmである。
以下、図23に示した工程と同様の工程を繰り返し行って、積層された3つ以上の基礎構造物110を形成してもよい。図24は、積層された4つの基礎構造物110を形成した状態を示している。
図25は、図24に示した工程に続く工程を示している。図23に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物110を形成した後は、所定の数の基礎構造物110の積層体を治具112から分離する。図25には、8つの基礎構造物110の積層体を形成した例を示している。
次に、図25に示したように、積層体において最も上に配置された基礎構造物110から絶縁層113を除去する。これにより、最も上に配置された基礎構造物110における複数の電極32が露出する。この露出した複数の電極32は、複数の端子4を兼ねる。また、積層体において最も下に配置された基礎構造物110の下面に、複数の端子5を形成する。このようにして、積層された複数の基礎構造物110を含む第1の積層基礎構造物115が形成される。各基礎構造物110は、本体2の主要部分2Mに含まれる階層部分10のいずれかとなる予定の、配列された複数の予備階層部分10Pを含み、後に隣接する予備階層部分10Pの境界位置で切断される。図25において、符号110Cは、基礎構造物110の切断位置を示している。第1の積層基礎構造物115は、それぞれ後に互いに分離されることによって本体2となる、複数列に配列された複数の分離前本体2Pを含んでいる。第1の積層基礎構造物115における分離前本体2Pの複数の列は、1列に含まれる分離前本体の数が3以上であって互いに異なる複数種類の列を含んでいる。第1の積層基礎構造物115は、本発明における積層基礎構造物に対応する。図25に示した例では、1つの分離前本体2Pは、8つの予備階層部分10Pを含んでいる。
以下、図26ないし図38を参照して、少なくとも1つの基礎構造物を用いて、サブパッケージを作製する工程について詳しく説明する。ここでは、図25に示した積層された8つの基礎構造物110を含む第1の積層基礎構造物115を用いて、8つの階層部分10を含むサブパッケージを複数個作製する例について説明する。
図26および図27は、図25に示した工程に続く工程を示している。この工程では、複数の第1の積層基礎構造物115を積層し且つ上下に隣接する2つの第1の積層基礎構造物115を接着して、第2の積層基礎構造物120を作製する。図26および図27には、10個の第1の積層基礎構造物115を積層して第2の積層基礎構造物120を作製した例を示している。上下に隣接する2つの第1の積層基礎構造物115は、接着剤によって、容易に分離可能に接着される。この例では、図27に示したように、第2の積層基礎構造物120は、積層された10個の第1の積層基礎構造物115を含み、1つの第1の積層基礎構造物115は、積層された8つの基礎構造物110を含んでいる。従って、第2の積層基礎構造物120は、積層された80個の基礎構造物110を含んでいる。ここで、1つの基礎構造物110の厚みを50μmとし、上下に隣接する2つの基礎構造物110を接着する接着剤の厚みと上下に隣接する2つの第1の積層基礎構造物115を接着する接着剤の厚みを無視すると、第2の積層基礎構造物120の厚みは、50μm×80、すなわち4mmとなる。
基礎構造物110が積層された方向から見たときに、第1の積層基礎構造物115の平面形状は、実質的に円形である。また、第1の積層基礎構造物115が積層された方向(基礎構造物110が積層された方向と同じ方向)から見たときに、第2の積層基礎構造物120の平面形状は、実質的に円形である。図26は、半導体ウェハ100および基礎構造物前ウェハ101の縁の一部にオリエンテーションフラットが設けられた場合(図9参照)における第1の積層基礎構造物115および第2の積層基礎構造物120の例を示している。
図26に示したように、第1の積層基礎構造物115および第2の積層基礎構造物120は、複数列に配列された複数の分離前本体2Pを含んでいる。また、図26に示したように、第1の積層基礎構造物115および第2の積層基礎構造物120における分離前本体2Pの複数の列は、1列に含まれる分離前本体の数が3以上であって互いに異なる複数種類の列を含んでいる。
図28ないし図30は、図26および図27に示した工程に続く工程を示している。この工程では、第1の積層基礎構造物115が積層されて構成された第2の積層基礎構造物120を切断することによって、複数の積層ブロック121を形成する。1つの積層ブロック121は、積層された複数のブロック116を含んでいる。第2の積層基礎構造物120を切断することによって、積層された複数の第1の積層基礎構造物115も切断される。複数のブロック116は、第1の積層基礎構造物115が切断されて形成される。各ブロック116は、1列に並んだ複数の分離前本体2Pを含んでいる。図28ないし図30は、それぞれ、積層ブロック121の第1ないし第3の例を示している。
図28に示した第1の例の積層ブロック121では、分離前本体2Pは、第1の積層基礎構造物115が積層された方向に10個並び、第1の積層基礎構造物115が積層された方向と直交する方向に3つ並んでいる。この例では、積層ブロック121は、30個の分離前本体2Pを含み、ブロック116は、1列に並んだ3つの分離前本体2Pを含んでいる。
図29に示した第2の例の積層ブロック121では、分離前本体2Pは、第1の積層基礎構造物115が積層された方向に10個並び、第1の積層基礎構造物115が積層された方向と直交する方向に4つ並んでいる。この例では、積層ブロック121は、40個の分離前本体2Pを含み、ブロック116は、1列に並んだ4つの分離前本体2Pを含んでいる。
図30に示した第3の例の積層ブロック121では、分離前本体2Pは、第1の積層基礎構造物115が積層された方向に10個並び、第1の積層基礎構造物115が積層された方向と直交する方向に5つ並んでいる。この例では、積層ブロック121は、50個の分離前本体2Pを含み、ブロック116は、1列に並んだ5つの分離前本体2Pを含んでいる。
図31は、図28ないし図30に示した工程に続く工程を示している。この工程では、複数の治具122を用いて2つ以上の積層ブロック121を並べて、ブロック集合体130を形成する。複数の治具122は、組み合わされて、ブロック集合体130を囲う枠を形成する。図31には、図29に示した積層ブロック121を19個並べて、ブロック集合体130を形成した例を示している。この例では、ブロック集合体130は19個の積層ブロック121を含み、1つの積層ブロック121は40個の分離前本体2Pを含み、1つの分離前本体2Pは8つの予備階層部分10Pを含んでいる。従って、ブロック集合体130は、19×40個すなわち760個の分離前本体2Pを含むと共に、19×40×8個すなわち6080個の予備階層部分10Pを含んでいる。ブロック集合体130に含まれる全ての分離前本体2Pは、後に配線3が形成される面が同一方向、すなわち上方向に向くように配置されている。
図32は、図31に示した工程に続く工程を示している。この工程では、複数の治具122を用いて、同一平面上に、複数のブロック集合体130を並べる。このとき、複数のブロック集合体130に含まれる全ての分離前本体2Pは、後に配線3が形成される面が同一方向、すなわち上方向に向くように配置される。図32には、16個のブロック集合体130を同一平面上に並べた例を示している。この場合、16個のブロック集合体130は、760×16個すなわち12160個の分離前本体2Pを含むと共に、6080×16個すなわち97280個の予備階層部分10Pを含む。
本実施の形態では、次に、図32に示したように並べられた複数のブロック集合体130に含まれる全ての分離前本体2Pに対して一括して配線3を形成する。この配線3を形成する工程について、図33ないし図37を参照して説明する。
図33に示したように、配線3を形成する工程では、図32に示した複数の治具122および複数のブロック集合体130を、平坦な上面を有する治具132の上面上に配置する。これにより、複数のブロック集合体130が同一平面上に並べられる。この状態で、治具122の上面は、ブロック集合体130の上面よりもわずかに低い位置にある。
配線3を形成する工程では、次に、治具122の上面およびブロック集合体130の上面を覆うように、樹脂層133を形成する。樹脂層133は、硬化前の樹脂を塗布し、この樹脂を硬化させて形成してもよいし、ドライフィルムを用いて形成してもよい。
図34は、図33に示した工程に続く工程を示している。この工程では、例えばCMPによって、複数のブロック集合体130の上面が露出するまで樹脂層133を研磨して、複数のブロック集合体130と樹脂層133の上面を平坦化する。
図35は、図34に示した工程に続く工程を示している。この工程では、まず、複数のブロック集合体130および樹脂層133の上面の上に、めっき用のシード層134を形成する。次に、シード層134の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム135を形成する。フレーム135は、後に複数の分離前本体2Pに対応した複数の配線3が収容される複数の開口部を有する。なお、図35には示していないが、フレーム135は、複数のブロック集合体130に含まれる全ての分離前本体2Pにおける配線3が形成される面の上方に配置された複数の部分を含んでいる。そして、この複数の部分の各々が、後に配線3が収容される開口部を有している。
図36は、図35に示した工程に続く工程を示している。この工程では、まず、めっき法によって、フレーム135の各開口部内に、各配線3の一部となるめっき層136を形成する。次に、フレーム135を除去する。なお、図36では、便宜上、めっき層136を、積層ブロック121毎に、矩形で表している。しかし、実際には、めっき層136は分離前本体2P毎に、配線3に対応した形状に形成される。
図37は、図36に示した工程に続く工程を示している。この工程では、まずシード層134のうち、めっき層136の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層136およびその下に残ったシード層134によって配線3が形成される。配線3は分離前本体2P毎に形成される。次に、治具122と、その上に残っている樹脂層133を、取り除く。
サブパッケージを作製する工程では、次に、複数個のサブパッケージが形成されるように、それぞれ配線3が形成された複数の分離前本体2Pを互いに分離する工程が行われる。この工程について、図38を参照して説明する。この工程では、まず、積層ブロック121を、分離前本体2Pが積層された方向と直交する方向に隣接する2つの分離前本体2Pの境界の位置で切断する。これにより、図38における(a)に示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体2Pを含んでいる。この積層体において、隣接する2つの分離前本体2Pは、図26および図27に示した工程で第2の積層基礎構造物120を作製する際に上下に隣接する2つの第1の積層基礎構造物115を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、(a)に示した積層体に含まれる複数の分離前本体2Pを互いに分離する。これにより、分離前本体2Pは本体2となり、この本体2と配線3とを備えたサブパッケージ1Sが複数個形成される。図38における(b)は、1つのサブパッケージ1Sを示している。
以上、図9ないし図38を参照して説明した一連の工程により、サブパッケージ1Sが複数個作製される。ここまでは、図25に示したように8つの基礎構造物110を含む第1の積層基礎構造物115を用いて、8つの階層部分10を含むサブパッケージ(積層チップパッケージ)1Sを複数個作製する例について説明してきた。しかし、本実施の形態では、第1の積層基礎構造物115に含まれる基礎構造物110の数を変えることによって、階層部分10の数の異なる複数種類のサブパッケージ(積層チップパッケージ)1Sを作製することができる。また、本実施の形態では、第1の積層基礎構造物115の代りに、1つの基礎構造物110の下面に複数の端子5が形成された構造物を作製し、この構造物を第1の積層基礎構造物115の代りに用いて、図26ないし図38を参照して説明した一連の工程により、複数のサブパッケージ1Sを複数個作製することにより、階層部分を1つだけ含むサブパッケージ1Sを作製することもできる。
図39ないし図43は、本実施の形態において作製可能な、階層部分10の数の異なる複数種類のサブパッケージの例を示している。図39は、8つの階層部分10を含むサブパッケージ1Sを示している。図40は、階層部分10を1つだけ含むサブパッケージ1Sを示している。図41は、2つの階層部分10を含むサブパッケージ1Sを示している。図42は、3つの階層部分10を含むサブパッケージ1Sを示している。図43は、4つの階層部分10を含むサブパッケージ1Sを示している。
本実施の形態におけるサブパッケージ1Sは、本体2の少なくとも1つの側面に配置された配線3を備えている。本体2は、主要部分2Mの上面2Maに配置された複数の第1の端子4と、主要部分2Mの下面2Mbに配置された複数の第2の端子5の少なくとも一方を有している。複数の第1の端子4と複数の第2の端子5は、いずれも配線3に電気的に接続されている。このような構成のサブパッケージ1Sによれば、複数のサブパッケージ1Sの電気的な接続を容易に行うことが可能になる。例えば、本実施の形態によれば、2つ以上のサブパッケージ1Sを積層して、上側のサブパッケージ1Sの本体2における複数の第2の端子5を、下側のサブパッケージ1Sの本体2における複数の第1の端子4に電気的に接続することによって、2つ以上のサブパッケージ1Sを互いに電気的に接続することが可能になる。
また、本実施の形態によれば、それぞれ本体2が複数の第2の端子5を有する複数のサブパッケージ1Sを1つの配線基板に実装することによって、配線基板における配線と複数のサブパッケージ1Sの複数の第2の端子5とを用いて、複数のサブパッケージ1Sを互いに電気的に接続することも可能である。この場合、1つの配線基板に実装された複数のサブパッケージ1Sの本体2が、それぞれ複数の第1の端子4を有していれば、ワイヤボンディング等によって、複数のサブパッケージ1Sの複数の第1の端子4同士を電気的に接続することも可能である。
サブパッケージ1Sは、本体2が複数の第1の端子4と複数の第2の端子5の両方を有しているものであることが好ましい。このようなサブパッケージ1Sによれば、3つ以上のサブパッケージ1Sを積層して、それらを互いに電気的に接続することが可能になる。図44には、それぞれ本体2が複数の第1の端子4と複数の第2の端子5の両方を有している4つのサブパッケージ1Sを積層して、それらを互いに電気的に接続した例を示している。
また、本実施の形態によれば、複数のサブパッケージ1Sを積層する際に、上下に隣接する2つのサブパッケージ1Sの位置合わせが容易になる。以下、この効果について、図45および図46を参照して説明する。図45は、上下に隣接する2つのサブパッケージ1Sの端子同士の接続部分を示す側面図である。図46は、上下に隣接する2つのサブパッケージ1Sの端子間の位置ずれについて説明するための説明図である。
図45および図46に示した例では、端子4は、矩形の導体パッド4Aと、この導体パッド4A上に形成された半田バンプ4Bとを含んでいる。同様に、端子5は、矩形の導体パッド5Aと、この導体パッド5A上に形成された半田バンプ5Bとを含んでいる。ここで、導体パッド4Aにおける直交する2つの辺の長さをL1,L2とする。L1,L2は、いずれも、例えば30〜60μmである。導体パッド5Aの形状、導体パッド4Aと同じである。
図45に示した例では、上下に隣接する2つのサブパッケージ1Sの対応する端子4,5同士を電気的に接続する際には、対応する端子4,5の半田バンプ4B,5Bを接触させ、これらを加熱および加圧して半田バンプ4B,5Bを溶融させた後、固化させて、端子4,5を接合する。
図46は、端子4,5の位置がずれている状態を示している。なお、端子4,5の位置がずれている状態というのは、導体パッド4A,5Aの面に垂直な方向から見たときに、導体パッド4Aの外縁の位置と導体パッド5Aの外縁の位置が一致しない状態を言う。本実施の形態では、端子4,5の界面における抵抗が十分に小さくなるように端子4,5を接合することができれば、対応する端子4,5の位置がずれていても構わない。L1,L2が30〜60μmの場合、許容される端子4,5の位置ずれの最大値は、L1,L2よりも小さいが、数十μmになる。
このように、本実施の形態によれば、複数のサブパッケージ1Sを積層する際に、端子4,5間の位置ずれがある程度許容されるため、上下に隣接する2つのサブパッケージ1Sの位置合わせが容易になる。その結果、本実施の形態によれば、積層された複数のサブパッケージ1Sを含む電子部品の製造コストを低減することができる。
図47は、積層された複数のサブパッケージ1Sを含む電子部品の製造方法の一例を示している。図47に示した方法では、耐熱性の容器141を用いる。この容器141は、複数のサブパッケージ1Sを積み重ねて収容することの可能な収容部141aを有している。収容部141aは、収容部141a内に収容されたサブパッケージ1Sの側面と収容部141aの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器141の収容部141a内に複数のサブパッケージ1Sを積み重ねて収容し、半田バンプ4B,5Bが溶融する温度で、容器141および複数のサブパッケージ1Sを加熱する。これにより、端子4,5の半田バンプ4B,5Bが溶融し、上下に隣接する2つのサブパッケージ1Sの端子4,5が接合される。この方法によれば、容器141の収容部141a内に複数のサブパッケージ1Sを積み重ねて収容することによって、簡単に複数のサブパッケージ1Sの位置合わせを行うことができるため、積層された複数のサブパッケージ1Sを含む電子部品を簡単に製造することが可能になる。
本実施の形態における複合型積層チップパッケージ1は、積層された複数のサブパッケージ1Sを備えている。この複合型積層チップパッケージ1における上下に隣接する任意の2つのサブパッケージ1Sにおいて、上側のサブパッケージ1Sの本体2における複数の第2の端子5は、下側のサブパッケージ1Sの本体2における複数の第1の端子4に電気的に接続されている。複数のサブパッケージ1Sの各々における本体2の主要部分2Mは、少なくとも1つの第1の種類の階層部分10Aを含み、複数のサブパッケージ1Sのうちの少なくとも1つにおける本体2の主要部分2Mは、更に、少なくとも1つの第2の種類の階層部分10Bを含んでいる。第1の種類の階層部分10Aは良品の半導体チップ30を含み、第2の種類の階層部分10Bは不良の半導体チップ30を含んでいる。第1の種類の階層部分10Aは、半導体チップ30に電気的に接続され、配線3が配置された本体2の少なくとも1つの側面に配置された端面を有する複数の電極32を含むが、第2の種類の階層部分10Bは、複数の電極32を含んでいない。
本実施の形態における複合型積層チップパッケージ1の製造方法は、複数のサブパッケージ1Sを作製する工程と、複数のサブパッケージ1Sを積層し、上下に隣接する任意の2つのサブパッケージ1Sにおいて、上側のサブパッケージ1Sの複数の第2の端子5を下側のサブパッケージ1Sの複数の第1の端子4に電気的に接続する工程とを備えている。
複数のサブパッケージ1Sを作製する工程は、各サブパッケージ1Sを作製するための一連の工程として、各々が主要部分2Mに含まれる階層部分10のいずれかとなる予定の、配列された複数の予備階層部分10Pを含み、後に隣接する予備階層部分10Pの境界位置で切断される少なくとも1つの基礎構造物110を作製する工程と、少なくとも1つの基礎構造物110を用いて、サブパッケージ1Sを作製する工程とを備えている。少なくとも1つの基礎構造物110を作製する工程は、それぞれ半導体チップ30となる予定の、配列された複数の半導体チップ予定部30Pを含む基礎構造物前ウェハ101を作製する工程と、基礎構造物前ウェハ101に含まれる複数の半導体チップ予定部30Pについて、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pとを判別する工程と、基礎構造物前ウェハ101が基礎構造物110になるように、正常に動作しない半導体チップ予定部30Pでは複数の電極32を形成することなく、正常に動作する半導体チップ予定部30Pでは複数の電極32を形成する工程とを含んでいる。
複数の電極32を形成する工程は、複数の電極32を形成するために用いられ、全ての半導体チップ予定部30Pに対応する複数の部分を含むフォトレジスト層108Pを形成する工程と、フォトリソグラフィによりフォトレジスト層108Pをパターニングすることによって、後に複数の電極32が収容される複数の開口部108aを有するフレーム108を形成する工程と、フレーム108の複数の開口部108a内に複数の電極32を形成する工程とを含んでいる。
本実施の形態によれば、複数のサブパッケージ1Sを積層することによって、積層された複数の半導体チップ30を含むパッケージであって、不良の半導体チップ30を含んでいても、不良の半導体チップ30を含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になる。以下、この効果について詳しく説明する。
ここでは、一例として、8つの良品の半導体チップ30を含む積層チップパッケージが要求される場合について説明する。この場合、半導体チップ30を8個だけ含む積層チップパッケージを作製したときに、その積層チップパッケージが1つ以上の不良の半導体チップ30を含んでいると、その不良の半導体チップ30を不能化しただけでは、その積層チップパッケージは上記の要求を満たさない。不良の半導体チップ30を良品の半導体チップ30に交換して、積層チップパッケージを作り直すことも考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。
本実施の形態では、例えば、8つの半導体チップ30を含む第1のサブパッケージ1Sが1つ以上の不良の半導体チップ30を含んでいた場合には、その不良の半導体チップ30の数と同じ数の良品の半導体チップ30を含む第2のサブパッケージ1Sと第1のサブパッケージ1Sとを積層して複合型積層チップパッケージ1を構成すればよい。この複合型積層チップパッケージ1は、8つの良品の半導体チップ30を含むが不良の半導体チップ30を含まない積層チップパッケージと同等の機能を有する。
例えば、図1ないし図6に示した複合型積層チップパッケージ1では、サブパッケージ1Aは6つの第1の種類の階層部分10Aと2つの第2の種類の階層部分10Bとを含み、サブパッケージ1Bは2つの第1の種類の階層部分10Aを含んでいる。従って、この複合型積層チップパッケージ1は、8つの第1の種類の階層部分10Aと2つの第2の種類の階層部分10Bとを含んでいる。2つの第2の種類の階層部分10Bは、配線3に接続された複数の電極32を含んでいないため、2つの第2の種類の階層部分10Bに含まれる2つの不良の半導体チップ30は使用不能にされる。従って、図1ないし図6に示した複合型積層チップパッケージ1は、積層された8つの良品の半導体チップ30を含むが不良の半導体チップ30を含まない積層チップパッケージと同等の機能を有する。
前述のように、本実施の形態では、容易に複数のサブパッケージ1Sを積層し、それらを電気的に接続することが可能である。従って、本実施の形態によれば、複数のサブパッケージ1Sを積層することによって、積層された複数の半導体チップ30を含むパッケージであって、不良の半導体チップ30を含んでいても、不良の半導体チップ30を含んでいない場合と同等の機能を有する複合型積層チップパッケージ1を容易に実現することが可能になる。
また、本実施の形態では、必要な数の良品の半導体チップ30を含む複合型積層チップパッケージ1を構成するために、種々の形態で複数のサブパッケージ1Sを組み合わせることが可能である。図48と図49は、図1ないし図6に示した例とは異なる形態で複数のサブパッケージ1Sを組み合わせて、8つの良品の半導体チップ30を含む複合型積層チップパッケージ1を構成した例を示している。
図48に示した複合型積層チップパッケージ1は、積層され、互いに電気的に接続された2つのサブパッケージ1C,1Dを備えている。サブパッケージ1Cは、7つの第1の種類の階層部分10Aと1つの第2の種類の階層部分10Bとを含んでいる。サブパッケージ1Dは、1つの第1の種類の階層部分10Aと1つの第2の種類の階層部分10Bとを含んでいる。従って、この複合型積層チップパッケージ1は、8つの第1の種類の階層部分10Aと2つの第2の種類の階層部分10Bとを含んでいる。
図49に示した複合型積層チップパッケージ1は、積層され、互いに電気的に接続された3つのサブパッケージ1E,1F,1Gを備えている。サブパッケージ1Eは、3つの第1の種類の階層部分10Aを含んでいる。サブパッケージ1Fは、2つの第1の種類の階層部分10Aと1つの第2の種類の階層部分10Bとを含んでいる。サブパッケージ1Gは、3つの第1の種類の階層部分10Aを含んでいる。従って、この複合型積層チップパッケージ1は、8つの第1の種類の階層部分10Aと1つの第2の種類の階層部分10Bとを含んでいる。
図48に示した複合型積層チップパッケージ1と図49に示した複合型積層チップパッケージ1のいずれも、積層された8つの良品の半導体チップ30を含むが不良の半導体チップ30を含まない積層チップパッケージと同等の機能を有する。
図示しないが、例示した形態以外にも、8つの良品の半導体チップ30を含む複合型積層チップパッケージ1を構成できる形態は多数存在する。例えば、7つの第1の種類の階層部分10Aと1つの第2の種類の階層部分10Bとを含むサブパッケージ1Sと、図40に示したような階層部分10として1つの第1の種類の階層部分10Aのみを含むサブパッケージ1Sとを組み合わせて、8つの良品の半導体チップ30を含む複合型積層チップパッケージ1を構成することもできる。
本実施の形態において、複合型積層チップパッケージ1に含まれる複数の半導体チップ30が、いずれもNビット(Nは自然数)の容量を有するメモリチップであって、複合型積層チップパッケージ1に含まれる第1の種類の階層部分10Aの数、すなわち複合型積層チップパッケージ1に含まれる良品の半導体チップ30の数が8である場合には、複合型積層チップパッケージ1によってNバイトの容量を有するメモリを実現することができる。この場合には、メモリチップの容量と、複合型積層チップパッケージ1によって実現されるメモリの容量の把握が容易になる。この効果は、複合型積層チップパッケージ1に含まれる第1の種類の階層部分10の数を8の倍数とした場合も同様に得ることができる。
ところで、もし、不良の半導体チップ30を含む階層部分10においても、半導体チップ30に電気的に接続されると共に配線3が配置された本体2の少なくとも1つの側面に配置される端面を有する電極32が設けられていると、この電極32は配線3に接続される。この場合、不良の半導体チップ30に接続された電極32は、メモリデバイス等、サブパッケージ1Sによって実現するデバイスにとって不要なキャパシタンスや不要なインダクタンスを発生させたり、良品の半導体チップ30に接続された電極32等との間に浮遊容量を発生させたりする。このことは、メモリデバイス等のデバイスの動作の高速化の妨げとなる。
これに対し、本実施の形態では、前述のように、不良の半導体チップ30を含む第2の種類の階層部分10Bでは、半導体チップ30に電気的に接続されると共に配線3が配置された本体2の少なくとも1つの側面に配置される端面を有する電極32が設けられない。そのため、サブパッケージ1Sにおいて、不良の半導体チップ30を含む第2の種類の階層部分10Bは、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ30に接続された配線に起因する問題を低減しながら、不良の半導体チップ30を使用不能にすることができる。
なお、サブパッケージ1Sにおける配線3と端子4,5の配置は、図1ないし図6に示した例に限られない。図50と図51には、配線3と端子4,5の配置が図1ないし図6に示した例と異なるサブパッケージ1Sの例を示している。
図50に示したサブパッケージ1Sでは、配線3は、本体2の2つの側面2c,2dに配置されている。また、このサブパッケージ1Sの本体2は、主要部分2Mの上面2Maにおいて側面2cの近傍に配置された複数の端子4と、上面2Maにおいて側面2dの近傍に配置された複数の端子4とを有している。側面2cの近傍に配置された複数の端子4は、側面2cに配置された配線3に電気的に接続されている。側面2dの近傍に配置された複数の端子4は、側面2dに配置された配線3に電気的に接続されている。また、図示しないが、本体2は、主要部分2Mの下面2Mbにおいて側面2cの近傍に配置された複数の端子5と、下面2Mbにおいて側面2dの近傍に配置された複数の端子5とを有している。側面2cの近傍に配置された複数の端子5は、側面2cに配置された配線3に電気的に接続されている。側面2dの近傍に配置された複数の端子5は、側面2dに配置された配線3に電気的に接続されている。
図51に示したサブパッケージ1Sでは、配線3は、本体2の側面2cに配置されている。また、このサブパッケージ1Sの本体2は、主要部分2Mの上面2Maにおいて側面2cの近傍に配置された導体パッド4Aを有すると共に配線3に電気的に接続された複数の端子4と、上面2Maにおいて側面2dの近傍に配置された導体パッド4Aを有すると共に配線3に電気的に接続された複数の端子4とを有している。また、図示しないが、本体2は、主要部分2Mの下面2Mbにおいて側面2cの近傍に配置された導体パッド5Aを有すると共に配線3に電気的に接続された複数の端子5と、下面2Mbにおいて側面2dの近傍に配置された導体パッド5Aを有すると共に配線3に電気的に接続された複数の端子5とを有している。
ところで、本実施の形態では、積層された複数の半導体チップ30を含むサブパッケージ1Sすなわち積層チップパッケージにおいて、積層された複数の半導体チップ30は、本体2の少なくとも1つの側面に配置された配線3によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。
また、本実施の形態では、複数の半導体チップ30間の電気的接続を、本体2の少なくとも1つの側面に配置された配線3によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
また、本実施の形態では、配線3の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線3の微細化の要望にも容易に対応することができる。
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線3は例えばめっき法によって形成することができるため、より低温下で、配線3を形成することが可能である。また、本実施の形態では、複数の階層部分10の接合も低温下で行うことができる。そのため、半導体チップ30が熱によって損傷を受けることを防止することができる。
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ30間の電気的接続を、上下に隣接する2つの階層部分10の界面では行わず、本体2の少なくとも1つの側面に配置された配線3によって行うため、複数の階層部分10の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
また、本実施の形態において、積層された複数の半導体チップ30を含むサブパッケージ1Sすなわち積層チップパッケージの製造方法は、複数の基礎構造物110を作製する工程と、複数の基礎構造物110を用いて、積層された複数の基礎構造物110を含む第1の積層基礎構造物115を作製する工程と、第1の積層基礎構造物115を用いて、積層チップパッケージを複数個作製する工程とを備えている。第1の積層基礎構造物115は、それぞれ後に互いに分離されることによって本体2となる、複数列に配列された複数の分離前本体2Pを含んでいる。第1の積層基礎構造物115における分離前本体2Pの複数の列は、1列に含まれる分離前本体2Pの数が3以上であって互いに異なる複数種類の列を含んでいる。
積層チップパッケージを複数個作製する工程は、複数の第1の積層基礎構造物115を積層し且つ隣接する2つの第1の積層基礎構造物115を接着して、第2の積層基礎構造物120を作製する工程と、第2の積層基礎構造物120を切断することによって、それぞれ、分離前本体2Pが、第1の積層基礎構造物115が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ複数の積層ブロック121を形成する工程と、各積層ブロック121に含まれる複数の分離前本体2Pに対して一括して配線3を形成する工程と、複数個の積層チップパッケージが形成されるように、それぞれ配線3が形成された複数の分離前本体2Pを互いに分離する工程とを含んでいる。1つの積層ブロック121は、積層された複数のブロック116を含んでいる。各ブロック116は、第1の積層基礎構造物115が切断されて形成されたものであり、1列に並んだ複数の分離前本体2Pを含んでいる。従って、上記の配線3を形成する工程では、各ブロック116に含まれる複数の分離前本体2Pに対して一括して配線3が形成される。このように、ブロック116または積層ブロック121に含まれる複数の分離前本体2Pに対して一括して配線3を形成することにより、本体2の側面に配線3が形成された積層チップパッケージを効率よく製造することが可能になる。
本実施の形態における第1の態様では、1つの積層基礎構造物115を切断することによって形成された複数のブロック116は、いずれも1列に並んだ3つ、4つまたは5つの分離前本体2Pを含み、且つ3つの分離前本体2Pを含むブロック116と4つの分離前本体2Pを含むブロック116と5つの分離前本体2Pを含むブロック116をそれぞれ1つ以上含む。
本実施の形態における第2の態様では、1つの積層基礎構造物115を切断することによって形成された複数のブロック116は、いずれも1列に並んだ3つまたは4つの分離前本体2Pを含み、且つ3つの分離前本体2Pを含むブロック116と4つの分離前本体2Pを含むブロック116をそれぞれ1つ以上含む。
このような積層チップパッケージの製造方法によれば、基礎構造物110において、多くの予備階層部分10Pを配列することが可能になり、その結果、積層チップパッケージを低コストで短時間に大量生産することが可能になる。以下、これについて詳しく説明する。
本実施の形態では、第1の積層基礎構造物115は、複数列に配列された複数の分離前本体2Pを含んでいる。第1の積層基礎構造物115における分離前本体2Pの複数の列は、1列に含まれる分離前本体2Pの数が3以上であって互いに異なる複数種類の列を含んでいる。
本実施の形態における第1の態様では、1つの積層基礎構造物115を切断することによって形成された複数のブロック116は、いずれも1列に並んだ3つ、4つまたは5つの分離前本体2Pを含み、且つ3つの分離前本体2Pを含むブロック116と4つの分離前本体2Pを含むブロック116と5つの分離前本体2Pを含むブロック116をそれぞれ1つ以上含む。これにより、積層基礎構造物115において、1列に含まれる分離前本体2Pの数が3以上であれば、いかなる数であっても、ブロック116として切り出されない1つ以上の分離前本体2Pが残らないように、積層基礎構造物115から複数のブロック116を切り出すことが可能になる。すなわち、積層基礎構造物115において、分離前本体2Pの数が3〜5の列からは、ブロック116として切り出されない1つ以上の分離前本体2Pが残らないように、3つ、4つまたは5つの分離前本体2Pを含む1つのブロック116を切り出すことができる。また、積層基礎構造物115において、分離前本体2Pの数が6以上の列からは、ブロック116として切り出されない1つ以上の分離前本体2Pが残らないように、3つ、4つまたは5つの分離前本体2Pを含むブロック116を2つ以上切り出すことができる。
本実施の形態における第2の態様では、1つの積層基礎構造物115を切断することによって形成された複数のブロック116は、いずれも1列に並んだ3つまたは4つの分離前本体2Pを含み、且つ3つの分離前本体2Pを含むブロック116と4つの分離前本体2Pを含むブロック116をそれぞれ1つ以上含む。これにより、積層基礎構造物115において、1列に含まれる分離前本体2Pの数が3以上であって5以外の数であれば、いかなる数であっても、ブロック116として切り出されない1つ以上の分離前本体2Pが残らないように、積層基礎構造物115から複数のブロック116を切り出すことが可能になる。すなわち、積層基礎構造物115において、分離前本体2Pの数が3または4の列からは、ブロック116として切り出されない1つ以上の分離前本体2Pが残らないように、3つまたは4つの分離前本体2Pを含む1つのブロック116を切り出すことができる。また、積層基礎構造物115において、分離前本体2Pの数が6以上の列からは、ブロック116として切り出されない1つ以上の分離前本体2Pが残らないように、3つまたは4つの分離前本体2Pを含むブロック116を2つ以上切り出すことができる。
本実施の形態によれば、積層基礎構造物115の1列に含まれる分離前本体2Pの数は、ほとんど制限されない。そのため、本実施の形態によれば、基礎構造物前ウェハ101において多くの半導体チップ予定部30Pを配列して、基礎構造物110において多くの予備階層部分10Pを配列することが可能になる。以上のことから、本実施の形態によれば、積層チップパッケージを、低コストで短時間に大量生産することが可能になる。
また、本実施の形態では、第1の積層基礎構造物115が積層されて構成された第2の積層基礎構造物120を切断することによって、それぞれ積層された複数のブロック116を含む複数の積層ブロック121を形成する。そして、各積層ブロック121に含まれる複数の分離前本体2Pに対して一括して配線3を形成する。これにより、本体2の側面に配線3が形成された積層チップパッケージを、より効率よく製造することが可能になる。ただし、本発明は、第2の積層基礎構造物120および積層ブロック121を形成せずに、ブロック116に含まれる複数の分離前本体2Pに対して一括して配線3を形成する場合を含む。
また、本実施の形態に係る積層チップパッケージの製造方法によれば、第1の積層基礎構造物115を作製する工程において、複数の積層チップパッケージに対応する複数組の端子4,5を一括して形成することが可能になる。また、この製造方法によれば、1つ以上の積層ブロック121に含まれる複数の分離前本体2Pに対して一括して配線3を形成することによって、複数の積層チップパッケージに対応する複数の配線3を一括して形成することが可能になる。その際、1つの積層ブロック121に含まれる複数の分離前本体2Pの位置合わせは不要である。これらのことから、この製造方法によれば、複数の積層チップパッケージの電気的な接続を容易に行うことが可能な積層チップパッケージを、低コストで短時間に大量生産することが可能になる。
また、上記の製造方法において、配線3を形成する工程では、2つ以上の積層ブロック121に含まれる全ての分離前本体2Pにおける配線3が形成される面が同一方向に向くように、2つ以上の積層ブロック121を並べて、2つ以上の積層ブロック121に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよい。これにより、より多くの分離前本体2Pに対して配線3を一括して形成することが可能になる。
また、上記の積層チップパッケージの製造方法では、特許文献1に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージのコストを低減することができる。
また、本実施の形態における積層チップパッケージの製造方法によれば、図22ないし図25を参照して説明した方法によって第1の積層基礎構造物115を作製することにより、第1の積層基礎構造物115を構成する複数の基礎構造物110を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージを、高い歩留まりで製造することが可能になる。
なお、本実施の形態において、第1の積層基礎構造物115を作製する方法は、図22ないし図25を参照して説明した方法に限らない。例えば、第1の面109a同士が対向するように2つの研磨前基礎構造物109を張り合わせ、この2つの研磨前基礎構造物109における2つの第2の面109bを研磨して、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して第1の積層基礎構造物115を作製してもよい。あるいは、第2の面110b同士が対向するように2つの基礎構造物110を張り合わせて、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して第1の積層基礎構造物115を作製してもよい。
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、複数の積層ブロック121を並べてブロック集合体130を形成し、更に、複数のブロック集合体130を並べて、複数のブロック集合体130に含まれる全ての分離前本体2Pに対して一括して配線3を形成している。しかし、1つのブロック集合体130に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよいし、1つの積層ブロック121に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよいし、1つのブロック116に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよい。
また、配線3が形成された複数の分離前本体2Pを互いに分離して複数の本体2を形成した後、本体2に、更に他の配線を形成してもよい。
また、複数の電極32を形成するために用いられるフレーム108を形成するためのフォトレジスト層の露光工程では、ポジ型のフォトレジスト層を用いてよい。この場合には、マスクにおける透光部と遮光部が、ネガ型のフォトレジスト層を用いる場合とは反対になる。