JP2011097009A - 複合型積層チップパッケージおよびその製造方法 - Google Patents

Abstract

【課題】正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有する積層チップパッケージを実現する。
【解決手段】複合型積層チップパッケージ１は、積層されたサブパッケージ１Ａ，１Ｂを備えている。サブパッケージ１Ａ，１Ｂは、本体２と、本体２の側面に配置された配線３を備えている。本体２は、少なくとも１つの第１の種類の階層部分１０Ａを含む主要部分２Ｍを有している。下側のサブパッケージの本体２は、主要部分２Ｍの上面に配置された複数の第１の端子４を有し、上側のサブパッケージの本体２は、主要部分２Ｍの下面に配置された複数の第２の端子を有している。少なくとも１つのサブパッケージにおける主要部分２Ｍは、少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる。階層部分１０Ａは良品の半導体チップを含み、階層部分１０Ｂは不良の半導体チップを含んでいる。
【選択図】図１

Description

本発明は、積層された複数のサブパッケージを備えた複合型積層チップパッケージおよびその製造方法に関する。

近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。

近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。

積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。

ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。

貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。

また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。

また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。

特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。

非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。

特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。

特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。

米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書 米国特許出願公開第ＵＳ２００７／０１６５４６１ Ａ１号明細書

Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月

特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。

前述のように、特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。

特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。

ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。

以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。

前述のように、特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。

積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献３に記載された技術のように、積層チップパッケージに含まれる１つ以上の不良チップを特定し、この１つ以上の不良チップを不能化することが考えられる。

しかし、所定の数のチップを含む積層チップパッケージにおいて、積層チップパッケージに含まれる全てのチップが良品である場合において所望のメモリ容量のメモリデバイスを実現できる場合には、積層チップパッケージに含まれる不良チップを不能化しただけでは、所望のメモリ容量のメモリデバイスを実現することができないという問題点がある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにした複合型積層チップパッケージおよびその製造方法を提供することにある。

本発明の複合型積層チップパッケージは、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。複数のサブパッケージの各々は、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、少なくとも１つの第１の種類の階層部分を含むと共に上面と下面を有する主要部分を有している。

上下に隣接する任意の２つのサブパッケージにおいて、下側のサブパッケージの本体は、更に、主要部分の上面に配置され、配線に電気的に接続された複数の第１の端子を有し、上側のサブパッケージの本体は、更に、主要部分の下面に配置され、配線に電気的に接続された複数の第２の端子を有している。上側のサブパッケージの本体における複数の第２の端子は、下側のサブパッケージの本体における複数の第１の端子に電気的に接続されている。

複数のサブパッケージのうちの少なくとも１つにおける本体の主要部分は、更に、少なくとも１つの第２の種類の階層部分を含んでいる。第１の種類の階層部分と第２の種類の階層部分は、いずれも、半導体チップを含んでいる。第１の種類の階層部分は、更に、それぞれ半導体チップに電気的に接続され、配線が配置された本体の少なくとも１つの側面に配置された端面を有する複数の電極を含むが、第２の種類の階層部分は、複数の電極を含まない。配線は、複数の電極の端面に電気的に接続されている。

本発明の複合型積層チップパッケージにおいて、第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。

また、本発明の複合型積層チップパッケージにおいて、最も下に位置するサブパッケージの本体は、更に、複数の第２の端子を有していてもよい。

また、本発明の複合型積層チップパッケージにおいて、最も上に位置するサブパッケージの本体は、更に、複数の第１の端子を有していてもよい。

また、本発明の複合型積層チップパッケージにおいて、複数のサブパッケージの全ての本体は、複数の第１の端子および複数の第２の端子を有していてもよい。

また、本発明の複合型積層チップパッケージにおいて、半導体チップは、４つの側面を有し、第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有していてもよい。

本発明の複合型積層チップパッケージの製造方法は、複数のサブパッケージを作製する工程と、複数のサブパッケージを積層し、上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージの複数の第２の端子を下側のサブパッケージの複数の第１の端子に電気的に接続する工程とを備えている。

本発明の複合型積層チップパッケージの製造方法において、第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。

この場合、複数のサブパッケージを作製する工程は、各サブパッケージを作製するための一連の工程として、各々が主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される少なくとも１つの基礎構造物を作製する工程と、少なくとも１つの基礎構造物を用いて、サブパッケージを作製する工程とを備えていてもよい。少なくとも１つの基礎構造物を作製する工程は、それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、基礎構造物前ウェハが基礎構造物になるように、正常に動作しない半導体チップ予定部では複数の電極を形成することなく、正常に動作する半導体チップ予定部では複数の電極を形成する工程とを含んでいてもよい。

また、複数の電極を形成する工程は、複数の電極を形成するために用いられ、全ての半導体チップ予定部に対応する複数の部分を含むフォトレジスト層を形成する工程と、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に複数の電極が収容される複数の開口部を有するフレームを形成する工程と、フレームの複数の開口部内に複数の電極を形成する工程とを含んでいてもよい。

また、本発明の複合型積層チップパッケージの製造方法において、最も下に位置するサブパッケージの本体は、更に、複数の第２の端子を有していてもよい。

また、本発明の複合型積層チップパッケージの製造方法において、最も上に位置するサブパッケージの本体は、更に、複数の第１の端子を有していてもよい。

また、本発明の複合型積層チップパッケージの製造方法において、複数のサブパッケージの全ての本体は、複数の第１の端子および複数の第２の端子を有していてもよい。

また、本発明の複合型積層チップパッケージの製造方法において、半導体チップは、４つの側面を有し、第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有していてもよい。

本発明の複合型積層チップパッケージは、積層された複数のサブパッケージを備え、上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージの本体における複数の第２の端子は、下側のサブパッケージの本体における複数の第１の端子に電気的に接続されている。複数のサブパッケージの各々における本体の主要部分は、少なくとも１つの第１の種類の階層部分を含み、複数のサブパッケージのうちの少なくとも１つにおける本体の主要部分は、更に、少なくとも１つの第２の種類の階層部分を含んでいる。第１の種類の階層部分は、半導体チップに電気的に接続され、配線が配置された本体の少なくとも１つの側面に配置された端面を有する複数の電極を含むが、第２の種類の階層部分は、複数の電極を含んでいない。本発明によれば、複数のサブパッケージを積層することによって、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。

本発明の一実施の形態に係る複合型積層チップパッケージの斜視図である。 下側から見た図１の複合型積層チップパッケージを示す斜視図である。 図１の複合型積層チップパッケージを分解して示す斜視図である。 図２の複合型積層チップパッケージを分解して示す斜視図である。 複数の電極の端面が表れるように描いた図１の複合型積層チップパッケージの斜視図である。 図１の複合型積層チップパッケージの側面図である。 図１に示した複合型積層チップパッケージに含まれる１つの階層部分を示す斜視図である。 半導体チップに含まれるデバイスの一部を示す断面図である。 本発明の一実施の形態に係る複合型積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。 図９に示した基礎構造物前ウェハの一部を拡大して示す平面図である。 図１０における１１−１１線断面図である。 図１０に示した工程に続く工程を示す平面図である。 図１２における１３−１３線断面図である。 図１３に示した工程に続く工程を示す断面図である。 図１４に示した工程に続く工程を示す断面図である。 本発明の一実施の形態に係る複合型積層チップパッケージの製造方法において使用される露光装置の構成の一例を示す説明図である。 本発明の一実施の形態に係る複合型積層チップパッケージの製造方法における、複数の電極を形成するための露光工程を示すフローチャートである。 図１５に示した工程に続く工程を示す断面図である。 図１８に示した工程に続く工程を示す断面図である。 図１９に示した工程に続く工程を示す断面図である。 図２０（ａ）に示した工程を示す平面図である。 図２０および図２１に示した工程に続く工程を示す断面図である。 図２２に示した工程に続く工程を示す断面図である。 図２３に示した工程に続く工程を示す断面図である。 図２４に示した工程に続く工程で作製される第１の積層基礎構造物の一部を示す断面図である。 図２５に示した工程に続く工程で作製される第２の積層基礎構造物を示す斜視図である。 図２６に示した第２の積層基礎構造物の側面図である。 第２の積層基礎構造物を切断して得られたブロックの第１の例を示す斜視図である。 第２の積層基礎構造物を切断して得られたブロックの第２の例を示す斜視図である。 第２の積層基礎構造物を切断して得られたブロックの第３の例を示す斜視図である。 図２８ないし図３０に示した工程に続く工程を示す説明図である。 図３１に示した工程に続く工程において並べられた複数のブロック集合体を示す斜視図である。 本発明の一実施の形態における配線を形成する工程中の一工程を示す断面図である。 図３３に示した工程に続く工程を示す断面図である。 図３４に示した工程に続く工程を示す断面図である。 図３５に示した工程に続く工程を示す断面図である。 図３６に示した工程に続く工程を示す断面図である。 図３７に示した工程に続く工程を示す説明図である。 ８つの階層部分を含むサブパッケージを示す斜視図である。 階層部分を１つだけ含むサブパッケージを示す斜視図である。 ２つの階層部分を含むサブパッケージを示す斜視図である。 ３つの階層部分を含むサブパッケージを示す斜視図である。 ４つの階層部分を含むサブパッケージを示す斜視図である。 積層された４つのサブパッケージを示す斜視図である。 上下に隣接する２つのサブパッケージの端子同士の接続部分を示す側面図である。 上下に隣接する２つのサブパッケージの端子間の位置ずれについて説明するための説明図である。 積層された複数のサブパッケージを含む電子部品の製造方法の一例を示す斜視図である。 本発明の一実施の形態における複合型積層チップパッケージの第１の変形例を示す斜視図である。 本発明の一実施の形態における複合型積層チップパッケージの第２の変形例を示す斜視図である。 本発明の一実施の形態におけるサブパッケージの第１の変形例を示す斜視図である。 本発明の一実施の形態におけるサブパッケージの第２の変形例を示す斜視図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図６を参照して、本発明の一実施の形態に係る複合型積層チップパッケージの構成について説明する。図１は、本発明の一実施の形態に係る複合型積層チップパッケージの斜視図である。図２は、下側から見た図１の複合型積層チップパッケージを示す斜視図である。図３は、図１の複合型積層チップパッケージを分解して示す斜視図である。図４は、図２の複合型積層チップパッケージを分解して示す斜視図である。図５は、複数の電極の端面が表れるように描いた図１の複合型積層チップパッケージの斜視図である。図６は、図１の複合型積層チップパッケージの側面図である。

本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。図１ないし図６には、複合型積層チップパッケージ１が２つのサブパッケージ１Ａ，１Ｂを備え、サブパッケージ１Ａがサブパッケージ１Ｂの上に配置された例を示している。図３および図４は、サブパッケージ１Ａ，１Ｂを分離した状態を示している。以下、任意のサブパッケージに関しては、符号１Ｓを付して表す。

サブパッケージ１Ａ，１Ｂの各々は、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。サブパッケージ１Ａ，１Ｂの各々は、更に、本体２の少なくとも１つの側面に配置された配線３を備えている。図１ないし図６に示した例では、配線３は、本体２の側面２ｃに配置されている。本体２は、少なくとも１つの第１の種類の階層部分１０Ａを含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。

下側のサブパッケージ１Ｂの本体２は、更に、主要部分２Ｍの上面２Ｍａに配置され、配線３に電気的に接続された複数の第１の端子４を有している。上側のサブパッケージ１Ａの本体２は、更に、主要部分２Ｍの下面２Ｍｂに配置され、配線３に電気的に接続された複数の第２の端子５を有している。上側のサブパッケージ１Ａの本体２における複数の第２の端子５は、下側のサブパッケージ１Ｂの本体２における複数の第１の端子４に電気的に接続されている。

図６に示したように、複合型積層チップパッケージ１は、サブパッケージ１Ａ，１Ｂの間の隙間を埋める、絶縁材料よりなる封止部６を備えていてもよい。

なお、複合型積層チップパッケージ１が積層された３つ以上のサブパッケージ１Ｓを備えている場合には、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、下側のサブパッケージ１Ｓの本体２が複数の第１の端子４を有し、上側のサブパッケージ１Ｓの本体２が複数の第２の端子５を有し、上側のサブパッケージ１Ｓの本体２における複数の第２の端子５が下側のサブパッケージ１Ｓの本体２における複数の第１の端子４に電気的に接続される。

本実施の形態において、最も下に位置するサブパッケージ１Ｓの本体２は、更に、複数の第２の端子５を有していてもよいし、最も上に位置するサブパッケージ１Ｓの本体２は、更に、複数の第１の端子４を有していてもよい。また、複数のサブパッケージ１Ｓの全ての本体２は複数の第１の端子４および複数の第２の端子５を有していてもよい。図１ないし図６に示した例では、複数のサブパッケージ１Ａ，１Ｂのいずれにおいても、本体２は、複数の第１の端子４および複数の第２の端子５を有している。従って、この場合、最も下に位置するサブパッケージ１Ｂの本体２は複数の第２の端子５を有し、最も上に位置するサブパッケージ１Ａの本体２は複数の第１の端子４を有している。

端子４，５は、それぞれ、例えば半田によって形成されたバンプを含んでいてもよい。この場合には、端子４のバンプと端子５のバンプが接合されることによって、端子４，５が電気的に接続される。

複数のサブパッケージ１Ｓのうちの少なくとも１つにおける本体２の主要部分２Ｍは、更に、少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる。後で詳しく説明するが、第１の種類の階層部分１０Ａと第２の種類の階層部分１０Ｂは、いずれも、半導体チップを含んでいる。第１の種類の階層部分１０Ａは、更に、それぞれ半導体チップに電気的に接続され、配線３が配置された本体２の少なくとも１つの側面に配置された端面を有する複数の電極を含むが、第２の種類の階層部分１０Ｂは、配線３が配置された本体２の少なくとも１つの側面に配置された端面を有する複数の電極を含まない。配線３は、複数の電極の端面に電気的に接続されている。第１の種類の階層部分１０Ａにおける半導体チップは正常に動作するものであり、第２の種類の階層部分１０Ｂにおける半導体チップは正常に動作しないものである。

図１ないし図６に示した例では、サブパッケージ１Ａにおける本体２の主要部分２Ｍは、６つの第１の種類の階層部分１０Ａと２つの第２の種類の階層部分１０Ｂを含み、サブパッケージ１Ｂにおける本体２の主要部分２Ｍは、２つの第１の種類の階層部分１０Ａを含み、第２の種類の階層部分１０Ｂを含んでいない。

本体２の主要部分２Ｍが、階層部分の種類に関わらず複数の階層部分を含む場合には、複数の階層部分は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。上下に隣接する２つの階層部分は、例えば接着剤によって接合されている。以下、任意の階層部分に関しては、符号１０を付して表す。

本体２の主要部分２Ｍが複数の階層部分１０を含むサブパッケージ１Ｓは、他の１つ以上のサブパッケージ１Ｓと複合されて複合型積層チップパッケージ１を構成するが、それ自体が積層チップパッケージである。

図７は、第１の種類の階層部分１０Ａの一部を示す斜視図である。図７に示したように、階層部分１０Ａは、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。

階層部分１０Ａは、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に電気的に接続された複数の電極３２とを含んでいる。絶縁部３１は、配線が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図７に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。

第２の種類の階層部分１０Ｂは、第１の階層部分１０Ａと同様に、半導体チップ３０と絶縁部３１を含んでいるが、複数の電極３２を含んでいない。前述のように、第１の種類の階層部分１０Ａにおける半導体チップ３０は正常に動作するものであり、第２の種類の階層部分１０Ｂにおける半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。

１つの本体２において最も上に配置された階層部分以外の階層部分では、絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２も覆っている。１つの本体２において最も上に配置された階層部分では、絶縁部３１は、半導体チップ３０の第１の面３０ａを覆っていない。最も上に配置された階層部分が第１の階層部分１０Ａである場合には、複数の電極３２は、絶縁部３１によって覆われておらず、露出している。最も上に配置された階層部分１０Ａの複数の電極３２は、複数の端子４を兼ねている。なお、最も上に配置された階層部分においても、絶縁部３１が半導体チップ３０の第１の面３０ａおよび複数の電極３２を覆い、この絶縁部３１の上に、複数の電極３２とは別に複数の端子４を設けてもよい。

なお、第２の種類の階層部分１０Ｂは、半導体チップ３０に電気的に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有するような形態の電極ではなければ、他の形態の電極や配線を含んでいてもよい。例えば、第２の種類の階層部分１０Ｂは、半導体チップ３０には電気的に接続されているが、配線３が配置された本体２の少なくとも１つの側面に配置される端面を有していない電極や、半導体チップ３０の端子同士を接続する配線を含んでいてもよい。

半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ３０を含む複合型積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ１によれば、複合型積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。

半導体チップ３０が複数のメモリセルを有する場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。

半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る複合型積層チップパッケージ１は、特にＳｉＰを実現するのに適している。

次に、図８を参照して、半導体チップ３０に含まれるデバイスの一例について説明する。ここでは、一例として、半導体チップ３０に含まれるデバイスが、メモリを構成する複数のメモリセルを含む回路である場合について説明する。図８は、複数のメモリセルのうちの１つを示している。このメモリセル４０は、Ｐ型シリコン基板４１の表面の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。

次に、本実施の形態に係る複合型積層チップパッケージ１の製造方法について説明する。本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓの複数の第２の端子５を下側のサブパッケージ１Ｓの複数の第１の端子４に電気的に接続する工程とを備えている。

複数のサブパッケージ１Ｓを作製する工程は、各サブパッケージ１Ｓを作製するための一連の工程として、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される少なくとも１つの基礎構造物を作製する工程と、少なくとも１つの基礎構造物を用いて、サブパッケージ１Ｓを作製する工程とを備えている。

以下、図９ないし図２５を参照して、少なくとも１つの基礎構造物を作製する工程について詳しく説明する。ここでは、複数の基礎構造物を作製する例について説明する。少なくとも１つの基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図９は、基礎構造物前ウェハ１０１を示す平面図である。図１０は、図９に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図１１は、図１０における１１−１１線断面図である。

基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図９は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。

図１１に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３３を含んでいる。デバイス形成領域３３は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３３の上に配置された複数の電極パッド３４と、絶縁材料よりなりデバイス形成領域３３の上に配置されたパッシベーション膜３５とを含んでいる。パッシベーション膜３５は、複数の電極パッド３４の上面を露出させる複数の開口部を有している。複数の電極パッド３４は、後に形成される複数の電極３２に対応した位置に配置され、且つデバイス形成領域３３に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド３４およびパッシベーション膜３５により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。

少なくとも１つの基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３４に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図９において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後で説明するフレームを形成するための露光工程において利用される。

図１２は、図１０に示した工程に続く工程を示す平面図である。図１３は、図１２における１３−１３線断面図である。この工程では、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば１０〜１５０μｍの範囲内である。溝１０４の深さは、例えば３０〜１５０μｍの範囲内である。溝１０４は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。

図１４は、図１３に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド３４を覆うように、絶縁層１０６を形成する。この絶縁層１０６は、後に絶縁部３１の一部となるものである。絶縁層１０６は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層１０６は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。

図１５は、図１４に示した工程に続く工程を示している。この工程では、絶縁層１０６に、複数の電極パッド３４を露出させるための複数の開口部１０６ａを形成する。絶縁層１０６が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１０６に開口部１０６ａを形成することができる。絶縁層１０６が感光性を有しない材料によって形成されている場合には、絶縁層１０６を選択的にエッチングすることによって、絶縁層１０６に開口部１０６ａを形成することができる。

また、絶縁層１０６は、複数の溝１０４を埋める第１層と、この第１層および複数の電極パッド３４を覆う第２層とを含んでいてもよい。この場合には、開口部１０６ａは、第２層に形成される。第１層と第２層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第２層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第２層に開口部１０６ａを形成することができる。第２層が感光性を有しない材料によって形成されている場合には、第２層を選択的にエッチングすることによって、第２層に開口部１０６ａを形成することができる。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。

次に、正常に動作しない半導体チップ予定部３０Ｐでは複数の電極３２を形成することなく、正常に動作する半導体チップ予定部３０Ｐでは複数の電極３２を形成する工程が行われる。この工程は、半導体チップ予定部３０Ｐ毎に複数の電極３２を形成するために用いられ、全ての半導体チップ予定部３０Ｐに対応する複数の部分を含むフォトレジスト層を形成する工程と、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分において、後に複数の電極３２が収容される複数の開口部を有するフレームを形成する工程と、フレームの複数の開口部に収容されるように複数の電極３２を形成する工程とを含んでいる。

ここで、図１６を参照して、上記フレームを形成する工程で用いられる露光装置の構成の一例について説明する。図１６に示した露光装置は、ステップ式投影露光装置、いわゆるステッパーである。この露光装置は、マスク２０１を保持するマスクステージ２１０と、マスク２０１を移動または交換するためにマスクステージ２１０を駆動する駆動装置２１１と、ウェハ２０２を保持するウェハステージ２２０と、このウェハステージ２２０を移動させる移動機構２２１と、移動機構２２１を駆動する駆動装置２２２と、縮小投影光学系２０３と、照明装置２０４と、ウェハ２０２の位置を検出する検出装置２４０と、照明装置２０４、駆動装置２１１，２２２および検出装置２４０を制御する制御装置２５０とを備えている。

マスクステージ２１０は、ウェハステージ２２０の上方に配置されている。縮小投影光学系２０３は、マスクステージ２１０とウェハステージ２２０との間に配置されている。照明装置２０４は、マスクステージ２１０の上方に配置され、マスク２０１に対して、露光用の光を照射する。

移動機構２２１は、ウェハステージ２２０を、図１６に示したＸ，Ｙ，Ｚの各方向に移動可能であると共に、ＸＹ平面に対するウェハステージ２２０の傾斜角度を変えることができるようになっている。なお、Ｘ方向とＹ方向は、いずれも縮小投影光学系２０３の光軸方向に対して直交する方向であって、互いに直交する方向である。Ｚ方向は、縮小投影光学系２０３の光軸方向に平行な方向である。検出装置２４０は、ウェハ２０２の表面の位置およびＸＹ平面に対するウェハ２０２の表面の傾斜角度を検出する。

制御装置２５０は、マイクロプロセッサユニット（ＭＰＵ）と、リード・オンリ・メモリ（ＲＯＭ）と、ランダム・アクセス・メモリ（ＲＡＭ）とを有している。

この露光装置を用いて、ウェハ２０２の露光を行う際には、ウェハ２０２の表面に、複数のパターン投影領域が設定される。照明装置２０４より出射された光束は、マスク２０１を通過し、縮小投影光学系２０３によって１つのパターン投影領域に照射される。これにより、マスク２０１が有するマスクパターンが、縮小投影光学系２０３を介して１つのパターン投影領域に投影され、１つのパターン投影領域を露光する処理が行われる。この露光装置では、マスクパターンに基づいて１つのパターン投影領域を露光する処理を行なった後、ウェハ２０２をＸ方向またはＹ方向に移動させ、次のパターン投影領域において、同様の露光処理を行なう。

次に、図１７のフローチャートを参照して、複数の電極３２を形成するために用いられるフレームを形成するためのフォトレジスト層の露光工程について説明する。ここでは、フォトレジスト層がネガ型である場合について説明する。ネガ型のフォトレジスト層では、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。この露光工程では、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には複数の電極３２に対応する潜像が形成されず、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分には複数の電極３２に対応した潜像が形成されるように、フォトレジスト層の露光を行う。この露光工程では、まず、図１６に示した露光装置において、複数の半導体チップ予定部３０Ｐに対応する複数のパターン投影領域のうち、最初の半導体チップ予定部３０Ｐに対応するパターン投影領域が露光される状態に設定される（ステップＳ１０１）。次に、設定されたパターン投影領域に対応する半導体チップ予定部３０Ｐが正常に動作する半導体チップ予定部３０Ｐか否かが、制御装置２５０によって判断される（ステップＳ１０２）。なお、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報は、制御装置２５０に入力され、制御装置２５０によって保持されている。制御装置２５０は、その位置情報に基づいて、ステップＳ１０２の判断を行う。

ステップＳ１０２において、正常に動作する半導体チップ予定部３０Ｐであると判断された場合（Ｙ）には、複数の電極３２に対応したパターン（以下、電極パターンと記す。）を有するマスク２０１を用いて、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分に対して、電極パターンによる露光を行う（ステップＳ１０３）。電極パターンは、具体的には、パターン投影領域のうち、後に電極３２を収容する開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンである。この露光により、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分には、複数の電極３２に対応した潜像が形成される。具体的には、この露光が行われた後、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分では、後に電極３２を収容する開口部が形成される部分は現像液に対して可溶性であり、他の部分は現像液に対して不溶性になる。

ステップＳ１０２において、正常に動作しない半導体チップ予定部３０Ｐであると判断された場合（Ｎ）には、全面的に光を透過するマスク２０１を用いて、あるいはマスク２０１を用いずに、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対して、全面的に露光を行う（ステップＳ１０４）。これにより、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、正常に動作しない半導体チップ予定部３０Ｐに接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する複数の電極に対応する潜像は形成されない。具体的には、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分の全体が、現像液に対して不溶性になる。なお、第２の種類の階層部分１０Ｂが、不良の半導体チップ３０に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有するような形態の電極ではない、他の形態の電極や配線を含んでいる場合には、ステップＳ１０４において、全面的に露光を行う代りに、他の形態の電極や配線に対応する潜像が形成されるように露光を行う。この場合にも、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、正常に動作しない半導体チップ予定部３０Ｐに接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する複数の電極に対応する潜像は形成されない。

ステップＳ１０３またはステップＳ１０４の実行後は、ステップＳ１０３またはステップＳ１０４を実行した露光したパターン投影領域が、最後の半導体チップ予定部３０Ｐに対応するパターン投影領域であったか否かが、制御装置２５０によって判断される（ステップＳ１０５）。最後の半導体チップ予定部３０Ｐに対応するパターン投影領域であった場合（Ｙ）には、露光工程を終了する。最後の半導体チップ予定部３０Ｐに対応するパターン投影領域ではなかった場合（Ｎ）には、次の半導体チップ予定部３０Ｐに対応するパターン投影領域が露光される状態に設定されて（ステップＳ１０６）、ステップＳ１０２以降の処理が繰り返される。

図１８は、図１５に示した工程に続く工程を示している。図１８（ａ）は、正常に動作する半導体チップ予定部３０Ｐに対応する領域を示し、図１８（ｂ）は、正常に動作しない半導体チップ予定部３０Ｐに対応する領域を示している。

図１８に示した工程では、まず、全ての半導体チップ予定部３０Ｐに対応する複数の部分を含むフォトレジスト層１０８Ｐを形成する。正常に動作する半導体チップ予定部３０Ｐに対応する部分では、次に、図１７のステップＳ１０３において、図１８（ａ）に示したように、電極パターンを有するマスク２０１Ａを用いて、フォトレジスト層１０８Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分に対して、電極パターンによる露光を行う。一方、正常に動作しない半導体チップ予定部３０Ｐに対応する部分では、図１７のステップＳ１０４において、図１８(ｂ)に示したように、フォトレジスト層１０８Ｐのうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対して、全面的に露光を行う。

図１９は、図１８に示した工程に続く工程を示している。図１９（ａ）は、正常に動作する半導体チップ予定部３０Ｐに対応する領域を示し、図１９（ｂ）は、正常に動作しない半導体チップ予定部３０Ｐに対応する領域を示している。この工程では、フォトレジスト層１０８Ｐを、現像液によって現像する。これにより、フレーム１０８が形成される。図１９（ａ）に示したように、正常に動作する半導体チップ予定部３０Ｐに対応する領域では、フレーム１０８に、後に複数の電極３２が収容される複数の開口部１０８ａが形成されている。一方、図１９(ｂ)に示したように、正常に動作しない半導体チップ予定部３０Ｐに対応する領域では、フレーム１０８に複数の開口部１０８ａは形成されていない。

図２０および図２１は、図１９に示した工程に続く工程を示している。図２０（ａ）および図２１は、正常に動作する半導体チップ予定部３０Ｐに対応する領域を示し、図２０（ｂ）は、正常に動作しない半導体チップ予定部３０Ｐに対応する領域を示している。図２０（ａ）は、図２１における２０Ａ−２０Ａ線で示す位置の断面を表している。この工程では、図２０（ａ）に示したように、正常に動作する半導体チップ予定部３０Ｐに対応する領域において、例えばめっき法によって、フレーム１０８の複数の開口部１０８ａ内に複数の電極３２を形成する。複数の電極３２は、各電極３２の一部が絶縁層１０６の上に配置されるように形成される。各電極３２は、開口部１０６ａを通して電極パッド３４に接続される。図２０（ｂ）に示したように、正常に動作しない半導体チップ予定部３０Ｐに対応する領域では、フレーム１０８に複数の開口部１０８ａが形成されていないことから、複数の電極３２は形成されない。このようにして、図２０および図２１に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。

電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２をめっき法によって形成する場合には、フォトレジスト層を形成する前に、絶縁層１０６の上に、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム１０８を形成する。次に、めっき法によって、フレーム１０８の開口部１０８ａ内であってシード層の上に、電極３２の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレーム１０８を除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。

図２２は、図２０および図２１に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物１０９の第１の面１０９ａが、図２２に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。図２２において、符号１１３は、接着剤によって形成された絶縁層１１３を示している。

次に、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば３０〜１００μｍである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。

図２３は、図２２に示した工程に続く工程を示している。この工程では、まず、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における複数の電極３２を覆い、後に絶縁部３１の一部となる。

次に、図示しないが、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば３０〜１００μｍである。

以下、図２３に示した工程と同様の工程を繰り返し行って、積層された３つ以上の基礎構造物１１０を形成してもよい。図２４は、積層された４つの基礎構造物１１０を形成した状態を示している。

図２５は、図２４に示した工程に続く工程を示している。図２３に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物１１０を形成した後は、所定の数の基礎構造物１１０の積層体を治具１１２から分離する。図２５には、８つの基礎構造物１１０の積層体を形成した例を示している。

次に、図２５に示したように、積層体において最も上に配置された基礎構造物１１０から絶縁層１１３を除去する。これにより、最も上に配置された基礎構造物１１０における複数の電極３２が露出する。この露出した複数の電極３２は、複数の端子４を兼ねる。また、積層体において最も下に配置された基礎構造物１１０の下面に、複数の端子５を形成する。このようにして、積層された複数の基礎構造物１１０を含む第１の積層基礎構造物１１５が形成される。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図２５において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図２５に示した例では、１つの分離前本体２Ｐは、８つの予備階層部分１０Ｐを含んでいる。

以下、図２６ないし図３８を参照して、少なくとも１つの基礎構造物を用いて、サブパッケージを作製する工程について詳しく説明する。ここでは、図２５に示した積層された８つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、８つの階層部分１０を含むサブパッケージを複数個作製する例について説明する。

図２６および図２７は、図２５に示した工程に続く工程を示している。この工程では、複数の第１の積層基礎構造物１１５を積層し且つ上下に隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する。図２６および図２７には、１０個の第１の積層基礎構造物１１５を積層して第２の積層基礎構造物１２０を作製した例を示している。上下に隣接する２つの第１の積層基礎構造物１１５は、接着剤によって、容易に分離可能に接着される。この例では、図２７に示したように、第２の積層基礎構造物１２０は、積層された１０個の第１の積層基礎構造物１１５を含み、１つの第１の積層基礎構造物１１５は、積層された８つの基礎構造物１１０を含んでいる。従って、第２の積層基礎構造物１２０は、積層された８０個の基礎構造物１１０を含んでいる。ここで、１つの基礎構造物１１０の厚みを５０μｍとし、上下に隣接する２つの基礎構造物１１０を接着する接着剤の厚みと上下に隣接する２つの第１の積層基礎構造物１１５を接着する接着剤の厚みを無視すると、第２の積層基礎構造物１２０の厚みは、５０μｍ×８０、すなわち４ｍｍとなる。

図２８ないし図３０は、図２６および図２７に示した工程に続く工程を示している。この工程では、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する。図２８ないし図３０は、それぞれ、ブロック１２１の第１ないし第３の例を示している。

図２８に示した第１の例のブロック１２１では、分離前本体２Ｐは、第１の積層基礎構造物１１５が積層された方向に１０個並び、第１の積層基礎構造物１１５が積層された方向と直交する方向に３つ並んでいる。この例では、ブロック１２１は、３０個の分離前本体２Ｐを含んでいる。

図２９に示した第２の例のブロック１２１では、分離前本体２Ｐは、第１の積層基礎構造物１１５が積層された方向に１０個並び、第１の積層基礎構造物１１５が積層された方向と直交する方向に４つ並んでいる。この例では、ブロック１２１は、４０個の分離前本体２Ｐを含んでいる。

図３０に示した第３の例のブロック１２１では、分離前本体２Ｐは、第１の積層基礎構造物１１５が積層された方向に１０個並び、第１の積層基礎構造物１１５が積層された方向と直交する方向に５つ並んでいる。この例では、ブロック１２１は、５０個の分離前本体２Ｐを含んでいる。

図３１は、図２８ないし図３０に示した工程に続く工程を示している。この工程では、複数の治具１２２を用いて２つ以上のブロック１２１を並べて、ブロック集合体１３０を形成する。複数の治具１２２は、組み合わされて、ブロック集合体１３０を囲う枠を形成する。図３１には、図２９に示したブロック１２１を１９個並べて、ブロック集合体１３０を形成した例を示している。この例では、ブロック集合体１３０は１９個のブロック１２１を含み、１つのブロック１２１は４０個の分離前本体２Ｐを含み、１つの分離前本体２Ｐは８つの予備階層部分１０Ｐを含んでいる。従って、ブロック集合体１３０は、１９×４０個すなわち７６０個の分離前本体２Ｐを含むと共に、１９×４０×８個すなわち６０８０個の予備階層部分１０Ｐを含んでいる。ブロック集合体１３０に含まれる全ての分離前本体２Ｐは、後に配線３が形成される面が同一方向、すなわち上方向に向くように配置されている。

図３２は、図３１に示した工程に続く工程を示している。この工程では、複数の治具１２２を用いて、同一平面上に、複数のブロック集合体１３０を並べる。このとき、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐは、後に配線３が形成される面が同一方向、すなわち上方向に向くように配置される。図３２には、１６個のブロック集合体１３０を同一平面上に並べた例を示している。この場合、１６個のブロック集合体１３０は、７６０×１６個すなわち１２１６０個の分離前本体２Ｐを含むと共に、６０８０×１６個すなわち９７２８０個の予備階層部分１０Ｐを含む。

本実施の形態では、次に、図３２に示したように並べられた複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成する。この配線３を形成する工程について、図３３ないし図３７を参照して説明する。

図３３に示したように、配線３を形成する工程では、図３２に示した複数の治具１２２および複数のブロック集合体１３０を、平坦な上面を有する治具１３２の上面上に配置する。これにより、複数のブロック集合体１３０が同一平面上に並べられる。この状態で、治具１２２の上面は、ブロック集合体１３０の上面よりもわずかに低い位置にある。

配線３を形成する工程では、次に、治具１２２の上面およびブロック集合体１３０の上面を覆うように、樹脂層１３３を形成する。樹脂層１３３は、硬化前の樹脂を塗布し、この樹脂を硬化させて形成してもよいし、ドライフィルムを用いて形成してもよい。

図３４は、図３３に示した工程に続く工程を示している。この工程では、例えばＣＭＰによって、複数のブロック集合体１３０の上面が露出するまで樹脂層１３３を研磨して、複数のブロック集合体１３０と樹脂層１３３の上面を平坦化する。

図３５は、図３４に示した工程に続く工程を示している。この工程では、まず、複数のブロック集合体１３０および樹脂層１３３の上面の上に、めっき用のシード層１３４を形成する。次に、シード層１３４の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム１３５を形成する。フレーム１３５は、後に複数の分離前本体２Ｐに対応した複数の配線３が収容される複数の開口部を有する。なお、図３５には示していないが、フレーム１３５は、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐにおける配線３が形成される面の上方に配置された複数の部分を含んでいる。そして、この複数の部分の各々が、後に配線３が収容される開口部を有している。

図３６は、図３５に示した工程に続く工程を示している。この工程では、まず、めっき法によって、フレーム１３５の各開口部内に、各配線３の一部となるめっき層１３６を形成する。次に、フレーム１３５を除去する。なお、図３６では、便宜上、めっき層１３６を、ブロック１２１毎に、矩形で表している。しかし、実際には、めっき層１３６は分離前本体２Ｐ毎に、配線３に対応した形状に形成される。

図３７は、図３６に示した工程に続く工程を示している。この工程では、まずシード層１３４のうち、めっき層１３６の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層１３６およびその下に残ったシード層１３４によって配線３が形成される。配線３は分離前本体２Ｐ毎に形成される。次に、治具１２２と、その上に残っている樹脂層１３３を、取り除く。

サブパッケージを作製する工程では、次に、複数個のサブパッケージが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程が行われる。この工程について、図３８を参照して説明する。この工程では、まず、ブロック１２１を、分離前本体２Ｐが積層された方向と直交する方向に隣接する２つの分離前本体２Ｐの境界の位置で切断する。これにより、図３８における（ａ）に示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体２Ｐを含んでいる。この積層体において、隣接する２つの分離前本体２Ｐは、図２６および図２７に示した工程で第２の積層基礎構造物１２０を作製する際に上下に隣接する２つの第１の積層基礎構造物１１５を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、（ａ）に示した積層体に含まれる複数の分離前本体２Ｐを互いに分離する。これにより、分離前本体２Ｐは本体２となり、この本体２と配線３とを備えたサブパッケージ１Ｓが複数個形成される。図３８における（ｂ）は、１つのサブパッケージ１Ｓを示している。

以上、図９ないし図３８を参照して説明した一連の工程により、複数のサブパッケージ１Ｓが複数個作製される。ここまでは、図２５に示したように８つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、８つの階層部分１０を含むサブパッケージ（積層チップパッケージ）１Ｓを複数個作製する例について説明してきた。しかし、本実施の形態では、第１の積層基礎構造物１１５に含まれる基礎構造物１１０の数を変えることによって、階層部分１０の数の異なる複数種類のサブパッケージ（積層チップパッケージ）１Ｓを作製することができる。また、本実施の形態では、第１の積層基礎構造物１１５の代りに、１つの基礎構造物１１０の下面に複数の端子５が形成された構造物を作製し、この構造物を第１の積層基礎構造物１１５の代りに用いて、図２６ないし図３８を参照して説明した一連の工程により、複数のサブパッケージ１Ｓを複数個作製することにより、階層部分を１つだけ含むサブパッケージ１Ｓを作製することもできる。

図３９ないし図４３は、本実施の形態において作製可能な、階層部分１０の数の異なる複数種類のサブパッケージの例を示している。図３９は、８つの階層部分１０を含むサブパッケージ１Ｓを示している。図４０は、階層部分１０を１つだけ含むサブパッケージ１Ｓを示している。図４１は、２つの階層部分１０を含むサブパッケージ１Ｓを示している。図４２は、３つの階層部分１０を含むサブパッケージ１Ｓを示している。図４３は、４つの階層部分１０を含むサブパッケージ１Ｓを示している。

本実施の形態におけるサブパッケージ１Ｓは、本体２の少なくとも１つの側面に配置された配線３を備えている。本体２は、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５の少なくとも一方を有している。複数の第１の端子４と複数の第２の端子５は、いずれも配線３に電気的に接続されている。このような構成のサブパッケージ１Ｓによれば、複数のサブパッケージ１Ｓの電気的な接続を容易に行うことが可能になる。例えば、本実施の形態によれば、２つ以上のサブパッケージ１Ｓを積層して、上側のサブパッケージ１Ｓの本体２における複数の第２の端子５を、下側のサブパッケージ１Ｓの本体２における複数の第１の端子４に電気的に接続することによって、２つ以上のサブパッケージ１Ｓを互いに電気的に接続することが可能になる。

また、本実施の形態によれば、それぞれ本体２が複数の第２の端子５を有する複数のサブパッケージ１Ｓを１つの配線基板に実装することによって、配線基板における配線と複数のサブパッケージ１Ｓの複数の第２の端子５とを用いて、複数のサブパッケージ１Ｓを互いに電気的に接続することも可能である。この場合、１つの配線基板に実装された複数のサブパッケージ１Ｓの本体２が、それぞれ複数の第１の端子４を有していれば、ワイヤボンディング等によって、複数のサブパッケージ１Ｓの複数の第１の端子４同士を電気的に接続することも可能である。

サブパッケージ１Ｓは、本体２が複数の第１の端子４と複数の第２の端子５の両方を有しているものであることが好ましい。このようなサブパッケージ１Ｓによれば、３つ以上のサブパッケージ１Ｓを積層して、それらを互いに電気的に接続することが可能になる。図４４には、それぞれ本体２が複数の第１の端子４と複数の第２の端子５の両方を有している４つのサブパッケージ１Ｓを積層して、それらを互いに電気的に接続した例を示している。

また、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。以下、この効果について、図４５および図４６を参照して説明する。図４５は、上下に隣接する２つのサブパッケージ１Ｓの端子同士の接続部分を示す側面図である。図４６は、上下に隣接する２つのサブパッケージ１Ｓの端子間の位置ずれについて説明するための説明図である。

図４５および図４６に示した例では、端子４は、矩形の導体パッド４Ａと、この導体パッド４Ａ上に形成された半田バンプ４Ｂとを含んでいる。同様に、端子５は、矩形の導体パッド５Ａと、この導体パッド５Ａ上に形成された半田バンプ５Ｂとを含んでいる。ここで、導体パッド４Ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば３０〜６０μｍである。導体パッド５Ａの形状、導体パッド４Ａと同じである。

図４５に示した例では、上下に隣接する２つのサブパッケージ１Ｓの対応する端子４，５同士を電気的に接続する際には、対応する端子４，５の半田バンプ４Ｂ，５Ｂを接触させ、これらを加熱および加圧して半田バンプ４Ｂ，５Ｂを溶融させた後、固化させて、端子４，５を接合する。

図４６は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４Ａ，５Ａの面に垂直な方向から見たときに、導体パッド４Ａの外縁の位置と導体パッド５Ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。

このように、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。その結果、本実施の形態によれば、積層された複数のサブパッケージ１Ｓを含む電子部品の製造コストを低減することができる。

図４７は、積層された複数のサブパッケージ１Ｓを含む電子部品の製造方法の一例を示している。図４７に示した方法では、耐熱性の容器１４１を用いる。この容器１４１は、複数のサブパッケージ１Ｓを積み重ねて収容することの可能な収容部１４１ａを有している。収容部１４１ａは、収容部１４１ａ内に収容されたサブパッケージ１Ｓの側面と収容部１４１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１４１の収容部１４１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容し、半田バンプ４Ｂ，５Ｂが溶融する温度で、容器１４１および複数のサブパッケージ１Ｓを加熱する。これにより、端子４，５の半田バンプ４Ｂ，５Ｂが溶融し、上下に隣接する２つのサブパッケージ１Ｓの端子４，５が接合される。この方法によれば、容器１４１の収容部１４１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容することによって、簡単に複数のサブパッケージ１Ｓの位置合わせを行うことができるため、積層された複数のサブパッケージ１Ｓを含む電子部品を簡単に製造することが可能になる。

本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージ１Ｓを備えている。この複合型積層チップパッケージ１における上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓの本体２における複数の第２の端子５は、下側のサブパッケージ１Ｓの本体２における複数の第１の端子４に電気的に接続されている。複数のサブパッケージ１Ｓの各々における本体２の主要部分２Ｍは、少なくとも１つの第１の種類の階層部分１０Ａを含み、複数のサブパッケージ１Ｓのうちの少なくとも１つにおける本体２の主要部分２Ｍは、更に、少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる。第１の種類の階層部分１０Ａは良品の半導体チップ３０を含み、第２の種類の階層部分１０Ｂは不良の半導体チップ３０を含んでいる。第１の種類の階層部分１０Ａは、半導体チップ３０に電気的に接続され、配線３が配置された本体２の少なくとも１つの側面に配置された端面を有する複数の電極３２を含むが、第２の種類の階層部分１０Ｂは、複数の電極３２を含んでいない。

本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓの複数の第２の端子５を下側のサブパッケージ１Ｓの複数の第１の端子４に電気的に接続する工程とを備えている。

複数のサブパッケージ１Ｓを作製する工程は、各サブパッケージ１Ｓを作製するための一連の工程として、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される少なくとも１つの基礎構造物１１０を作製する工程と、少なくとも１つの基礎構造物１１０を用いて、サブパッケージ１Ｓを作製する工程とを備えている。少なくとも１つの基礎構造物１１０を作製する工程は、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する工程と、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐとを判別する工程と、基礎構造物前ウェハ１０１が基礎構造物１１０になるように、正常に動作しない半導体チップ予定部３０Ｐでは複数の電極３２を形成することなく、正常に動作する半導体チップ予定部３０Ｐでは複数の電極３２を形成する工程とを含んでいる。

複数の電極３２を形成する工程は、複数の電極３２を形成するために用いられ、全ての半導体チップ予定部３０Ｐに対応する複数の部分を含むフォトレジスト層１０８Ｐを形成する工程と、フォトリソグラフィによりフォトレジスト層１０８Ｐをパターニングすることによって、後に複数の電極３２が収容される複数の開口部１０８ａを有するフレーム１０８を形成する工程と、フレーム１０８の複数の開口部１０８ａ内に複数の電極３２を形成する工程とを含んでいる。

本実施の形態によれば、複数のサブパッケージ１Ｓを積層することによって、積層された複数の半導体チップ３０を含むパッケージであって、不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になる。以下、この効果について詳しく説明する。

ここでは、一例として、８つの良品の半導体チップ３０を含む積層チップパッケージが要求される場合について説明する。この場合、半導体チップ３０を８個だけ含む積層チップパッケージを作製したときに、その積層チップパッケージが１つ以上の不良の半導体チップ３０を含んでいると、その不良の半導体チップ３０を不能化しただけでは、その積層チップパッケージは上記の要求を満たさない。不良の半導体チップ３０を良品の半導体チップ３０に交換して、積層チップパッケージを作り直すことも考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。

本実施の形態では、例えば、８つの半導体チップ３０を含む第１のサブパッケージ１Ｓが１つ以上の不良の半導体チップ３０を含んでいた場合には、その不良の半導体チップ３０の数と同じ数の良品の半導体チップ３０を含む第２のサブパッケージ１Ｓと第１のサブパッケージ１Ｓとを積層して複合型積層チップパッケージ１を構成すればよい。この複合型積層チップパッケージ１は、８つの良品の半導体チップ３０を含むが不良の半導体チップ３０を含まない積層チップパッケージと同等の機能を有する。

例えば、図１ないし図６に示した複合型積層チップパッケージ１では、サブパッケージ１Ａは６つの第１の種類の階層部分１０Ａと２つの第２の種類の階層部分１０Ｂとを含み、サブパッケージ１Ｂは２つの第１の種類の階層部分１０Ａを含んでいる。従って、この複合型積層チップパッケージ１は、８つの第１の種類の階層部分１０Ａと２つの第２の種類の階層部分１０Ｂとを含んでいる。２つの第２の種類の階層部分１０Ｂは、配線３に接続された複数の電極３２を含んでいないため、２つの第２の種類の階層部分１０Ｂに含まれる２つの不良の半導体チップ３０は使用不能にされる。従って、図１ないし図６に示した複合型積層チップパッケージ１は、積層された８つの良品の半導体チップ３０を含むが不良の半導体チップ３０を含まない積層チップパッケージと同等の機能を有する。

前述のように、本実施の形態では、容易に複数のサブパッケージ１Ｓを積層し、それらを電気的に接続することが可能である。従って、本実施の形態によれば、複数のサブパッケージ１Ｓを積層することによって、積層された複数の半導体チップ３０を含むパッケージであって、不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含んでいない場合と同等の機能を有する複合型積層チップパッケージ１を容易に実現することが可能になる。

また、本実施の形態では、必要な数の良品の半導体チップ３０を含む複合型積層チップパッケージ１を構成するために、種々の形態で複数のサブパッケージ１Ｓを組み合わせることが可能である。図４８と図４９は、図１ないし図６に示した例とは異なる形態で複数のサブパッケージ１Ｓを組み合わせて、８つの良品の半導体チップ３０を含む複合型積層チップパッケージ１を構成した例を示している。

図４８に示した複合型積層チップパッケージ１は、積層され、互いに電気的に接続された２つのサブパッケージ１Ｃ，１Ｄを備えている。サブパッケージ１Ｃは、７つの第１の種類の階層部分１０Ａと１つの第２の種類の階層部分１０Ｂとを含んでいる。サブパッケージ１Ｄは、１つの第１の種類の階層部分１０Ａと１つの第２の種類の階層部分１０Ｂとを含んでいる。従って、この複合型積層チップパッケージ１は、８つの第１の種類の階層部分１０Ａと２つの第２の種類の階層部分１０Ｂとを含んでいる。

図４９に示した複合型積層チップパッケージ１は、積層され、互いに電気的に接続された３つのサブパッケージ１Ｅ，１Ｆ，１Ｇを備えている。サブパッケージ１Ｅは、３つの第１の種類の階層部分１０Ａを含んでいる。サブパッケージ１Ｆは、２つの第１の種類の階層部分１０Ａと１つの第２の種類の階層部分１０Ｂとを含んでいる。サブパッケージ１Ｇは、３つの第１の種類の階層部分１０Ａを含んでいる。従って、この複合型積層チップパッケージ１は、８つの第１の種類の階層部分１０Ａと１つの第２の種類の階層部分１０Ｂとを含んでいる。

図４８に示した複合型積層チップパッケージ１と図４９に示した複合型積層チップパッケージ１のいずれも、積層された８つの良品の半導体チップ３０を含むが不良の半導体チップ３０を含まない積層チップパッケージと同等の機能を有する。

図示しないが、例示した形態以外にも、８つの良品の半導体チップ３０を含む複合型積層チップパッケージ１を構成できる形態は多数存在する。例えば、７つの第１の種類の階層部分１０Ａと１つの第２の種類の階層部分１０Ｂとを含むサブパッケージ１Ｓと、図４０に示したような階層部分１０として１つの第１の種類の階層部分１０Ａのみを含むサブパッケージ１Ｓとを組み合わせて、８つの良品の半導体チップ３０を含む複合型積層チップパッケージ１を構成することもできる。

本実施の形態において、複合型積層チップパッケージ１に含まれる複数の半導体チップ３０が、いずれもＮビット（Ｎは自然数）の容量を有するメモリチップであって、複合型積層チップパッケージ１に含まれる第１の種類の階層部分１０Ａの数、すなわち複合型積層チップパッケージ１に含まれる良品の半導体チップ３０の数が８である場合には、複合型積層チップパッケージ１によってＮバイトの容量を有するメモリを実現することができる。この場合には、メモリチップの容量と、複合型積層チップパッケージ１によって実現されるメモリの容量の把握が容易になる。この効果は、複合型積層チップパッケージ１に含まれる第１の種類の階層部分１０の数を８の倍数とした場合も同様に得ることができる。

ところで、もし、不良の半導体チップ３０を含む階層部分１０においても、半導体チップ３０に電気的に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極３２が設けられていると、この電極３２は配線３に接続される。この場合、不良の半導体チップ３０に接続された電極３２は、メモリデバイス等、サブパッケージ１Ｓによって実現するデバイスにとって不要なキャパシタンスや不要なインダクタンスを発生させたり、良品の半導体チップ３０に接続された電極３２等との間に浮遊容量を発生させたりする。このことは、メモリデバイス等のデバイスの動作の高速化の妨げとなる。

これに対し、本実施の形態では、前述のように、不良の半導体チップ３０を含む第２の種類の階層部分１０Ｂでは、半導体チップ３０に電気的に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極３２が設けられない。そのため、サブパッケージ１Ｓにおいて、不良の半導体チップ３０を含む第２の種類の階層部分１０Ｂは、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０に接続された配線に起因する問題を低減しながら、不良の半導体チップ３０を使用不能にすることができる。

なお、サブパッケージ１Ｓにおける配線３と端子４，５の配置は、図１ないし図６に示した例に限られない。図５０と図５１には、配線３と端子４，５の配置が図１ないし図６に示した例と異なるサブパッケージ１Ｓの例を示している。

図５０に示したサブパッケージ１Ｓでは、配線３は、本体２の２つの側面２ｃ，２ｄに配置されている。また、このサブパッケージ１Ｓの本体２は、主要部分２Ｍの上面２Ｍａにおいて側面２ｃの近傍に配置された複数の端子４と、上面２Ｍａにおいて側面２ｄの近傍に配置された複数の端子４とを有している。側面２ｃの近傍に配置された複数の端子４は、側面２ｃに配置された配線３に電気的に接続されている。側面２ｄの近傍に配置された複数の端子４は、側面２ｄに配置された配線３に電気的に接続されている。また、図示しないが、本体２は、主要部分２Ｍの下面２Ｍｂにおいて側面２ｃの近傍に配置された複数の端子５と、下面２Ｍｂにおいて側面２ｄの近傍に配置された複数の端子５とを有している。側面２ｃの近傍に配置された複数の端子５は、側面２ｃに配置された配線３に電気的に接続されている。側面２ｄの近傍に配置された複数の端子５は、側面２ｄに配置された配線３に電気的に接続されている。

図５１に示したサブパッケージ１Ｓでは、配線３は、本体２の側面２ｃに配置されている。また、このサブパッケージ１Ｓの本体２は、主要部分２Ｍの上面２Ｍａにおいて側面２ｃの近傍に配置された導体パッド４Ａを有すると共に配線３に電気的に接続された複数の端子４と、上面２Ｍａにおいて側面２ｄの近傍に配置された導体パッド４Ａを有すると共に配線３に電気的に接続された複数の端子４とを有している。また、図示しないが、本体２は、主要部分２Ｍの下面２Ｍｂにおいて側面２ｃの近傍に配置された導体パッド５Ａを有すると共に配線３に電気的に接続された複数の端子５と、下面２Ｍｂにおいて側面２ｄの近傍に配置された導体パッド５Ａを有すると共に配線３に電気的に接続された複数の端子５とを有している。

ところで、本実施の形態では、積層された複数の半導体チップ３０を含むサブパッケージ１Ｓすなわち積層チップパッケージにおいて、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。

また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。

また、本実施の形態では、複数の半導体チップ３０間の電気的接続を、本体２の少なくとも１つの側面に配置された配線３によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。

また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、半導体チップ３０が熱によって損傷を受けることを防止することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。

また、本実施の形態において、積層された複数の半導体チップ３０を含むサブパッケージ１Ｓすなわち積層チップパッケージの製造方法は、複数の基礎構造物１１０を作製する工程と、複数の基礎構造物１１０を用いて、各々が積層された複数の基礎構造物１１０を含む複数の第１の積層基礎構造物１１５を作製する工程と、複数の第１の積層基礎構造物１１５を用いて、積層チップパッケージを複数個作製する工程とを備えている。各第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。

積層チップパッケージを複数個作製する工程は、複数の第１の積層基礎構造物１１５を積層し且つ隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する工程と、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する工程と、少なくとも１つのブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成する工程と、複数個の積層チップパッケージが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程とを含んでいる。

このような積層チップパッケージの製造方法によれば、第１の積層基礎構造物１１５を作製する工程において、複数の積層チップパッケージに対応する複数組の端子４，５を一括して形成することが可能になる。また、この製造方法によれば、１つ以上のブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成することによって、複数の積層チップパッケージに対応する複数の配線３を一括して形成することが可能になる。その際、１つのブロック１２１に含まれる複数の分離前本体２Ｐの位置合わせは不要である。これらのことから、この製造方法によれば、複数の積層チップパッケージの電気的な接続を容易に行うことが可能な積層チップパッケージを、低コストで短時間に大量生産することが可能になる。

また、上記の製造方法において、配線３を形成する工程では、２つ以上のブロック１２１に含まれる全ての分離前本体２Ｐにおける配線３が形成される面が同一方向に向くように、２つ以上のブロック１２１を並べて、２つ以上のブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよい。これにより、より多くの分離前本体２Ｐに対して配線３を一括して形成することが可能になる。

また、上記の積層チップパッケージの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージのコストを低減することができる。

また、本実施の形態における積層チップパッケージの製造方法によれば、図２２ないし図２５を参照して説明した方法によって第１の積層基礎構造物１１５を作製することにより、第１の積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージを、高い歩留まりで製造することが可能になる。

なお、本実施の形態において、第１の積層基礎構造物１１５を作製する方法は、図２２ないし図２５を参照して説明した方法に限らない。例えば、第１の面１０９ａ同士が対向するように２つの研磨前基礎構造物１０９を張り合わせ、この２つの研磨前基礎構造物１０９における２つの第２の面１０９ｂを研磨して、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して第１の積層基礎構造物１１５を作製してもよい。あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して第１の積層基礎構造物１１５を作製してもよい。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、複数のブロック１２１を並べてブロック集合体１３０を形成し、更に、複数のブロック集合体１３０を並べて、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成している。しかし、１つのブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよいし、１つのブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよい。

また、配線３が形成された複数の分離前本体２Ｐを互いに分離して複数の本体２を形成した後、本体２に、更に他の配線を形成してもよい。

また、複数の電極３２を形成するために用いられるフレーム１０８を形成するためのフォトレジスト層の露光工程では、ポジ型のフォトレジスト層を用いてよい。この場合には、マスクにおける透光部と遮光部が、ネガ型のフォトレジスト層を用いる場合とは反対になる。

１…複合型積層チップパッケージ、２…本体、２Ｍ…主要部分、３…配線、４…第１の端子、５…第２の端子、１０Ａ…第１の種類の階層部分、１０Ｂ…第２の種類の階層部分。

Claims (14)

1. 積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続された複合型積層チップパッケージであって、
   前記複数のサブパッケージの各々は、上面、下面および４つの側面を有する本体と、前記本体の少なくとも１つの側面に配置された配線とを備え、
   前記本体は、少なくとも１つの第１の種類の階層部分を含むと共に上面と下面を有する主要部分を有し、
   上下に隣接する任意の２つのサブパッケージにおいて、下側のサブパッケージの前記本体は、更に、前記主要部分の上面に配置され、前記配線に電気的に接続された複数の第１の端子を有し、上側のサブパッケージの前記本体は、更に、前記主要部分の下面に配置され、前記配線に電気的に接続された複数の第２の端子を有し、上側のサブパッケージの本体における複数の第２の端子は、下側のサブパッケージの本体における複数の第１の端子に電気的に接続され、
   前記複数のサブパッケージのうちの少なくとも１つにおける前記本体の前記主要部分は、更に、少なくとも１つの第２の種類の階層部分を含み、
   前記第１の種類の階層部分と前記第２の種類の階層部分は、いずれも、半導体チップを含み、
   前記第１の種類の階層部分は、更に、それぞれ前記半導体チップに電気的に接続され、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された端面を有する複数の電極を含むが、前記第２の種類の階層部分は、前記複数の電極を含まず、前記配線は、前記複数の電極の端面に電気的に接続されていることを特徴とする複合型積層チップパッケージ。
2. 前記第１の種類の階層部分における半導体チップは正常に動作するものであり、前記第２の種類の階層部分における半導体チップは正常に動作しないものであることを特徴とする請求項１記載の複合型積層チップパッケージ。
3. 最も下に位置するサブパッケージの前記本体は、更に、前記複数の第２の端子を有していることを請求項１記載の複合型積層チップパッケージ。
4. 最も上に位置するサブパッケージの前記本体は、更に、前記複数の第１の端子を有していることを請求項１記載の複合型積層チップパッケージ。
5. 前記複数のサブパッケージの全ての前記本体は、前記複数の第１の端子および前記複数の第２の端子を有していることを請求項１記載の複合型積層チップパッケージ。
6. 前記半導体チップは、４つの側面を有し、
   前記第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
   前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有することを特徴とする請求項１記載の複合型積層チップパッケージ。
7. 請求項１記載の複合型積層チップパッケージを製造する方法であって、
   前記複数のサブパッケージを作製する工程と、
   前記複数のサブパッケージを積層し、上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージの複数の第２の端子を下側のサブパッケージの複数の第１の端子に電気的に接続する工程と
   を備えたことを特徴とする複合型積層チップパッケージの製造方法。
8. 前記第１の種類の階層部分における半導体チップは正常に動作するものであり、前記第２の種類の階層部分における半導体チップは正常に動作しないものであることを特徴とする請求項７記載の複合型積層チップパッケージの製造方法。
9. 前記複数のサブパッケージを作製する工程は、各サブパッケージを作製するための一連の工程として、
   各々が前記主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される少なくとも１つの基礎構造物を作製する工程と、
   前記少なくとも１つの基礎構造物を用いて、前記サブパッケージを作製する工程とを備え、
   前記少なくとも１つの基礎構造物を作製する工程は、
   それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
   前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
   前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作しない半導体チップ予定部では前記複数の電極を形成することなく、正常に動作する半導体チップ予定部では前記複数の電極を形成する工程とを含むことを特徴とする請求項８記載の複合型積層チップパッケージの製造方法。
10. 前記複数の電極を形成する工程は、
    前記複数の電極を形成するために用いられ、全ての半導体チップ予定部に対応する複数の部分を含むフォトレジスト層を形成する工程と、
    フォトリソグラフィにより前記フォトレジスト層をパターニングすることによって、後に前記複数の電極が収容される複数の開口部を有するフレームを形成する工程と、
    前記フレームの複数の開口部内に前記複数の電極を形成する工程とを含むことを特徴とする請求項９記載の複合型積層チップパッケージの製造方法。
11. 最も下に位置するサブパッケージの前記本体は、更に、前記複数の第２の端子を有していることを請求項７記載の複合型積層チップパッケージの製造方法。
12. 最も上に位置するサブパッケージの前記本体は、更に、前記複数の第１の端子を有していることを請求項７記載の複合型積層チップパッケージの製造方法。
13. 前記複数のサブパッケージの全ての前記本体は、前記複数の第１の端子および前記複数の第２の端子を有していることを請求項７記載の複合型積層チップパッケージの製造方法。
14. 前記半導体チップは、４つの側面を有し、
    前記第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
    前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有することを特徴とする請求項７記載の複合型積層チップパッケージの製造方法。

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