JP2001210782A - 半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器 - Google Patents

半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器

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JP2001210782A
JP2001210782A JP2000019116A JP2000019116A JP2001210782A JP 2001210782 A JP2001210782 A JP 2001210782A JP 2000019116 A JP2000019116 A JP 2000019116A JP 2000019116 A JP2000019116 A JP 2000019116A JP 2001210782 A JP2001210782 A JP 2001210782A
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Yoshiaki Emoto
Kazuhiko Nozawa
義明 江本
一彦 野澤
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セイコーエプソン株式会社
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Abstract

(57)【要約】 【課題】 端子電極の製造を容易にするとともに外形寸
法が小さでき、かつ、半導体チップの3次元実装が容易
にできるとともに、電気的特性の劣化を最小にすること
のできる半導体チップ、マルチチップパッケージ,およ
び半導体装置と、並びに、それを用いた電子機器を提供
する。 【解決手段】 ウエハに予め定められたチップ単位毎に
設定されている分割個所に、印刷装置によりペースト状
態で導電体が塗布される。この導電体は、チップ単位毎
に分割されてパンプ端子電極を構成し、半導体チップが
形成される。ウエハに予め定められたチップ単位毎に設
定されている分割個所に、チップ単位毎に分割されたパ
ンプ端子電極を有する。この半導体チップを積層し、前
記電極を接続し積層したチップ間を導通する導電体を設
けてマルチチップパッケージを構成する。この半導体チ
ップの端子電極を回路基板の電極に接続し半導体装置を
構成する。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は半導体チップ、マル
チチップパッケージ,および半導体装置と、並びに、そ
れを用いた電子機器に関する。

【0002】

【従来の技術】近年、電子機器の高性能化、小型化に伴
って1つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージ(Multi Chip Package)とする
ことにより、半導体装置の高機能化と小型化とが図られ
ている。そして、マルチチップパッケージには、複数の
半導体チップを平面的に並べたものと、複数の半導体チ
ップを厚み方向に積層したものとがある。半導体チップ
を平面的に並べたマルチチップパッケージは、広い実装
面積を必要とするため、電子機器の小型化への寄与が小
さい。このため、半導体チップを積層したスタックドM
CPの開発が盛んに行われている。

【0003】この種のパッケージ構造としては、実開昭
62−158840号、特開平6−37250号の公報
に開示されているように、複数の半導体チップを外形寸
法の大きさにしたがってピラミッド状に積層し、各半導
体チップの上面に設けた端子電極をボンディングワイヤ
によって接続する構成となっているのが一般的である。

【0004】

【発明が解決しようとする課題】ところが、上記従来構
造のマルチチップパッケージでは、積層する順位がチッ
プサイズによって規制されてしまい、積層の自由度が少
ないという欠点がある。また、チップ間の端子電極の接
続にボンディングワイヤを利用して行なうが、端子間距
離が一定していないため、ワイヤ長さが種々にわたって
しまい、ボンディング長さに起因する電気的特性の劣化
が生じてしまう問題がある。更に、積層するチップの下
位チップは必ず上位チップよりは端子電極の形成領域が
露出している必要があり、チップサイズに限定要件があ
るため、設計自由度が極めて小さいという問題もある。
また、同一サイズの下位チップと上位チップとを用いた
ときには、下位半導体チップと上位半導体チップとの間
に、ボンディングワイヤのための空間を必要とし、外形
寸法が大きくなるという欠点がある。このために、同一
サイズの下位チップと上位チップでも、外形寸法が小さ
く、電極の製造が容易なマルチチップパッケージの開発
が望まれている。また、従来では、電極は蒸着あるいは
電極個所に半田ペーストをいちいち塗布して形成されて
いるため、製造工程が多くなるため、簡単な製造により
作成できることが望まれている。

【0005】本発明は、上記従来の問題点に着目し、端
子電極の製造を容易にするとともに外形寸法が小さくで
き、かつ、半導体チップの3次元実装が容易にできると
ともに、電気的特性の劣化を最小にすることのできる半
導体チップ、マルチチップパッケージ,および半導体装
置と、並びに、それを用いた電子機器を提供することを
目的とする。また、第2にはチップサイズに影響を受け
ずに3次元実装できるようにすることを目的とする。

【0006】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体チップは、ウエハに予め定めら
れたチップ単位毎に設定された分割個所に、導電材料を
印刷装置により塗布し、チップ単位毎に分割した端子電
極を有することを特徴とする。

【0007】このように構成した本発明は、端子電極は
印刷装置により流動状態で塗布されて電極が形成され、
ウエハが予め定められた分割個所でチップ単位毎に分割
されるときに、電極も同時に分割される。また、一回の
塗布と、ウエハの切断に伴い二つの半導体チップの電極
を作ることができるので製作工程が少なくなる。

【0008】また、導電材料を塗布する装置は、インク
ジェット方式、ディスペンス方式、および、スプレー方
式からなる吐出型印刷装置、又は、スクリーン印刷方
式、ピン転写方式、たこ式転写方式からなる転写印刷装
置のいずれで行うことにより簡単に製作でき、製作工程
を少なくできる。

【0009】また、分割される端子電極は、インクジェ
ット装置より吐出した半田、金、あるいは、銀のいずれ
の導電材料で電極を製作するために、より製造が容易に
なる。

【0010】本発明に係るマルチチップパッケージは、
ウエハに予め定められたチップ単位毎に設定されている
分割個所に、チップ単位毎に分割された端子電極を有す
る半導体チップを積層し、かつ、各電極を接続し積層し
たチップ間を導通する導電体からなることを特徴とす
る。

【0011】このように構成した本発明は、チップの同
一個所に作られた電極をほぼ同じ長さの導電体で導通す
るため、ほぼ同じ長さにできる。また、積層した側面に
電極間を接続する導電体を配設したため、同一サイズの
下位半導体チップと上位半導体チップでも、ボンディン
グワイヤのために必要とする上下方向の空間が不要とな
る。

【0012】また、少なくとも同一種類の半導体チップ
を連続積層してなり、各電極を半導体チップの電極に接
続するようにすると良い。

【0013】このように構成した本発明は、同一種類の
半導体チップを連続積層しているため、上下方向の空間
が不要となり、外形寸法の厚さを小さく出来る。

【0014】本発明に係る半導体装置は、ウエハに予め
定められたチップ単位毎に設定された分割個所に、導電
材料を印刷装置により塗布し、チップ単位毎に分割した
端子電極を有し、端子電極を半導体チップの電極に接続
したことを特徴とする。

【0015】このように構成した本発明は、前記と同様
に、端子電極は印刷装置により流動状態で塗布されて電
極が形成され、ウエハが予め定められた分割個所でチッ
プ単位毎に分割されるときに、電極も同時に分割される
ため、半導体チップの電極が容易に製作できるので安価
になり、それに伴い、半導体装置も安価にできる。

【0016】また、本発明に係る半導体装置は、同一ま
たは異種サイズの複数の半導体チップをそれらの隣接す
る2辺を整列して積層し、各半導体チップに共通する端
子を上記整列された縁辺側に集中させ、集中配置された
積層チップ間の端子同士に電極を配置し、各電極を半導
体チップの電極に接続したことを特徴とする。

【0017】このように構成した本発明は、電極は隣接
する2辺の範囲内に集中配置するとともに、同一列で電
極を接続することが出来るため製造が容易になる。半導
体チップの3次元実装が容易にできるとともに、電気的
特性の劣化を最小にすることのできる。

【0018】また、半導体装置は、各半導体チップの電
極共通端子の配列パターンを同一にし、共通を積層体の
端面部分に一直線上に配列させるとともに、各電極をロ
ジックチップの電極に接続するようにすることが望まし
い。

【0019】このように構成した本発明は、前記と同様
に、電極間を接続する導電体の長さがほぼ同じ長さにで
き、電気的特性の劣化を最小にすることのできるととも
に、同一列で電極を接続することが出来るため製造が容
易になる。

【0020】また、電子機器は、上記の半導体装置をマ
ザボードで接続して回路基板を備えたことを特徴とす
る。

【0021】このように構成した本発明は、外形寸法の
厚さを小さく出来るので、電子機器の外形も小型にでき
る。また、製造工程が少ないとともに、製造の容易なマ
ルチチップパッケージを用いている。

【0022】

【発明の実施の形態】以下に、本発明に係る半導体チッ
プ、マルチチップパッケージ,および半導体装置と、並
びに、それを用いた電子機器の好ましい実施の形態を添
付図面に従って詳細に説明する。

【0023】図1乃至図6は本発明の実施形態に係るマ
ルチチップパッケージ10を構成する半導体チップ14
の斜視図あるいは一部断面側面形状を示す製造工程図で
ある。

【0024】図1は、本発明を用いる後述するマルチチ
ップパッケージ10の半導体チップ14を構成するシリ
コンウエハ51部の一部斜視図、図2は側面断面図で図
1のA−A断面図である。シリコンウエハ51の上面U
p(能動面側)には、予め定められたチップ単位毎に回
路素子、例えば、アルミニューム配線53の回路が作り
込まれており、また、半導体チップ14のチップ単位毎
の分割個所(La)が設定されている。また、半導体チ
ップ14の上面には、アルミニューム配線53の一部で
チップ電極パッド用穴55、および、チップ単位毎に設
定されている分割個所(La)を除いて絶縁膜57(S
iO2膜)が被覆されている。すなわち、アルミニュー
ム配線53等の回路が作成されたシリコンウエハ51の
上面は、熱酸化により絶縁膜57(SiO2膜)を作っ
た後に、チップ電極パッド用穴55および分割個所(L
a)をホトエッチングにより絶縁膜57(SiO2膜)
を除去している。

【0025】図3では、絶縁膜57(SiO2)の上側
で、かつ、チップ電極パッド用穴55に配されたアルミ
ニューム配線53と導通されるメタル層59をチップ単
位毎に設定されている分割個所(La)に延長させ、こ
のメタル層59を通じてチップ端縁から信号入出力を行
わせるようにしている。このメタル層59はアルミニュ
ームの蒸着等により行なっても良い。

【0026】図4では、分割個所(La)に配されたメ
タル層59の上にインクジェット装置61よりペースト
状の流動状態の導電材料が吐出されてメタル層59の上
に重ねられた後に、硬化されている。この硬化された端
子電極63は円筒形状で形成されている。この端子電極
63には、半田、金、あるいは、銀のいずれかが用いら
れている。分割される端子電極63は、インクジェット
装置61より半田ペースト、金ペースト、あるいは、銀
ペーストのいずれかの導電材料を吐出し、硬化した導電
材料で端子電極63を製作するために、他より製造が容
易になる。なお、上記において端子電極63は、インク
ジェット装置61を用いたが、同じ吐出型印刷装置であ
るディスペンス方式およびスプレー方式でも良く、又
は、転写印刷装置である方式、ピン転写方式でも良い。

【0027】図5および図6では、シリコンウエハ51
は、チップ単位毎に設定されている分割個所(La)で
切断され、これに伴い、硬化された端子電極63も一緒
に切断される。この切断には、一般的に、ダイヤモンド
カッタ(Dc)、ダイヤモンドブレード、あるいは、レ
ーザ光で切断するスクライビング法が行われる。これに
より、端子電極63は、分割個所(La)に配されたメ
タル層59に一部が重ねられた状態で二つに切断され、
各々の端子電極63a、63bが両側に製作された半導
体チップ14A、14Bの外部に接続する電極となるよ
うになされている。

【0028】図5では、設定されている分割個所(L
a)でチップ単位毎に切断されたチップは、端子電極6
3の部分を除いて、樹脂封止材65によりモールドさ
れ、各々の半導体チップ14A、14Bが製造される。
この樹脂封止にはモールド金型を用いたトランスファモ
ールド方法、あるいは、ポッティング樹脂を用いたポッ
ティング方法等を用いることが出来る。

【0029】図7、図8、および、図9では、各々の半
導体チップ14A、14B、14C…(本実施形態では
3個)が連続して積層され、この積層された半導体チッ
プ14は各々の端子電極63a、63bが導電体67に
より順次連結されることにより、マルチチップパッケー
ジ10が構成されている。各々の半導体チップ14A、
14B、14Cが連続して、すなわち、図示の上下方向
で接触して積層されることにより厚さが小さく出来る。

【0030】図7では、各々の端子電極63a、63b
が導電体67である第1実施形態であるボンディングワ
イヤ67Aにより接続されて導通をとるようにされてい
る。これにより、ボンディングワイヤ67Aの長さがほ
ぼ同じ長さにでき、電気的特性の劣化を最小にすること
ができる。また、同一サイズの上側半導体チップ14A
と下側半導体チップ14Bとが用いられても、ボンディ
ングワイヤ67Aのために必要な上下方向の空間が不要
となり、外形寸法の厚さを小さく出来る。ボンディング
ワイヤ67Aは後述するプリント回路基板12に形成さ
れる外部電極端子26に対して接続をなせばよい。ボン
ディングワイヤ67Aの外側は、外側樹脂封止材69に
よりモールドされ、マルチチップパッケージ10が構成
されている。

【0031】図8では、各々の端子電極63a、63b
が導電体67である第2実施形態であるインクジェット
装置61からペースト状態で吐出された、半田ペース
ト、金ペースト、あるいは、銀ペーストのいずれかの半
田用導電体67Bにより接続されて導通をとるようにさ
れている。また、このインクジェット装置61は、この
インクジェットから半導体チップ14の端面に封止絶縁
膜71で被覆して形成するようにしても良い。これによ
り、簡単な装置の構成により、導電体67および封止絶
縁膜71を作ることができる。

【0032】図9では、各々の端子電極63a、63b
が導電体67である第3実施形態であるリード棒67C
により接続されて導通をとるようにされている。リード
棒67Cは、レーザ光により、溶着され接続されてい
る。その他は同一のため詳細な説明は省略する。リード
棒67Cは後述するプリント回路基板12に形成される
外部電極端子26に対して接続をなせばよい。

【0033】図10は上記で説明した電極構造(製造工
程図図7乃至図9)を用いた実施形態に係るマルチチッ
プパッケージ10をプリント回路基板12に実装した状
態からなる半導体装置36の概略斜視図の一例である。
これらに図示しているように、マルチチップパッケージ
10は、異種サイズの複数の半導体チップ14A、14
B、14Cをそれらの隣接する2辺が整列するように上
下に積層して構成されている。換言すれば、半導体チッ
プ14A、14B、14Cのサイズの如何に拘わらず、
それらの一つのコーナ部分が一致するように積層するの
である。この実施形態では、上層には正方形をなす最小
半導体チップ14Aが配置され、その下位の中間層には
一回り大きい正方形サイズの半導体チップ14Bが配置
され、最下層の半導体チップ14Aは、上記正方形半導
体チップ14Bの1辺長さより長い長辺と、正方形半導
体チップ14Bの1辺長さよりは短い短辺を有する長方
形半導体チップ14Cが配置されるように積層されてい
る。そして、同一サイズの複数の最小半導体チップ14
Aは縁辺を揃えて連続して積層するようにしている(図
示の例では3層)。

【0034】このように同一または異種サイズの複数の
半導体チップ14A、14B、14Cをそれらの隣接す
る2辺16X、16Yを整列するように一つのコーナが
一致するようにして積層させるため、各半導体チップ1
4(14A、14B、14C)では、次のような構成を
採用している。すなわち、各半導体チップ14A、14
B、14Cに共通する端子を上記整列された縁辺16
X、16Y側に集中させているのである。例えば、半導
体チップ14をメモリ素子として構成した場合、電源ラ
イン、データライン、アドレスラインなどの電極端子、
あるいはライトイネーブルなどの制御端子を共通にする
ことができる。したがって、このような共通端子18n
(n=1、2、………n)を各半導体チップ14におけ
る整列縁辺16X、16Yに集中配置するようにしてい
る。このとき、各半導体チップ14の共通端子の配列パ
ターンを一致させる。もちろん、端子ピッチ間隔も一定
にすることが望ましい。このようにすることにより、各
半導体チップ14が積層されたとき、積層体の端面に配
列された端子18nが鉛直方向に1直線に配列される。

【0035】各半導体チップ14を積層するに際して、
層間に絶縁接着樹脂20(図7参照)を介在させること
で、チップ間で端子と基板シリコンとの接触による不具
合を防止できる。そして、積層チップ14の端子18n
同士は図1に示しているように、ボンディングワイヤ6
7Aなどにより接続して導通をとるようにしている。こ
れは、例えば、各半導体チップ14の端子18nの配列
縁辺16X、16Yの部分に傾斜面を形成し、端子18
n上にメタライズ層24を形成して傾斜面に延設し、こ
のメタライズ層24を利用してボンディングワイヤ67
Aを施し、プリント回路基板12に形成している外部電
極端子26に対してボンディングワイヤ67Aにより接
続をなせばよい。

【0036】このようにして形成されたマルチチップパ
ッケージ10は、プリント回路基板12に実装され、プ
リント回路基板12の端縁に設けたコネクタ端子32と
共通電極18nとが配線ライン34によって接続され
る。これにより機能をもった半導体装置36が作製され
る。かかるマルチチップパッケージ10では、異種サイ
ズの半導体チップ14は隣接する2辺16X、16Yに
共通端子18nを集中配置するように設計作製し、これ
らの2辺16X、16Yが整列するようにコーナを一致
させて積層する構成を採用しているので、ピラミッド状
にチップ積層しなくてもよく、積層作業を極めて簡易に
行なわせることができる。そして、積層にはチップサイ
ズによる制限は無いので、積層順位を任意に設定でき、
パッケージ設計の自由度は著しく増大する。また、積層
されるチップ14の共通端子18n同士の接続距離は上
下間で共通にすることができ、ボンディングワイヤ67
Aの長さも最短となる。この結果、電気的な特性の劣化
を最小に抑えることができるのである。マルチチップパ
ッケージ10の揃えた縁辺16X、16Y以外の箇所で
は凹凸端面となるが、これらは樹脂モールドによって外
形を整えることができるので、何ら問題はない。

【0037】なお、上記構成では、サイズが異なる半導
体チップ14A、14B、14Cを積層するものとして
述べたが、サイズの如何に拘わらず、一つの回路装置を
構成する異なる種類の半導体チップを対象とし、これら
に共通する電極を同一の配列パターンで各チップにおけ
る隣接する2辺の範囲内に集中配置し、前記2辺を整列
させて異種半導体チップを積層してこの積層体の端面部
分で共通電極の導通接続をなすようにしてもよい。この
場合においても、前述した半導体チップ14Aの場合と
同様に、同一種類の半導体チップは連続積層させるよう
にすればよい。

【0038】また、上記構成では、半導体チップ14
A、14B、14Cを積層してマルチチップパッケージ
10を構成し、マルチチップパッケージ10は、プリン
ト回路基板12に実装されて多層化された半導体装置3
6が作製される例を記載しているが、半導体チップ14
A、14B、14Cのいずれか一つをプリント回路基板
12に実装して単独よりなる半導体装置36Aを作製し
ても良い。

【0039】図11は、本発明の実施形態に係る多層化
された半導体チップ14をプリント回路基板12に実装
した多層化半導体装置36と、また、いずれか単独の半
導体チップ14A、14B、14Cをプリント回路基板
12に実装した単独半導体装置36Aとをマザボード8
1に取着した回路基板1000を示している。回路基板
1000には、例えば、ガラスエポキシ基板等の有機系
基板を用いるのが一般的である。回路基板1000に
は、例えば、銅からなるボンディング部が所望の回路と
なるように形成されている。そして、ボンディング部と
半導体装置36、36Aの外部電極とを機械的に接続す
ることでそれらの電気的導通が図られる。

【0040】なお、半導体装置36、36Aは、実装面
積をベアチップにて実装する面積にまで小さくすること
ができるので、この基板回路1000を電子機器に用い
れば電気機器自体の小型化が図れる。また、同一面積に
おいては、より実装スペースを確保することができ、高
機能化を図ることが可能である。また、多層化された半
導体装置36と単独の半導体装置36Aは、半導体チッ
プの端子電極が容易に製作できるたるめ、半導体装置が
安価にできる。

【0041】そして、この回路基板1000を備える電
子機器として図12にノート型パーソナルコンピュータ
1200を示している。前記ノート型パーソナルコンピ
ュータ1200は、高機能化を図った回路基板1000
を備えているため、性能を向上させることができる。

【0042】

【発明の効果】以上説明したように、本発明に係る半導
体チップは、ウエハに予め定められたチップ単位毎に設
定された分割個所に、導電材料を印刷装置より塗布し、
チップ単位毎に分割した端子電極を有する構成としたの
で、印刷装置より流動状態で塗布した導電材料で電極が
形成された後、ウエハがチップ単位毎に分割されるとき
に、電極も同時に分割されるため容易に製造できる。ま
た、一回の塗布と、ウエハの切断に伴い二つの半導体チ
ップの電極に用いることができるので製作工程が少なく
なり安価にできる。

【0043】本発明に係るマルチチップパッケージは、
ウエハに予め定められたチップ単位毎に設定されている
分割個所に、チップ単位毎に分割されたパンプ端子電極
を有する半導体チップを積層し、かつ、各電極を接続し
積層したチップ間を導通する導電体からなる構成とした
ので、チップの同一個所に作られた電極をほぼ同じ長さ
の導電体で導通するため、ほぼ同じ長さにでき、電気的
特性の劣化を最小にすることのできる。また、積層した
側面に電極間を接続する導電体を配設したため、同一サ
イズの下位半導体チップと上位半導体チップでも、ボン
ディングワイヤのために必要とする上下方向の空間が不
要となり、外形寸法の厚さを小さく出来る。

【0044】本発明に係る半導体装置は、同一または異
種サイズの複数の半導体チップをそれらの隣接する2辺
を整列して積層し、各半導体チップに共通する端子を上
記整列された縁辺側に集中させ、集中配置された積層チ
ップ間の端子同士に電極を配置し、各電極をロジックチ
ップの電極に接続した構成としたので、電極は隣接する
2辺の範囲内に集中配置するとともに、同一列で電極を
接続することが出来るため製造が容易になる。半導体チ
ップの3次元実装が容易にできるとともに、電気的特性
の劣化を最小にすることができる。また、製造の容易な
半導体チップが用いられているため、安価な半導体装置
が得られる。

【0045】また、電子機器は、小型化されたマルチチ
ップパッケージよりなる半導体装置をマザボードに実装
して回路基板を備えた構成としたので、外形寸法の厚さ
を小さく出来るので、電子機器の外形も小型にでき、ま
た、製造工程が少ないとともに、製造の容易な半導体チ
ップおよびマルチチップパッケージを用いているため、
安価な電子機器が出来る。

【図面の簡単な説明】

【図1】本発明の実施形態に係るシリコンウエハ部の工
程図の一部斜視図である。

【図2】本発明の実施形態に係るシリコンウエハ部の工
程図の一部側面断面であり、図1のA−A断面図であ
る。

【図3】本発明の実施形態に係るシリコンウエハ部の一
部側面断面図であり、半導体チップのメタル層製造の工
程図である。

【図4】本発明の実施形態に係るシリコンウエハ部の一
部側面断面図であり、半導体チップの電極製造の工程図
である。

【図5】本発明の実施形態に係るシリコンウエハ部の一
部側面断面図であり、半導体チップの切断の工程図であ
る。

【図6】本発明の実施形態に係るシリコンウエハ部の一
部斜視図であり、半導体チップの切断の工程図である。

【図7】本発明の第1施形態に係るマルチチップパッケ
ージの電極構造(ボンディングワイヤ)の一部断面側面
図である。

【図8】本発明の第2施形態に係るマルチチップパッケ
ージの電極構造(半田導電体)の一部断面側面形状を示
す工程図である。

【図9】本発明の第3施形態に係るマルチチップパッケ
ージの電極構造(リード棒)の一部断面側面形状を示す
工程図である。

【図10】実施形態に係るマルチチップパッケージを実
装した半導体装置の斜視図である。

【図11】実施形態に係るマルチチップパッケージの回
路基板への適用例の説明図である。

【図12】実施形態に係るマルチチップパッケージを実
装した電子機器への適用例の説明図である。

【符号の説明】

10………マルチチップパッケージ 12………プリント回路基板 14(14A、14B、14C)………半導体チップ 16X、16Y………整列縁辺 18n………共通端子 20………絶縁接着樹脂 22………ボンディングワイヤ 24………メタライズ層 26………外部電極端子 36、36A………半導体装置 51………シリコンウエハ 53………アルミニューム配線 55………チップ電極パッド用穴 57………絶縁膜 59………メタル層 61………インクジェット装置 63………端子電極 65………樹脂封止材 67………導電体 67A………ボンディングワイヤ 67B………半田導電体 67C………リード棒 81………マザボード 1000………回路基板 1200………ノート型パーソナルコンピュータ(電子
機器)

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/52

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 ウエハに予め定められたチップ単位毎に
    設定された分割個所に、導電材料を印刷装置により塗布
    し、チップ単位毎に分割した端子電極を有することを特
    徴とする半導体チップ。
  2. 【請求項2】 導電材料を塗布する装置は、インクジェ
    ット方式、ディスペンス方式、および、スプレー方式か
    らなる吐出型印刷装置、又は、スクリーン印刷方式、ピ
    ン転写方式、たこ式転写方式からなる転写印刷装置のい
    ずれであることを特徴とする請求項1記載の半導体チッ
    プ。
  3. 【請求項3】 請求項1あるいは請求項2記載の半導体
    チップにおいて、分割される端子電極は、インクジェッ
    ト装置より吐出した半田、金、あるいは、銀のいずれで
    あることを特徴とする半導体チップ。
  4. 【請求項4】 ウエハに予め定められたチップ単位毎に
    設定されている分割個所に、チップ単位毎に分割された
    端子電極を有する半導体チップを積層し、かつ、各電極
    を接続し積層したチップ間を導通する導電体からなるこ
    とを特徴とするマルチチップパッケージ。
  5. 【請求項5】 少なくとも同一種類の半導体チップを連
    続積層してなり、各電極を半導体チップの電極に接続し
    たことを特徴とする請求項4記載のマルチチップパッケ
    ージ。
  6. 【請求項6】 ウエハに予め定められたチップ単位毎に
    設定された分割個所に、導電材料を印刷装置により塗布
    し、チップ単位毎に分割した端子電極を有し、端子電極
    を半導体チップの電極に接続したことを特徴とする半導
    体装置。
  7. 【請求項7】 同一または異種サイズの複数の半導体チ
    ップをそれらの隣接する2辺を整列して積層し、各半導
    体チップに共通する端子を上記整列された縁辺側に集中
    させ、集中配置された積層チップ間の端子同士に電極を
    配置し、各電極を半導体チップの電極に接続したことを
    特徴とする請求項6記載の半導体装置。
  8. 【請求項8】 各半導体チップの電極共通端子の配列パ
    ターンを同一にし、共通を積層体の端面部分に一直線上
    に配列させるとともに、各電極を回路基板の電極に接続
    したことを特徴とする請求項6あるいは請求項7記載の
    半導体装置。
  9. 【請求項9】 請求項6乃至請求項8記載のいずれの半
    導体装置において、半導体装置をマザボードで接続した
    回路基板を備えたことを特徴とする電子機器。
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