KR100333385B1 - 웨이퍼 레벨 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 웨이퍼 레벨 스택 패키지 및 그의 제조 방법을 개시한다. 개시된 본 발명은, 본딩 패드들을 갖는 2개의 반도체 칩의 표면에 본딩 패드가 노출되도록 하부 절연층이 도포된다. 일단이 본딩 패드에 연결된 금속 패턴이 하부 절연층상에 증착된다. 전체 구조 상부에 상부 절연층이 도포된다. 각 반도체 칩의 표면이 맞대어져 접착된다. 상부 반도체 칩의 후면이 연마되어 일정 두께가 제거된다. 상부 반도체 칩의 외곽 부분이 국부적으로 제거되어 홈부가 형성된다. 홈부를 통해서 상하부 반도체 칩의 금속 패턴 타단이 노출된다. 노출된 상하부 반도체 칩의 각 금속 패턴이 홈부 내벽에 증착된 금속 연결층에 의해 전기적으로 연결된다. 패턴 필름이 상부 반도체 칩의 후면에 부착된다. 패턴 필름은 절연막 내부에 금속 라인들이 배열되어 그의 일단이 절연막의 측면으로 노출되고, 타단은 절연막에서 상부로 노출되어 볼 랜드가 형성된 구조로 이루어진다. 또한, 절연막에서 노출된 금속 라인의 일단에는 금속 와이어의 일단이 연결된다. 금속 와이어의 타단이 하부 반도체 칩의 금속 패턴에 연결된 금속 연결층에 전기적으로 연결된다. 홈부내가 봉지제로 매립되는데, 봉지제의 상부면은 패턴 필름의 표면과 동일 평면을 이룬다. 패턴 필름에 형성된 볼 랜드에 솔더 볼이 마운트된다.

Description

웨이퍼 레벨 스택 패키지 및 그의 제조 방법{wafer level stack package and method of fabricating the same}

본 발명은 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는, 적어도 2개 이상의 반도체 칩을 웨이퍼 레벨에서 스택킹하여 하나의 패키지로 구성한 웨이퍼 레벨 스택 패키지 및 그의 제조 방법에 관한 것이다.

메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.

메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.

반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.

상기와 같은 스택킹에 의한 패키지의 전형적인 예가 도 1 및 도 2에 도시되어 있는 바, 이를 간단히 살펴보면 다음과 같다.

먼저, 도 1에 도시된 바와 같이, 패드가 상부면에 배치된 반도체 칩(1)에 리드 프레임(2)의 인너 리드(21)가 접착제로 부착되고, 이 인너 리드(21)는 패드에 금속 와이어(3)로 연결되어 있다. 전체가 봉지제(4)로 몰딩되면, 리드 프레임(2)의 아우터 리드(22)가 봉지제(4)의 양측으로 돌출되어 있다.

이러한 하나의 패키지상에 동일 구조의 패키지가 적층된다. 즉, 상부에 적층되는 패키지의 아우터 리드(22)가 하부 패키지의 리드 프레임(2) 중간에 접합되어서, 전기적 연결이 되어 있다.

그러나, 상기와 같은 일반적인 스택 패키지는, 패키지의 전체 두께가 너무 두껍다는 단점이 있다. 또한, 상부 패키지의 신호 전달 경로가, 상부 패키지의 아우터 리드를 통해서 하부 패키지의 리드 프레임을 거쳐야 하기 때문에, 전기적인 신호 경로가 너무 길다는 단점도 있다. 특히, 상하부 패키지의 리드를 납땜으로 접합하는데, 이 납땜 불량으로 접속 불량이 자주 야기되었다.

이를 해소하기 위해서, 종래에는 도 2에 도시된 스택 패키지가 제시되었다. 도시된 바와 같이, 상하부 반도체 칩(1a,1b)이 접착되고, 상부 반도체 칩(1a)의 표면에 상부 리드 프레임(2a)의 인너 리드(21a)가 부착되어, 금속 와이어(미도시)에 의해 패드에 연결되어 있다. 또한, 하부 반도체 칩(1b)의 밑면에 하부 리드 프레임(2b)의 인너 리드(21b)가 부착되어, 금속 와이어(미도시)에 의해 패드에 연결되어 있다. 즉, 상부 반도체 칩(1a)의 패드는 표면에, 하부 반도체 칩(1b)의 패드는 밑면에 배치되어, 각 반도체 칩(1a)은 대칭을 이룬다.

상부 리드 프레임(1a)의 아우터 리드(22a)는 하부 리드 프레임(2b)의 중간에 레이저로 접착되어 있고, 하부 리드 프레임(2b)의 아우터 리드(22b)가 봉지제(5)의외부로 돌출되어 있다.

그러나, 종래의 스택 패키지는 개개의 반도체 칩을 사용하기 때문에, 웨이퍼 레벨에서 패키지 구현이 불가능하다는 문제점이 있다.

또한, 각 반도체 칩을 전기적으로 연결하면서 외부로 전기 신호를 전달하는 리드 프레임의 길이가 너무 길어서 전기 전도 성능이 우수하지 못하다는 단점도 있다. 리드 프레임 대신에 패턴 테이프를 사용할 경우도 마찬가지이다.

특히, 스택용으로 칩 스캐일 패키지가 사용되지만, 이러한 경우에도 패키지의 크기를 반도체 칩의 크기로 구현할 수는 없었다.

따라서, 본 발명은 종래의 스택 패키지가 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 웨이퍼 레벨에서 2개의 반도체 칩을 적층하여 패키징 한 웨이퍼 레벨 스택 패키지 및 그의 제조 방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은, 전기 신호 전달 경로가 짧아지도록 하여, 전기 전도 성능을 향상시키는데 있다.

본 발명의 또 다른 목적은, 반도체 칩의 크기를 패키지의 크기로 구현가능하게 하는데 있다.

도 1 및 도 2는 종래의 스택 패키지를 나타낸 단면도.

도 3 내지 도 15는 본 발명에 따른 웨이퍼 레벨 스택 패키지를 제조 공정 순서대로 나타낸 도면.

- 도면의 주요 부분에 대한 부호의 설명 -

10 ; 상부 웨이퍼 11,21 ; 본딩 패드

20 ; 하부 웨이퍼 31 ; 상부 금속 패턴

32 ; 하부 금속 패턴 33 ; 금속 연결층

41,42 ; 하부 절연층 43,44 ; 상부 절연층

50 ; 홈부 60 ; 패턴 필름

61 ; 하부 절연막 62 ; 상부 절연막

63 ; 금속 라인 64 ; 금속 와이어

65 ; 볼 랜드 66 ; 개구부

70 ; 접착제 80 ; 봉지제

90 ; 솔더 볼

상기와 같은 목적을 달성하기 위해, 본 발명에 따른 웨이퍼 레벨 스택 패키지는 다음과 같은 구성으로 이루어진다.

본딩 패드들을 갖는 2개의 반도체 칩의 표면에 본딩 패드가 노출되도록 하부 절연층이 도포된다. 일단이 본딩 패드에 연결된 금속 패턴이 하부 절연층상에 증착된다. 특히, 하부에 배치되는 반도체 칩의 금속 패턴이 상부에 배치되는 금속 패턴의 길이보다 길다. 전체 구조 상부에 상부 절연층이 도포된다. 하부에 배치되는 반도체 칩에 도포된 상부 절연층만이 식각되어, 그의 금속 패턴의 타단이 외부로 노출된다.

각 반도체 칩의 표면이 맞대어져 접착된다. 상부 반도체 칩의 후면이 연마되어 일정 두께가 제거된다. 상부 반도체 칩의 외곽 부분이 국부적으로 제거되어 상부면과 외측면이 개구된 홈부가 형성된다. 홈부의 저면을 통해서 하부 반도체 칩의 금속 패턴 타단이 노출되고, 홈부의 측면을 통해서 상부 반도체 칩의 금속 패턴 타단이 노출된다. 노출된 상하부 반도체 칩의 각 금속 패턴이 홈부 내벽에 증착된 금속 연결층에 의해 전기적으로 연결된다.

패턴 필름이 상부 반도체 칩의 후면에 부착된다. 패턴 필름은 절연막 내부에 금속 라인들이 배열되어 그의 일단이 절연막의 측면으로 노출되고, 타단은 절연막에서 상부로 노출되어 볼 랜드가 형성된 구조로 이루어진다. 또한, 절연막에서 노출된 금속 라인의 일단에는 금속 와이어의 일단이 연결된다. 금속 와이어의 타단이 하부 반도체 칩의 금속 패턴에 연결된 금속 연결층에 전기적으로 연결된다.

홈부내가 봉지제로 매립되는데, 봉지제의 상부면은 패턴 필름의 표면과 동일 평면을 이루고, 외측면은 하부 반도체 칩의 측면과 동일 평면을 이룬다. 패턴 필름에 형성된 볼 랜드에 솔더 볼이 마운트된다.

상기와 같은 구조로 이루어진 웨이퍼 레벨 스택 패키지를 제조하는 방법은 다음과 같다.

본딩 패드들을 갖는 복수개의 반도체 칩이 구성된 2장의 웨이퍼 표면에 하부 절연층을 도포하고, 하부 절연층을 식각하여 본딩 패드가 노출시킨다. 각 하부 절연층에 금속층을 증착한 후 이를 패터닝하여, 일단이 본딩 패드에 연결되고 타단은 하부 절연층상에 위치하는 금속 패턴을 형성한다. 특히, 하부에 배치되는 웨이퍼의 금속 패턴을 상부에 배치되는 웨이퍼의 금속 패턴보다 더 길게 형성한다. 각 웨이퍼의 전체 구조 상부에 상부 절연층을 도포한다. 하부 웨이퍼의 상부 절연층을 식각하여, 그의 금속 패턴 타단을 노출시킨다.

그런 다음, 2장의 웨이퍼 표면을 맞대어서 접착한다. 상부 웨이퍼의 후면을 연마하여 일정 두께를 제거한다. 상부 웨이퍼에 구성된 반도체 칩의 외곽 부분을 국부적으로 제거하여 홈부를 형성한다. 그러면, 하부 웨이퍼의 상부 절연층에서 이미 노출된 상태인 하부 금속 패턴의 타단이 홈부의 저면을 통해 노출되고, 상부 금속 패턴의 타단은 홈부의 측면을 통해서 노출된다. 홈부의 저면에 금속 연결층을 증착하여, 이 금속 연결층으로 상하부 금속 패턴의 타단을 전기적으로 연결한다.

한편, 절연막 내부에 금속 라인들이 배열되어 그의 일단이 절연막 측면을 통해 노출되고, 금속 라인의 타단은 절연막 표면을 통해 노출되어 볼 랜드를 형성하고, 노출된 각 금속 라인의 일단들은 절연막에 형성된 개구부를 통해 연장된 금속 와이어로 연결된 구조의 패턴 필름을 준비한다.

이러한 구조로 이루어진 패턴 필름을 상부 웨이퍼 후면에 부착하는데, 각 개구부가 홈부의 연직 상부에 위치하도록 부착한다. 금속 와이어를 절단한 후, 절단된 부분을 금속 연결층에 전기적으로 연결한다. 홈부내를 봉지제로 매립하는데, 봉지제의 표면이 패턴 필름의 표면과 동일 평면을 이루도록 한다. 패턴 필름의 볼 랜드에 솔더 볼을 마운트한다. 홈부의 외측벽을 기준으로 웨이퍼를 절단하여 개개의 반도체 칩으로 분리한다.

상기된 본 발명의 구성에 의하면, 웨이퍼 레벨에서 2개의 반도체 칩을 적층하여 패키징하는 것이 구현된다. 또한, 적층된 어느 한 반도체 칩의 후면에 패턴 필름이 부착되고, 이 패턴 필름에 솔더 볼이 마운트되므로, 신호 전달 경로가 짧아지게 되어 전기 전도 성능이 향상된다. 특히, 패키지의 폭을 반도체 칩의 폭으로 구현할 수가 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.

도 3 내지 도 15는 본 발명에 따른 웨이퍼 레벨 스택 패키지를 제조 공정 순서대로 나타낸 도면이다.

먼저, 도 3 및 도 4에 도시된 2장의 웨이퍼(10,20)를 준비한다. 도 1에 도시된 웨이퍼(10)는 적층시 상부에 배치되고, 도 2에 도시된 웨이퍼(20)는 하부에 배치된다. 따라서, 이후에서는 도 1에 도시된 웨이퍼(10)를 상부 웨이퍼, 도 2에 도시된 웨이퍼(20)를 하부 웨이퍼라 칭한다.

상하부 웨이퍼(10,20)에는 복수개의 반도체 칩이 구성되어 있고, 각 반도체 칩들은 그의 표면에 본딩 패드(11,21)들이 배열되어 있다. 특히, 도 5에 도시된 바와 같이, 본 실시예에서는 본딩 패드(11,21)들이 반도체 칩의 가장자리를 따라 배열되어 있다.

상하부 웨이퍼(10,20) 표면에 하부 절연층(40,41)을 일정 두께로 각각 도포한다. 그런 다음, 하부 절연층(40,41)을 식각하여 각 본딩 패드(11,21)를 노출시킨다.

이어서, 각 웨이퍼(10,20)의 전체 구조 상부에 금속막을 증착한 후, 각 금속막을 패터닝하여, 일단이 본딩 패드(11,21)에 연결되고 타단은 하부 절연층(40,41)상에 위치하는 금속 패턴(31,32)을 형성한다. 여기서, 금속막 패터닝시, 도 1과 도 2에서 비교되는 것과 같이, 하부 금속 패턴(32)의 길이를 상부 금속 패턴(31)보다 더 길게 형성하는데, 그 이유는 후술한다. 그런 다음, 각 웨이퍼(10,20)의 전체 구조 상부에 상부 절연층(42,43)을 일정 두께로 도포한다. 이어서, 하부 웨이퍼(20)에 도포된 상부 절연층(43)만을 식각하여 하부 금속 패턴(32)의 타단을 외부로 노출시킨다.

현재까지의 공정이 완료된 상하부 웨이퍼(10,20)의 개별 반도체 칩을 평면으로 도시한 도면이 도 6 및 도 7이다. 도 6은 상부 웨이퍼(10)의 반도체 칩으로서, 도시된 바와 같이, 상부 금속 패턴(31)의 일단은 본딩 패드(11)에 연결되고, 타단은 외측으로 연장된다. 도 7은 하부 웨이퍼(20)의 반도체 칩으로서, 도시된 바와 같이, 하부 금속 패턴(32)의 일단이 본딩 패드(12)에 연결되고, 타단은 상부 금속 패턴(31)보다 더 길게 외측으로 연장된다.

계속해서, 도 8에 도시된 바와 같이, 2장의 상하부 웨이퍼(10,20) 표면을 맞대어서 열압착한다. 그 전에, 각 상부 절연층(43,44)을 경화시키는 공정이 선행되는데, 이때 각 상부 절연층(43,44)을 완전 경화시키지 않고 부분 경화시킨다. 따라서, 상하부 웨이퍼(10,20)를 열압착할 때, 보다 용이하게 상하부 웨이퍼(10,20)가 접착될 수가 있다. 이어서, 상부 웨이퍼(10)의 후면을 도 8에 점선으로 도시된 지점까지 연마하여 제거한다. 이는, 스택 패키지의 두께를 줄임과 아울러 후속 공정인 와이어 본딩시 금속 와이어의 길이를 줄이기 위함이다.

그런 다음, 도 9에 도시된 바와 같이, 상부 웨이퍼(10)의 반도체 칩 양측 부분, 도면에서는 양측이지만 실제적으로는 도 4에서 상부 반도체 칩의 금속 패턴(31)의 타단 외곽 부분을 소잉(sawing) 또는 식각으로 제거하여 홈부(50)를 형성한다. 따라서, 홈부(50)의 수는 본딩 패드(11,21)의 수와 일치함은 당연하다. 홈부(50)를 형성하는 것에 의해서, 하부 금속 패턴(32)의 타단이 홈부(50)의 저면 정중앙을 통해서 노출되고, 상부 금속 패턴(31)의 타단은 홈부(50)의 측면을 통해서 노출된다.

여기서, 하부 금속 패턴(32)은 전술된 바와 같이 상부 절연층(43)이 식각되는 것에 의해 상부 절연층(43)으로부터 미리 노출된 상태이므로, 상부 웨이퍼(10)만을 제거하면 자연적으로 하부 금속 패턴(32)이 노출된다. 이는, 공정 편의를 위한 것이므로, 상부 절연층(43)을 통해 하부 금속 패턴(32)을 먼저 노출시키지 않고, 홈부(50)를 형성하면서 동시에 노출시킬 수도 있음은 물론이다. 또한, 본 실시예에서는, 홈부(50)의 저면을 V자 형상으로 형성하는데, 그 이유는 상부 절연층(43)의 경사진 식각면과 동일 평면을 이루도록 하면서 홈부(50)의 정중앙에 배치된 하부 금속 패턴(32)의 타단만이 노출되도록 하기 위함이다. 따라서, 본 실시예와 같이 홈부(50)의 저면을 반드시 V자형으로 형성할 필요는 없다. 한편, 홈부(50)의 외측벽이 후속 공정인 절단 공정에서 절단 기준면이 된다.

이어서, 도 10에 도시된 패턴 필름(60)을 준비한다. 패턴 필름(60)은 상하부 절연막(61,62) 사이에 금속 라인(63)이 배열된 구조이다. 보다 구체적으로 설명하면, 도 11에 도시된 바와 같이, 패턴 필름(60)은 웨이퍼 크기와 대응하는 크기를 가지며, 하부 반도체 칩의 크기대로 구획되어 있다. 도 11에는 2개의 반도체 칩에 대응하는 크기로만 패턴 필름(60)이 도시되어 있다. 도시된 바와 같이, 하부 절연막(61)상에 금속 라인(63)이 배열되고, 전체 구조 상부에는 상부 절연막(62)이 도포된다. 특히, 금속 라인(63)의 일단은 상하부 절연막(61,62)의 측면을 통해 노출되고, 타단은 상부 절연막(62)에 형성된 식각홈을 통해 외부로 노출되므로써 볼 랜드(65)를 형성하게 된다. 한편, 각 금속 라인(63)의 일단들은 금속 와이어(64)로 연결된다. 금속 와이어(64)는 도 12에 상세히 도시된 바와 같이, 패턴 필름(60)에 형성된 개구부(66)에 배치된다. 특히, 개구부(66)는 도 11에 도시된 바와 같이, 상부 웨이퍼(10)에 형성된 홈부(50)의 연직 상부에 위치하도록 배치된다.

계속해서, 상기된 구조로 이루어진 패턴 필름(60)을 상부 웨이퍼(10)의 후면에 부착하기 전에, 먼저 홈부(50)의 저면에 공지의 스퍼터링 공정을 이용해서 금속 연결층(33)을 부분적으로만 증착하고, 이를 통해, 홈부(50)에 의해 노출된 상하부 금속 패턴(31,32)간을 전기적으로 연결시킨다. 그런 다음, 도 13에 도시된 바와 같이, 패턴 필름(60)을 상부 웨이퍼(10)의 후면에 접착제(70)를 이용해서 부착한다. 특히, 패턴 필름(60)의 개구부(66)가 홈부(50)의 상부에 배치되도록 한다. 접착제(90)가 홈부(50)를 차폐시키지 않음은 물론이다. 이어서, 금속 와이어(64)를 펀치로 절단한 후, 절단된 금속 와이어(64)를 금속 연결층(33)에 본딩시키므로써, 상하로 적층된 반도체 칩과 패턴 필름(60)을 전기적으로 연결시킨다.

그런 다음, 도 14에 도시된 바와 같이, 홈부(50)내를 봉지제(80)로 매립하는데, 봉지제(80)의 표면이 패턴 필름(60)의 표면, 즉 상부 절연막(62)의 표면과 동일 평면을 이루도록 한다. 패턴 필름(60)에 형성된 볼 랜드(65)에 솔더 볼(90)을 마운트한다.

마지막으로, 도 14에 점선으로 도시된 상하부 웨이퍼(10,20)의 절단면, 즉 전술된 바와 같이 홈부(50)의 외측벽을 기준으로 상하부 웨이퍼(10,20)를 절단하면, 도 15에 도시된 바와 같은 본 발명에 따른 웨이퍼 레벨 스택 패키지가 완성된다. 한편, 금속 패턴(31,32)과 금속 연결층(33)의 재질로는 금, 은, 니켈, 인듐 또는 주석 중의 하나가 사용될 수 있다.

도 15에 도시된 웨이퍼 레벨 스택 패키지를 구조적인 측면에서 설명하면 다음과 같다. 상하부 웨이퍼(10,20), 현재는 절단된 상태이므로 상하부 반도체 칩은 그의 본딩 패드(11,21)가 배치된 소정 간격을 두고 상하로 배치된다. 특히, 상부 반도체 칩은 후면은 연마에 의해 일정 두께가 제거되어서, 상부 반도체 칩의 두께가 하부 반도체 칩의 두께보다 얇다.

각 반도체 칩의 표면에 본딩 패드(11,21)가 노출되도록 하부 절연층(40,41)이 도포된다. 일단이 본딩 패드(11,21)에 연결되는 상하부 금속 패턴(31,32)이 하부 절연층(40,41)상에 증착되는데, 하부 금속 패턴(32)이 상부 금속 패턴(31)보다더 길게 형성된다. 각 하부 절연층(40,41)상에 상부 절연층(43,44)이 도포되는데, 하부 반도체 칩에 도포된 상부 절연층(44)을 통해서 하부 금속 패턴(32)의 타단이 노출된다.

하부 금속 패턴(32)의 타단이 위치한 상부 반도체 칩의 외곽 부분에 홈부(50)가 형성되어, 홈부(50)의 저면을 통해 하부 금속 패턴(32)의 타단이 노출되고, 홈부(50)의 내측면을 통해서 상부 금속 패턴(31)의 타단이 노출된다. 노출된 상하부 금속 패턴(31,32)의 타단이 홈부(50)의 저면에 증착된 금속 연결층(33)에 의해 전기적으로 연결된다.

전술된 구조를 갖는 패턴 필름(60)이 상부 반도체 칩의 후면에 부착되고, 그의 금속 와이어(64)가 금속 연결층(33)에 전기적으로 연결된다. 홈부(50)가 봉지제(80)로 매립되어, 봉지제(80)의 표면이 패턴 필름(60)의 표면과 동일 평면을 이루고, 외측면이 하부 반도체 칩의 측면과 동일 평면을 이룬다. 패턴 필름(60)의 볼 랜드(65)에 솔더 볼(90)이 마운트된다.

이상에서 설명한 바와 같이 본 발명에 의하면, 웨이퍼 레벨에서 2개의 반도체 칩을 적층하여 패키징하는 것이 구현된다. 또한, 적층된 어느 한 반도체 칩의 후면에 패턴 필름이 부착되고, 이 패턴 필름에 솔더 볼이 마운트되므로, 신호 전달 경로가 짧아지게 되어 전기 전도 성능이 향상된다. 특히, 패키지의 폭이 반도체 칩의 폭으로 구현된다.

이상에서는 본 발명에 의한 웨이퍼 레벨 스택 패키지 및 그의 제조 방법을실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (9)

  1. 본딩 패드를 갖는 표면이 소정 거리를 두고 대향,배치된 상하부 반도체 칩;
    상기 상하부 반도체 칩의 표면에, 상기 본딩 패드가 노출되도록 도포된 하부 절연층;
    일단이 상기 각 본딩 패드에 연결되고, 타단은 상기 각 하부 절연층상에 증착된 상하부 금속 패턴;
    상기 각 하부 절연층상에 도포되어, 서로가 맞대어져 접착된 상부 절연층;
    상기 하부 금속 패턴의 타단상에 위치하는 상부 반도체 칩 부분마다 형성되어, 상기 상하부 금속 패턴의 타단이 노출되는 홈부;
    상기 홈부에 증착되어, 상기 상하부 금속 패턴의 타단을 전기적으로 연결하는 금속 연결층;
    상기 상부 반도체 칩의 후면에 부착된 것으로서, 절연막 내부에 금속 라인이 배열되고, 상기 금속 라인의 일단은 절연막의 측면을 통해 노출되고 타단은 절연막의 표면을 통해 노출되어 볼 랜드를 형성하며, 상기 금속 라인의 일단과 금속 연결층을 전기적으로 연결하는 금속 와이어를 포함하는 패턴 필름; 및
    상기 패턴 필름의 볼 랜드에 마운트된 솔더 볼을 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  2. 제 1 항에 있어서, 상기 하부 금속 패턴의 길이가 상부 금속 패턴의 길이보다 길어서, 상기 하부 금속 패턴의 타단은 홈부의 저면을 통해서 노출되고, 상기 상부 금속 패턴의 타단은 홈부의 측면을 통해서 노출된 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  3. 제 2 항에 있어서, 상기 하부 금속 패턴의 타단은 하부 반도체 칩에 도포된 상부 절연층이 식각되어 형성된 홈을 통해 노출되고, 상기 홈부는 상부 반도체 칩의 상부 절연층 밑면까지만 형성된 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 상부 반도체 칩의 후면이 일정 두께로 제거된 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  5. 본딩 패드들을 갖는 복수개의 반도체 칩이 구성된 2장의 웨이퍼 표면에 하부 절연층을 도포하고, 상기 하부 절연층을 식각하여 상기 본딩 패드를 노출시키는 단계;
    각 웨이퍼의 전체 구조 상부에 금속막을 증착한 후 이를 패터닝하여, 일단이 상기 본딩 패드에 연결되고 타단은 하부 절연층상에 위치하는 금속 패턴을 형성하는 단계;
    각 웨이퍼의 전체 구조 상부에 상부 절연층을 도포한 후, 상기 각 상부 절연층을 열압착하여 상기 2장의 웨이퍼를 접착시키는 단계;
    상기 하부 웨이퍼의 금속 패턴 타단 상부에 있는 상부 웨이퍼 부분 각각에홈부를 형성하여, 상기 홈부를 통해 상하부 금속 패턴의 타단을 노출시키는 단계;
    상기 홈부의 저면에 금속 연결층을 증착하여, 상기 금속 연결층으로 상하부 금속 패턴의 타단을 전기적으로 연결시키는 단계;
    절연막 내부에 금속 라인들이 배열되고, 상기 금속 라인의 일단은 절연막의 측면을 통해 노출되고 타단은 절연막의 표면을 통해 노출되어 볼 랜드를 형성하고, 상기 금속 라인의 타단들은 절연막에 형성된 개구부를 통해 연장된 금속 와이어로 연결된 구조들이 웨이퍼의 각 반도체 칩 단위별로 배치된 패턴 필름을 상기 상부 반도체 칩의 후면에 부착하면서, 상기 각 개구부들을 홈부의 상부에 위치시키는 단계;
    상기 금속 와이어를 절단한 후, 절단된 금속 와이어를 상기 금속 연결층에 전기적으로 연결하는 단계;
    상기 각 홈부내를 봉지제로 매립하는 단계;
    상기 패턴 필름의 볼 랜드에 솔더 볼을 마운트하는 단계; 및
    상기 홈부의 외측벽을 기준으로 각 웨이퍼를 절단하여, 적층된 개개의 반도체 칩으로 분리하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지 제조 방법.
  6. 제 5 항에 있어서, 상기 하부 금속 패턴을 상부 금속 패턴보다 더 길게 형성하여, 상기 하부 금속 패턴의 타단을 홈부의 저면을 통해서 노출시키고, 상기 상부 금속 패턴의 타단을 홈부의 내측면을 통해서 노출시키는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지 제조 방법.
  7. 제 6 항에 있어서, 상기 하부 웨이퍼에 상부 절연층을 도포한 후, 상기 상부 절연층을 식각하여 상기 하부 금속 패턴의 타단을 노출시키는 단계를 추가로 포함하여, 상기 홈부 형성시에는 상부 웨이퍼만을 제거하여도 상기 하부 금속 패턴이 홈부의 저면을 통해 노출되도록 하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지 제조 방법.
  8. 제 7 항에 있어서, 상기 홈부를 형성하는 단계에서, 상기 홈부의 저면을 상부 절연층에 형성된 식각홈의 측면과 동일 평면을 이루도록 형성하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지 제조 방법.
  9. 제 5 항에 있어서, 상기 상하부 웨이퍼를 부착한 후, 상기 상부 웨이퍼의 후면을 연마하여 일정 두께로 제거하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333384B1 (ko) * 1999-06-28 2002-04-18 박종섭 칩 사이즈 스택 패키지 및 그의 제조방법
US6798031B2 (en) * 2001-02-28 2004-09-28 Fujitsu Limited Semiconductor device and method for making the same
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
DE10221646B4 (de) * 2002-05-15 2004-08-26 Infineon Technologies Ag Verfahren zur Verbindung von Schaltungseinrichtungen und entsprechender Verbund von Schaltungseinrichtungen
US6906416B2 (en) * 2002-10-08 2005-06-14 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
JP3625815B2 (ja) * 2002-11-12 2005-03-02 沖電気工業株式会社 半導体装置とその製造方法
US6897125B2 (en) * 2003-09-17 2005-05-24 Intel Corporation Methods of forming backside connections on a wafer stack
KR100618838B1 (ko) * 2004-06-24 2006-09-01 삼성전자주식회사 상하 연결 능력을 개선할 수 있는 스택형 멀티칩 패키지
US7211510B2 (en) * 2004-09-09 2007-05-01 Advanced Bionics Corporation Stacking circuit elements
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
US7098073B1 (en) 2005-04-18 2006-08-29 Freescale Semiconductor, Inc. Method for stacking an integrated circuit on another integrated circuit
FR2895568B1 (fr) * 2005-12-23 2008-02-08 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
SG148901A1 (en) * 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
US7875529B2 (en) * 2007-10-05 2011-01-25 Micron Technology, Inc. Semiconductor devices
US7927938B2 (en) * 2007-11-19 2011-04-19 Micron Technology, Inc. Fin-JFET

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63107127A (en) * 1986-10-24 1988-05-12 Hitachi Comput Eng Corp Ltd Semiconductor device
US4996583A (en) 1989-02-15 1991-02-26 Matsushita Electric Industrial Co., Ltd. Stack type semiconductor package
FR2696871B1 (fr) 1992-10-13 1994-11-18 Thomson Csf Procédé d'interconnexion 3D de boîtiers de composants électroniques, et composants 3D en résultant.
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JP2944449B2 (ja) 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
US5973391A (en) * 1997-12-11 1999-10-26 Read-Rite Corporation Interposer with embedded circuitry and method for using the same to package microelectronic units

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Publication number Publication date
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