JP2007081296A - 半導体部品製造システム、制御装置、およびコンピュータプログラム - Google Patents

Abstract

【課題】ＩＣチップの三次元実装を能率的に、かつ歩留まり良く行う方法の提供。
【解決手段】ＩＣチップが三次元実装されてなる半導体部品を製造するシステム１００に、回路試験装置２Ａ、バンプ形成装置２Ｃ、ＩＣチップ接合装置２Ｄ、切断装置２Ｅ、およびこれらの装置を制御する制御装置１を設ける。制御装置１は、ウェハＷＦに形成されているＩＣチップの電気的特性の試験を回路試験装置２Ａに実行させ、その結果に基づいて不良なＩＣチップが同じ位置に配置されている複数枚のウェハＷＦを選出し、選出した複数枚のウェハＷＦに形成されている各ＩＣチップにバンプを形成する処理をバンプ形成装置２Ｃに実行させ、ＩＣチップにバンプが形成された、その選出した複数枚のウェハＷＦを、向きを揃えて重ね、ＩＣチップ同士を接合させる処理を、ＩＣチップ接合装置２Ｄに実行させ、接合されたＩＣチップ群を個々に切り分ける処理を切断装置２Ｅに実行させる。
【選択図】図１

Description

本発明は、半導体部品を製造するシステムおよび方法などに関する。

ＩＣチップは、例えば特許文献１に記載されるように、１枚のウェハ（wafer）に複数個形成される。そして、１枚のウェハに形成されたこれらのＩＣチップは、ダイシング処理によって個々に切り分けられる。

ところで、近年、複数個のＩＣチップを層のように重ねて接合した三次元ＩＣが提案され実用化されるようになった。このように複数個のＩＣチップを層のように重ねて接合することは「三次元実装」と呼称される。

三次元実装を行う場合は、従来は、ウェハに形成されたＩＣチップを切り出し、不良のあるＩＣチップを取り除き、良好なＩＣチップを積み上げて結合する、というプロセスを経るのが、一般的である。
特開２００２−４２０９３号公報

今後、三次元実装された半導体製品が大量生産されるようになることが予測される。そこで、ＩＣチップの三次元実装を従来よりも能率的に行いかつ半導体製品の歩留まりを向上させることが求められている。

本発明は、このような問題点に鑑み、ＩＣチップの三次元実装を従来よりも能率的に行いかつ歩留まりを向上させることを目的とする。

本発明は、複数個のＩＣチップが三次元実装されてなる半導体部品を製造する半導体部品製造システムであって、ウェハに形成されているＩＣチップの良否の検査を行う良否検査手段と、前記検査が行われたウェハの中から、前記検査の結果に基づいて、不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出する、ウェハ選出手段と、向きを揃えて重ねた、前記ウェハ選出手段によって選出された複数枚のウェハに形成されている、互いに向かい合ったＩＣチップ同士を接合することによって、半導体部品を形成する、半導体部品形成手段と、形成された半導体部品を個々に切り分ける分断手段と、を有することを特徴とする。

好ましくは、前記ウェハ選出手段は、ウェハに形成されているＩＣチップのうちオリエンテーションフラットの近傍の所定の領域に位置する不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出する。

本発明によると、ＩＣチップの不良（欠陥）の発生箇所が同じであるウェハ同士を複数枚選び出し、三次元実装を行う。よって、不良なＩＣチップと良好なＩＣチップ５とが接合されるのを防止し、半導体部品の歩留まりを向上させることができる。しかも、ウェハにＩＣチップが形成された状態でＩＣチップの接合を行うので、従来よりも切出し回数を削減することができ、製造プロセスの能率化を図り、大量生産を従来よりも容易にする。

図１は半導体製品製造システム１００の全体的な構成の例を示す図、図２はウェハＷＦに形成されるＩＣチップ５の配置の例を示す図、図３は１組複数枚のウェハＷＦに形成された三次元実装ＩＣチップ６の断面を示す図、図４は制御装置１のハードウェア構成の例を示す図、図５は制御装置１の機能的構成の例を示す図である。

本発明に係る半導体製品製造システム１００は、ＬＳＩなどの半導体製品を製造するＣＩＭ（Computer Integrated Manufacturing）であって、図１に示すように、制御装置１、製造ラインＭＬ、および通信回線３などによって構成される。

半導体製品の製造工程は、前工程および後工程の２つのグループに大別される。本半導体製品製造システム１００での前工程の処理内容は、基本的に従来の処理内容と同様である。ここで、前工程の処理内容の一例について、簡単に説明しておく。

まず、研磨処理などが施されたウェハＷＦに薄膜を成膜する。成膜されたウェハＷＦにフォトレジストを塗布する。予め作成された設計図に基づいてウェハＷＦに露光することによって集積回路（ＩＣ）のマスクパターンを転写する。感光された部分以外のフォトレジストを除去する。フォトレジストが除去された部分をエッチングし、ウェハＷＦにマスクパターンを形成する。ウェハＷＦに残っているフォトレジストを剥離して取り除く。ウェハＷＦに形成された集積回路の電気的な特性（半導体特性、トランジスタ特性）の検査を行う。これらの処理によって、１層目の集積回路が形成される。そして、これらの処理を必要に応じて繰り返し行うことによって、集積回路の層が積み重ねられて形成され、前工程が完了する。そのほか、これらの工程の間または前後に、必要に応じて、洗浄処理、焼きしめ処理、および不純物導入処理などが適宜行われる。

このような前工程の処理をウェハＷＦに施すことによって、図２に示すように、ウェハＷＦには多数のＩＣチップ５が形成される。

また、前工程の完了後またはそれ以前に、ウェハＷＦに対して他のウェハＷＦと区別するためのウェハコードＣＲ１を与え、それをそのウェハＷＦのＩＣチップ５以外の部分に記録しておく。

一方、後工程の処理内容は、従来とは異なる。特に、本発明においては、ウェハＷＦに形成された集積回路を複数段に積み上げる三次元実装の処理内容が、従来とは異なる。これについては、後に詳細に説明する。

製造ラインＭＬは、複数の処理装置２およびコンベアＣＹなどによって構成される。処理装置２として、Ｐ−ＣＶＤ（Plasma Chemical vapor deposition）装置、スパッター装置、フォトレジスト塗布装置、ステッパー、ディベロッパー、エッチング装置、剥離装置、および検査装置など前工程の各処理を実行するための装置、回路試験装置（プローバー）２Ａ、ウェハ格納装置２Ｂ、バンプ形成装置２Ｃ、ＩＣチップ接合装置２Ｄ、切断装置２Ｅ、および三次元実装試験装置２Ｆなど後工程の各処理を実行するための装置、その他種々の装置が設けられている。

これらの処理装置２は、通信回線３を介して制御装置１と接続されており、制御装置１からの制御命令に従って各々が行うべき処理を実行する。コンベアＣＹも制御装置１と接続されており、制御装置１からの制御命令に従って、所定の処理が施されたウェハＷＦを、次の処理を行う処理装置２に運搬する。これらの工程の処理の中で、同じ処理装置２が複数の工程の処理を担当する場合もある。

回路試験装置２Ａは、ＩＣチップ５の電気的特性の試験を行うための装置である。試験の内容自体は従来と同様であるが、この回路試験装置２Ａは、ウェハＷＦにＩＣチップ５が形成されたままの状態でこれらのＩＣチップ５について試験を行うことができるように構成されている。

ウェハ格納装置２Ｂは、多数のウェハＷＦを格納するための格納庫、格納庫にウェハＷＦを格納しまたは格納庫からウェハＷＦを取り出すための機構、および格納庫内のどのスペースにどのウェハＷＦが格納されているのかを記憶するためのデータベースなどを有しており、回路試験装置２Ａによる試験が行われたウェハＷＦを一時的に保管するために用いられる。

バンプ形成装置２Ｃは、ＩＣチップ５の電極に金属マイクロバンプＢＭを形成する。ＩＣチップ接合装置２Ｄは、図３に示すように、金属マイクロバンプＢＭが形成された複数個のＩＣチップ５同士を層のように重ね合わせて接合（接着）させる。

金属マイクロバンプＢＭの形成方法およびＩＣチップ５の接合方法は、基本的に従来の方法と同様である。例えば、バンプ形成装置２Ｃは、ＩＣチップ５にハンダをペーストし焼成するなどの処理によって金属マイクロバンプＢＭを形成する。ただし、本実施形態のバンプ形成装置２ＣおよびＩＣチップ接合装置２Ｄは、ＩＣチップ５がウェハＷＦに形成された状態でこれらの処理を行うように構成されている。したがって、バンプ形成装置２ＣおよびＩＣチップ接合装置２Ｄによると、複数枚からなる１組のウェハＷＦに、複数個の三次元実装されたＩＣチップが形成される。以下、このようにして三次元実装されたＩＣチップを「三次元実装ＩＣチップ６」または「三次元ＬＳＩ」と記載する。

切断装置２Ｅは、１組のウェハＷＦに形成された複数個の三次元実装ＩＣチップ６を分断する。三次元実装試験装置２Ｆは、個々に切り分けられた三次元実装ＩＣチップ６が良好に三次元実装されているか否かを試験する。

制御装置１は、図４に示すように、ＣＰＵ１ａ、ＲＡＭ１ｂ、ＲＯＭ１ｃ、ハードディスク１ｄ、および各種インタフェースなどによって構成されており、処理装置２およびコンベアＣＹなどの制御のために用いられる。

ハードディスク１ｄには、前工程および後工程の各処理が実行されるように各処理装置２を制御するためのプログラムおよびデータがインストールされている。特に、本実施形態では、図５に示すような試験データ受信部１０１、回路良否判別部１０２、不良パターンコード判別部１０３、ウェハコード通知部１０４、良好ウェハデータベースＤＢ１、および不良含ウェハデータベースＤＢ２など本発明の特徴的な三次元実装のための制御機能を実現するためのプログラムおよびデータがインストールされている。これらのプログラムおよびデータは、必要に応じてＲＡＭ１ｂにロードされ、ＣＰＵ１ａによって実行される。制御装置１として、ワークステーションまたはパーソナルコンピュータなどが用いられる。

図６は製造ラインＭＬの各処理装置２の全体的な処理の流れの例を説明するための図、図７は制御装置１の全体的な処理の流れの例を説明するための図、図８は不良パターンマスターＦＰＭの例を示す図、図９は良好ウェハデータベースＤＢ１の例を示す図、図１０は不良含ウェハデータベースＤＢ２の例を示す図、図１１は同じ不良パターンを有する複数のウェハＷＦの取出および重ね合わせの例を示す図である。

次に、回路試験装置２Ａないし三次元実装試験装置２Ｆおよび図５に示す制御装置１の各部の処理内容および処理手順などについて、図６および図７に示すフローチャートなどを参照しながら説明する。

前に背景技術の欄で説明したように、従来は、後工程の最初の処理として、ダイシングを行う。つまり、１枚のウェハＷＦに形成されたＩＣチップ５を１つずつに分断する。そして、分断された複数のＩＣチップ５を重ね合わせることによって、集積回路の三次元実装を行う。

これに対して、本実施形態における図１に示す回路試験装置２Ａないし三次元実装試験装置２Ｆおよび図５に示す制御装置１の各部は、図６に示すフローチャートのような手順で集積回路の三次元実装を行う。

回路試験装置２Ａは、ＩＣチップ５の形成されたウェハＷＦが前工程の処理装置２から送られてくると（図６の＃２０）、オリエンテーションフラット（いわゆる、オリフラ）が所定の方向に向くようにそのウェハＷＦをセットし、そのウェハＷＦに形成されている（未だ分断されていない）各ＩＣチップ５の電気的特性の試験を行う（＃２１）。このとき、ウェハＷＦに記録されているウェハコードＣＲ１の読取りも行っておく。そして、その試験で測定された値を示す試験データＤＴ１およびＴＥＧ情報などを、そのウェハＷＦから読み取ったウェハコードＣＲ１と対応付けて制御装置１に送信する（＃２２）。

ステップ＃２２の処理と前後してまたは並行して、回路試験装置２Ａは、試験データＤＴ１が得られたウェハＷＦをウェハ格納装置２Ｂに送る。ウェハ格納装置２Ｂは、送られてきたウェハＷＦを格納庫に格納して管理する（＃２３）。

ステップ＃２１〜＃２３の処理は、ＩＣチップ５が形成されたウェハＷＦが前工程の処理装置２から送られてくるごとに（＃２０）、実行される。

一方、制御装置１において、試験データ受信部１０１が処理装置２から試験データＤＴ１およびウェハコードＣＲ１などを受信すると（図７の＃１０）、回路良否判別部１０２は、各ＩＣチップ５が良好に形成されているか否かを判別する（＃１１）。例えば、試験データＤＴ１に示される電気的特性に関する値が吻値を超えるか否かによって、良否を判別する。以下、回路良否判別部１０２によって不良（欠陥）があると判別されたＩＣチップ５を「不良ＩＣチップ５Ｆ」と記載し、良好であると判決されたＩＣチップ５を「良好ＩＣチップ５Ｒ」と記載することがある。

回路良否判別部１０２による判別処理の結果、今回の試験対象であるウェハＷＦの中から不良ＩＣチップ５Ｆが見つかった場合は（＃１２でＹｅｓ）、不良パターンコード判別部１０３は、そのウェハＷＦの不良の発生のパターン（以下、「不良パターン」と記載する。）およびその不良パターンの識別情報である不良パターンコードを、例えば、次のようにして判別する（＃１３）。

図８に示すような不良パターンマスターＦＰＭを制御装置１に予め定義しておく。不良パターンマスターＦＰＭにおいて、不良パターンテンプレートＴＭＰの縦横に並ぶ複数の各セルは、ウェハＷＦにおける各ＩＣチップ５の配置を表している。そのうち、黒色のセルは不良なＩＣチップ５すなわち不良ＩＣチップ５Ｆの配置を表しており、白色のセルは良好なＩＣチップ５すなわち良好ＩＣチップ５Ｒの配置を表している。つまり、これらの不良パターンテンプレートＴＭＰによって、様々な不良の発生位置のパターンを表している。不良パターンテンプレートＴＭＰには、それぞれ、他の不良パターンテンプレートＴＭＰと区別するための不良パターンコードＣＲ２が割り振られている。不良パターンマスターＦＰＭには、実際に生じる可能性のある様々な不良パターンの不良パターンテンプレートＴＭＰが登録されている。

不良パターンコード判別部１０３は、回路良否判別部１０２によって見つけられた不良ＩＣチップ５Ｆの配置およびその個数と不良パターンマスターＦＰＭの各不良パターンテンプレートＴＭＰに示される不良ＩＣチップ５Ｆ（黒色のセル）の配置およびその個数とを照合する。そして、配置および個数の両方が一致した不良パターンテンプレートＴＭＰがあれば、その不良パターンテンプレートＴＭＰに対応する不良パターンコードＣＲ２を、今回の試験対象であるウェハＷＦの不良パターンコードと判別する。

なお、不良パターンマスターＦＰＭの各不良パターンテンプレートＴＭＰは、不良ＩＣチップ５ＦがウェハＷＦ内の全ＩＣチップ５のうちの左から何番目かつ上から何番目にあるのかを表すデータとして、制御装置１に定義しておけばよい。例えば図８の不良パターンコードＣＲ２が「０００００００１」である不良パターンテンプレートＴＭＰの場合は、「０００００００１＝[（１，１）]」のように定義すればよい。または、「０００００５０９」である不良パターンテンプレートＴＭＰの場合は、「０００００００１＝[（１，５），（２，２）]」のように定義すればよい。

良好ウェハデータベースＤＢ１は、図９に示すように、不良ＩＣチップ５Ｆが形成されず良好ＩＣチップ５Ｒのみが形成されている良好なウェハＷＦのウェハコードＣＲ１を記憶する。不良含ウェハデータベースＤＢ２は、図１０に示すように、不良ＩＣチップ５Ｆが含まれるウェハＷＦのウェハコードＣＲ１を、不良ＩＣチップ５Ｆの発生位置のパターン（不良パターン）の不良パターンコードＣＲ２ごとに記憶する。

フローチャートに戻って、良好ウェハデータベースＤＢ１または不良含ウェハデータベースＤＢ２は、回路良否判別部１０２によるＩＣチップ５の良否の判別処理または不良パターンコード判別部１０３による不良パターンの判別結果に基づいて、今回の試験対象であるウェハＷＦのウェハコードＣＲ１を新たに登録する（＃１４、＃１５）。

すなわち、今回の試験対象であるウェハＷＦに形成されているＩＣチップ５がすべて良好ＩＣチップ５Ｒであると判別された場合は（＃１２でＮｏ）、良好ウェハデータベースＤＢ１は、そのウェハＷＦのウェハコードＣＲ１を新たに登録する（＃１５）。不良ＩＣチップ５Ｆが含まれると判別された場合は（＃１２でＹｅｓ）、不良含ウェハデータベースＤＢ２は、そのウェハＷＦのウェハコードＣＲ１を、その不良ＩＣチップ５Ｆの配置のパターンすなわち不良パターンの不良パターンコードＣＲ２の欄に登録する（＃１４）。

ステップ＃１１〜＃１５の処理は、試験データＤＴ１が回路試験装置２Ａから送信されてくるごとに（＃１０）、実行される。このようにして、ウェハＷＦを形成するＩＣチップ５の良否の判別結果が、良好ウェハデータベースＤＢ１および不良含ウェハデータベースＤＢ２に次々に蓄積されていく。

三次元実装に必要な枚数分のウェハＷＦのウェハコードＣＲ１が良好ウェハデータベースＤＢ１に登録されると（＃１６でＹｅｓ）、ウェハコード通知部１０４は、その枚数分のウェハＷＦのウェハコードＣＲ１を良好ウェハデータベースＤＢ１から抽出し、これらのウェハコードＣＲ１を１組にしてウェハ格納装置２Ｂに通知する（＃１７）。例えば、ＩＣチップ５を３層に重ね合わせる三次元実装を行う場合は３枚のウェハＷＦが必要である。よって、３つのウェハコードＣＲ１が登録されると、これらを１組にしてウェハ格納装置２Ｂに通知する。

そして、良好ウェハデータベースＤＢ１は、これらのウェハコードＣＲ１に無効フラグを立てるなどして、これらのウェハコードＣＲ１が無効になるようにする（＃１８）。以降、無効になったウェハコードＣＲ１はステップ＃１６においてカウントされなくなる。

または、三次元実装に必要な枚数分のウェハＷＦのウェハコードＣＲ１が不良含ウェハデータベースＤＢ２の同じ不良パターンコードＣＲ２の欄に登録されると（＃１６でＹｅｓ）、ウェハコード通知部１０４は、その枚数分のウェハＷＦのウェハコードＣＲ１をその欄から抽出し、これらのウェハコードＣＲ１を１組にしてウェハ格納装置２Ｂに通知する（＃１７）。

そして、不良含ウェハデータベースＤＢ２は、これらのウェハコードＣＲ１に無効フラグを立てるなどして、これらのウェハコードＣＲ１が無効になるようにする（＃１８）。以降、無効になったウェハコードＣＲ１はステップ＃１６においてカウントされなくなる。

ウェハ格納装置２Ｂは、制御装置１から１組のウェハコードＣＲ１の通知を受信すると、図１１のように、これらのウェハコードＣＲ１のウェハＷＦを格納庫から取り出し、これらのウェハＷＦを１組にしてバンプ形成装置２Ｃに送る（図６の＃２５）。

バンプ形成装置２Ｃは、ウェハ格納装置２Ｂから１組のウェハＷＦが送られてくると、これらのウェハＷＦに形成されている良好ＩＣチップ５Ｒに金属マイクロバンプＢＭを形成する（＃２６）。ただし、不良ＩＣチップ５Ｆには、金属マイクロバンプＢＭを形成しないようにする。良好ＩＣチップ５Ｒおよび不良ＩＣチップ５Ｆの位置は、これらのウェハＷＦのうちの１枚に記録されているウェハコードＣＲ１を読み取り、それに対応する不良パターンコードＣＲ２の不良パターンを制御装置１の不良含ウェハデータベースＤＢ２に問い合わせることによって、知ることができる。

バンプ形成の処理が施された１組のウェハＷＦは、ＩＣチップ接合装置２Ｄに送られる。ＩＣチップ接合装置２Ｄは、これらのウェハＷＦを、図１１のようにオリフラを同じ向きに揃えてに重ね合わせ、接合する（＃２７）。このようにして、この１組のウェハＷＦに、図３のような三次元実装ＩＣチップ６が複数個形成される。ただし、不良ＩＣチップ５Ｆには金属マイクロバンプＢＭが形成されていないので、その箇所には三次元実装ＩＣチップ６は形成されない。

なお、ウェハＷＦの大きさなどの若干の違いにより、重ね合わせたウェハＷＦ同士で埋め込み配線間のずれなどが発生することがある。そこで、高精度な位置合わせを実現させるために、ウェハ面内の各ポイントに位置合わせ用のマーキングなどを施し、予めその座標などを記憶しておく。その後、各座標位置が決められた許容値で合致したウェハ同士で三次元実装を行う。

そして、この１組のウェハＷＦは、切断装置２Ｅに送られ、三次元実装ＩＣチップ６が切断装置２Ｅによって個々に分断され（＃２８）、三次元実装試験装置２Ｆによってその三次元実装ＩＣチップ６の試験が行われる（＃２９）。以降、従来と同様に、その三次元実装ＩＣチップ６が樹脂に接着されまたはパッケージングされるなどして、目的の半導体製品が完成する。なお、不良ＩＣチップ５Ｆは、接合されないまま切り出される。その後、不良ＩＣチップ５Ｆは、三次元実装ＩＣチップ６とは分別され、廃棄される。

本実施形態によると、ＩＣチップ５の不良（欠陥）の発生箇所が同じであるウェハＷＦ同士を複数枚選び出し、三次元実装を行う。よって、不良ＩＣチップ５Ｆと良好ＩＣチップ５Ｒとが接合されるのを防止し、三次元実装ＩＣチップ６の歩留まりを向上させることができ、半導体製品の製造コストの低減を図ることができる。しかも、ウェハＷＦにＩＣチップ５が形成された状態でＩＣチップ５の接合を行うので、従来よりも切出し回数を削減し、三次元実装ＩＣチップ６の製造プロセスの能率化を図り、大量生産を容易にすることができる。

〔変形例１〕
図１２はＩＣチップ５の電極の配置の例を示す図、図１３はウェハＷＦに形成されたＩＣチップ５の配置の例を示す図である。

ウェハＷＦに形成されたＩＣチップ５の中の２つの電極同士がＩＣチップ５の中心を対象点とする点対象の関係を有しまたは電極が中心に位置し、かつ、ウェハＷＦに形成されたＩＣチップ５の配置の模様がウェハＷＦを１８０度回転させても同じになる場合がある。例えば、ＩＣチップ５の中の電極が図１２（ａ）または図１２（ｂ）のように配置され、かつ、ウェハＷＦに形成されたＩＣチップ５の配置が図１３（ａ）または図１３（ｂ）のような模様になる場合である。

このようなウェハＷＦを複数枚重ね合わせて三次元実装ＩＣチップ６を形成する場合は、これらのウェハＷＦのうちのいずれかを１８０度回転させてから重ね合わせても、重なった２枚のウェハＷＦの電極の位置を上手く合わせることができる。このような性質に鑑みてウェハＷＦをより効率的に利用するために、図５に示す制御装置１の不良パターンコード判別部１０３、不良含ウェハデータベースＤＢ２、不良パターンマスターＦＰＭ、および図１のＩＣチップ接合装置２Ｄを、例えば次のように構成してもよい。

ある不良パターンテンプレートＴＭＰおよび他の不良パターンテンプレートＴＭＰのうち一方のみを１８０度回転させた場合に不良ＩＣチップ５Ｆの位置がすべて一致するのであれば、どちらか一方の不良パターンテンプレートＴＭＰのみを、不良パターンマスターＦＰＭに定義しておく。つまり、例えば左右方向にＸ個、上下方向にＹ個のＩＣチップ５が配置されたウェハＷＦの場合は、ある不良パターンテンプレートＴＭＰの左からＭ番目かつ上からＮ番目に位置するセルおよび他の不良パターンテンプレートＴＭＰの左から（Ｘ−Ｍ＋１）番目かつ上から（Ｙ−Ｎ＋１）番目に位置するセルがともに不良ＩＣチップ５Ｆを示しているのであれば、どちらか一方の不良パターンテンプレートＴＭＰのみを定義しておく。これにより、不良パターンマスターＦＰＭに登録される不良パターンテンプレートＴＭＰの個数は、図８の例と比較すると、およそ２分の１となる。

不良パターンコード判別部１０３は、まずは、上の実施形態で説明した方法で、ウェハＷＦの不良パターンおよびその不良パターンコードＣＲ２を判別する。判別できない場合は、そのウェハＷＦを１８０度回転させた場合の不良ＩＣチップ５Ｆの配置を算出する。そして、その１８０度回転させた配置と不良パターンマスターＦＰＭの各不良パターンテンプレートＴＭＰとを比較し、その配置と一致する不良パターンテンプレートＴＭＰを見つける。そして、見つかった不良パターンテンプレートＴＭＰに示される不良パターンおよび不良パターンコードＣＲ２を、そのウェハＷＦの不良パターンおよび不良パターンコードＣＲ２であると判別する。

不良含ウェハデータベースＤＢ２は、前に説明した通り、不良ＩＣチップ５Ｆが含まれるウェハＷＦのウェハコードＣＲ１を、不良ＩＣチップ５Ｆの発生位置のパターン（不良パターン）の不良パターンコードＣＲ２の欄に記憶する。ただし、不良パターンコード判別部１０３において１８０度回転させた配置に基づいて判別処理が行われた場合は、そのウェハコードＣＲ１にその旨を示す情報を付加しておく。ここでは、「ＴＵＲＮ」という文字列をウェハコードＣＲ１のすぐ後に付加することとする。

ＩＣチップ接合装置２Ｄは、前に説明した通り、同じ不良パターンを有する複数枚のウェハＷＦを重ね合わせ、向かい合ったＩＣチップ５同士を接合する。ただし、１８０度回転させなければ、不良パターンが一致しないことがある。そこで、ｚＩＣチップ接合装置２Ｄは、制御装置１の不良含ウェハデータベースＤＢ２に対して、今回の処理対象のウェハＷＦのウェハコードＣＲ１に「ＴＵＲＮ」という文字列が付加されていないかどうかを問い合わせる。そして、「ＴＵＲＮ」が付加されているウェハコードＣＲ１のウェハＷＦについては、１８０度回転させてから、他のウェハＷＦと重ね合わせ、向かい合ったＩＣチップ５同士を接合する。

このような構成により、不良パターンの種類の数を減らし、ウェハＷＦを効率よく使用することができる。また、ウェハ格納装置２Ｂの格納庫に格納されるウェハＷＦの枚数を減らすことができ、かつ、格納期間を短縮することができる。

〔変形例２〕
図１４は不良パターンマスターＦＰＭに定義される不良パターンテンプレートＴＭＰの変形例を示す図である。

ウェハＷＦに形成されるＩＣチップ５は、オリフラに近いほど不良ＩＣチップ５Ｆであることが多い。このような性質に鑑み、図５に示す制御装置１の回路良否判別部１０２、不良パターンコード判別部１０３、不良パターンマスターＦＰＭ、および図１の回路試験装置２Ａを、例えば次のように構成してもよい。

不良パターンマスターＦＰＭには、図１４に示すように、オリフラに近い所定の領域（以下、「オリフラ近隣エリア」と記載する。）に配置されているＩＣチップ５の不良の発生のパターン（不良パターン）に関する不良パターンテンプレートＴＭＰを登録しておく。

回路試験装置２Ａおよび回路良否判別部１０２は、ウェハＷＦのオリフラ近隣エリアに配置されているＩＣチップ５を対象に、それぞれ電気的特性の試験の処理および良否の判定の処理を行う。

不良パターンコード判別部１０３は、ウェハＷＦのオリフラ近隣エリアの不良パターンおよびを、図１４に示されるような不良パターンテンプレートＴＭＰに基づいて判別する。

このような構成により、前に説明した実施形態および変形例１の場合よりも不良パターンの種類を大幅に減らし、ウェハＷＦを一層効率よく使用することができる。また、ウェハ格納装置２Ｂの格納庫に格納されるウェハＷＦの枚数をさらに減らすことができ、かつ、格納期間を大幅に短縮することができる。

その他、半導体製品製造システム１００、制御装置１、製造ラインＭＬ、回路試験装置２Ａ、ウェハ格納装置２Ｂ、バンプ形成装置２Ｃ、ウェハ重畳装置２Ｄ、切断装置２Ｅ、三次元実装試験装置２Ｆの全体または各部の構成、処理内容、処理順序などは、本発明の趣旨に沿って適宜変更することができる。

上に述べた実施例には、以下に述べるような付記も開示されている。
（付記１）
複数個のＩＣチップが三次元実装されてなる半導体部品を製造する半導体部品製造システムであって、
ウェハに形成されているＩＣチップの良否の検査を行う良否検査手段と、
前記検査が行われたウェハの中から、前記検査の結果に基づいて、不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出する、ウェハ選出手段と、
向きを揃えて重ねた、前記ウェハ選出手段によって選出された複数枚のウェハに形成されている、互いに向かい合ったＩＣチップ同士を接合することによって、半導体部品を形成する、半導体部品形成手段と、
形成された半導体部品を個々に切り分ける分断手段と、
を有することを特徴とする半導体部品製造システム。
（付記２）
前記ウェハ選出手段は、ウェハに形成されているＩＣチップのうちオリエンテーションフラットの近傍の所定の領域に位置する不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出する、
請求項１記載の半導体部品製造システム。
（付記３）
前記半導体部品形成手段は、互いに向かい合った２つのＩＣチップが不良な場合は、当該ＩＣチップ同士を接合しない、
請求項１または請求項２記載の半導体部品製造システム。
（付記４）
ＩＣチップの三次元実装を行うことによって半導体部品を製造する半導体部品製造システムであって、
ウェハに形成されているＩＣチップの良否の検査を行う良否検査手段と、
前記検査が行われたウェハの中から、不良なＩＣチップが所定の位置に配置されているウェハまたは所定の角度だけ回転させたときに不良なＩＣチップが当該所定の位置になるウェハを複数枚選出する、ウェハ選出手段と、
前記ウェハ選出手段によって選出された複数枚のウェハを、不良なＩＣチップ同士が向かい合いかつ良好なＩＣチップ同士が向かうように重ね、互いに向かい合った良好なＩＣチップ同士を接合することによって半導体部品を形成する、半導体部品形成手段と、
形成された半導体部品を個々に切り分ける分断手段と、
を有することを特徴とする半導体部品製造システム。
（付記５）
回路試験装置、バンプ形成装置、ＩＣチップ接合装置、および切断装置からなる半導体部品製造システムを制御する制御装置であって、
ウェハに形成されているＩＣチップの電気的特性の試験を前記回路試験装置に実行させ、
前記試験の結果に基づいて不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出し、
選出した複数枚のウェハに形成されている各ＩＣチップにバンプを形成する処理を前記バンプ形成装置に実行させ、
ＩＣチップにバンプが形成された、前記選出した複数枚のウェハを、向きを揃えて重ね、当該ウェハに形成されている互いに向かい合ったＩＣチップ同士を接合させる処理を、前記ＩＣチップ接合装置に実行させ、
接合されたＩＣチップ群を個々に切り分ける処理を前記切断装置に実行させる、
ことを特徴とする制御装置。
（付記６）
回路試験装置、バンプ形成装置、ＩＣチップ接合装置、および切断装置からなる半導体部品製造システムを制御するコンピュータに用いられるコンピュータプログラムであって、
ウェハに形成されているＩＣチップの電気的特性の試験を前記回路試験装置に実行させる第一の処理と、
前記試験の結果に基づいて不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出する第二の処理と、
選出した複数枚のウェハに形成されている各ＩＣチップにバンプを形成する処理を前記バンプ形成装置に実行させる第三の処理と、
ＩＣチップにバンプが形成された、前記選出した複数枚のウェハを、向きを揃えて重ね、当該ウェハに形成されている互いに向かい合ったＩＣチップ同士を接合させる処理を、前記ＩＣチップ接合装置に実行させる、第四の処理と、
接合されたＩＣチップ群を個々に切り分ける処理を前記切断装置に実行させる第五の処理と、
をコンピュータに実行させるためのコンピュータプログラム。
（付記７）
複数個のＩＣチップが三次元実装されてなる半導体部品を製造する半導体部品製造方法であって、
ウェハに形成されているＩＣチップの良否の検査を行い、
前記検査の結果に基づいて、不良なＩＣチップが同じ位置に配置されている複数枚のウェハを、向きを揃えて重ね、
重ねた複数枚のウェハに形成されている互いに向かい合ったＩＣチップ同士を接合することによって半導体部品を形成し、
形成された半導体部品を個々に切り分ける、
ことを特徴とする半導体部品製造方法。

本発明は、特にＩＣチップを三次元実装して半導体製品を製造するために好適に用いられる。

半導体製品製造システムの全体的な構成の例を示す図である。 ウェハに形成されるＩＣチップの配置の例を示す図である。 １組複数枚のウェハに形成された三次元実装ＩＣチップの断面を示す図である。 制御装置のハードウェア構成の例を示す図である。 制御装置の機能的構成の例を示す図である。 製造ラインの各処理装置の全体的な処理の流れの例を説明するための図である。 制御装置の全体的な処理の流れの例を説明するための図である。 不良パターンマスターの例を示す図である。 良好ウェハデータベースの例を示す図である。 不良含ウェハデータベースの例を示す図である。 同じ不良パターンを有する複数のウェハの取出および重ね合わせの例を示す図である。 ＩＣチップの電極の配置の例を示す図である。 ウェハに形成されたＩＣチップの配置の例を示す図である。 不良パターンマスターに定義される不良パターンテンプレートの変形例を示す図である。

符号の説明

１００ 半導体製品製造システム（半導体部品製造システム）
１ 制御装置
１０２ 回路良否判別部（良否検査手段）
１０４ ウェハコード通知部（ウェハ選出手段）
２Ａ 回路試験装置（良否検査手段）
２Ｂ ウェハ格納装置（ウェハ選出手段）
２Ｃ バンプ形成装置
２Ｄ ＩＣチップ接合装置（半導体部品形成手段）
２Ｅ 切断装置（分断手段）
５ ＩＣチップ
６ 三次元実装ＩＣチップ（半導体部品）
ＷＦ ウェハ

Claims (5)

1. 複数個のＩＣチップが三次元実装されてなる半導体部品を製造する半導体部品製造システムであって、
   ウェハに形成されているＩＣチップの良否の検査を行う良否検査手段と、
   前記検査が行われたウェハの中から、前記検査の結果に基づいて、不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出する、ウェハ選出手段と、
   向きを揃えて重ねた、前記ウェハ選出手段によって選出された複数枚のウェハに形成されている、互いに向かい合ったＩＣチップ同士を接合することによって、半導体部品を形成する、半導体部品形成手段と、
   形成された半導体部品を個々に切り分ける分断手段と、
   を有することを特徴とする半導体部品製造システム。
2. 前記ウェハ選出手段は、ウェハに形成されているＩＣチップのうちオリエンテーションフラットの近傍の所定の領域に位置する不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出する、
   請求項１記載の半導体部品製造システム。
3. ＩＣチップの三次元実装を行うことによって半導体部品を製造する半導体部品製造システムであって、
   ウェハに形成されているＩＣチップの良否の検査を行う良否検査手段と、
   前記検査が行われたウェハの中から、不良なＩＣチップが所定の位置に配置されているウェハまたは所定の角度だけ回転させたときに不良なＩＣチップが当該所定の位置になるウェハを複数枚選出する、ウェハ選出手段と、
   前記ウェハ選出手段によって選出された複数枚のウェハを、不良なＩＣチップ同士が向かい合いかつ良好なＩＣチップ同士が向かうように重ね、互いに向かい合った良好なＩＣチップ同士を接合することによって半導体部品を形成する、半導体部品形成手段と、
   形成された半導体部品を個々に切り分ける分断手段と、
   を有することを特徴とする半導体部品製造システム。
4. 回路試験装置、バンプ形成装置、ＩＣチップ接合装置、および切断装置からなる半導体部品製造システムを制御する制御装置であって、
   ウェハに形成されているＩＣチップの電気的特性の試験を前記回路試験装置に実行させ、
   前記試験の結果に基づいて不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出し、
   選出した複数枚のウェハに形成されている各ＩＣチップにバンプを形成する処理を前記バンプ形成装置に実行させ、
   ＩＣチップにバンプが形成された、前記選出した複数枚のウェハを、向きを揃えて重ね、当該ウェハに形成されている互いに向かい合ったＩＣチップ同士を接合させる処理を、前記ＩＣチップ接合装置に実行させ、
   接合されたＩＣチップ群を個々に切り分ける処理を前記切断装置に実行させる、
   ことを特徴とする制御装置。
5. 回路試験装置、バンプ形成装置、ＩＣチップ接合装置、および切断装置からなる半導体部品製造システムを制御するコンピュータに用いられるコンピュータプログラムであって、
   ウェハに形成されているＩＣチップの電気的特性の試験を前記回路試験装置に実行させる第一の処理と、
   前記試験の結果に基づいて不良なＩＣチップが同じ位置に配置されている複数枚のウェハを選出する第二の処理と、
   選出した複数枚のウェハに形成されている各ＩＣチップにバンプを形成する処理を前記バンプ形成装置に実行させる第三の処理と、
   ＩＣチップにバンプが形成された、前記選出した複数枚のウェハを、向きを揃えて重ね、当該ウェハに形成されている互いに向かい合ったＩＣチップ同士を接合させる処理を、前記ＩＣチップ接合装置に実行させる、第四の処理と、
   接合されたＩＣチップ群を個々に切り分ける処理を前記切断装置に実行させる第五の処理と、
   をコンピュータに実行させるためのコンピュータプログラム。