JP2009253114A - 積層半導体素子製造方法および積層半導体素子製造装置 - Google Patents

Abstract

【課題】積層半導体素子を歩留りよく製造する。
【解決手段】半導体素子を検査して良否を判断する良否判断段階と、個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備段階と、複数の半導体素子を一のウエハ上に並べる素子配置段階と、複数の半導体素子を有する他のウエハを準備するウエハ準備段階と、一のウエハに保持された複数の半導体素子各々の位置を、他のウエハが有する複数の半導体素子のそれぞれの位置に対向させて、一のウエハと他のウエハとを互いに近接させることにより、半導体素子を積層する積層段階とを含む。
【選択図】図４

Description

本発明は、積層半導体素子製造方法および積層半導体素子製造装置に関する。より詳細には、重ねて貼り合わされた半導体素子により形成された積層半導体素子を製造する積層半導体素子製造方法と、当該方法を実行する場合に用いる積層半導体素子製造装置に関する。

半導体装置の実効的な実装密度を向上させる技術のひとつとして、複数のチップを積層させた構造がある。パッケージング前のチップを積層した構造を有する積層チップ半導体モジュールは、実装密度向上が向上されると共に、チップ相互の配線が短縮されるので、処理速度も向上される。また、製造プロセスの異なるチップを積層することにより、単種のチップでは形成できない機能をもたせることもできる。

積層チップ半導体モジュールの製造工程においては、接合過程における接着材の硬化に時間がかかる。このため、チップ単位で積層して接合するよりも、ウエハ単位で接合した後にチップを切り分ける手順の方が生産性は高い。下記の特許文献１は、複数の半導体素子が形成されたウエハとインターポーザを貼り合わせた後に半導体素子を切り離す半導体素子の製造方法が記載されている。
特開２００３−１００９４３号公報

しかしながら、材料および製造工程のバラツキ等により、１枚のウエハに形成された複数の半導体素子の全てが所期の機能あるいは性能を有するとは限らない。このため、複数の半導体素子を含むウエハどうしを貼り合わせた場合に、いずれか一方のウエハの半導体素子が不良である場合には、それに貼り合わされた他方のウエハにおける半導体素子が良品であっても、積層チップとしては所期の仕様を満たすことができない。このため、良品のチップの一部が無駄になり、全体的な歩留りが低下する場合があった。

そこで、上記課題を解決すべく、本発明の第１の形態として、半導体素子を検査して良否を判断する良否判断段階と、個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備段階と、複数の半導体素子を一のウエハ上に並べる素子配置段階と、複数の半導体素子を有する他のウエハを準備するウエハ準備段階と、一のウエハに保持された複数の半導体素子のそれぞれの位置を、他のウエハが有する複数の半導体素子のそれぞれの位置に対向させて、一のウエハと他のウエハとを互いに近接させることにより、半導体素子を積層する積層段階とを含む積層半導体素子製造方法が提供される。これにより、良と判断された半導体素子を確実に使用でき、積層半導体素子の歩留りを向上させることができる。また、貼り合わせはウエハ単位で実行されるので生産性も高い。

上記積層半導体素子製造方法において、良否判断段階は、他のウエハの複数の半導体素子を検査して、他のウエハの半導体素子の良否を判断し、素子配置段階は、他のウエハにおいて良と判断された半導体素子に積層される、一のウエハ上の位置に、半導体素子を配してもよい。

また、上記積層半導体素子製造方法において、素子準備段階は、個別に切り離されており、救済回路を有する半導体素子を準備し、良否判断段階は、不良の半導体素子の欠陥が救済回路で救済できるか否かをさらに判断し、素子配置段階は、他のウエハにおいて救済できると判断された半導体素子に積層される、一のウエハ上の位置に、救済回路を有する半導体素子を配してもよい。

更に、上記積層半導体素子製造方法において、素子準備段階は、さらに、個別に切り離されており、救済回路を有しない半導体素子を準備し、素子配置段階は、他のウエハにおいて良と判断された半導体素子に積層される、一のウエハ上の位置に、救済回路を有しない半導体素子を配してもよい。

また更に、上記積層半導体素子製造方法において、素子配置段階は、他のウエハにおいて不良と判断された半導体素子に積層される、一のウエハ上の位置に、半導体素子と同じ外形を有するスペーサ素子を配してもよい。

また更に、上記積層半導体素子製造方法において、ウエハ準備段階は、複数の半導体素子が直接、形成された他のウエハを準備し、積層段階の後に、半導体素子から一のウエハを剥離する段階をさらに備えてもよい。

また更に、上記積層半導体素子製造方法において、積層段階の前に、個別に切り離されており、良と判断された複数の半導体素子をそれぞれ他のウエハの複数の半導体素子に積層する段階をさらに備えてもよい。

また更に、上記積層半導体素子製造方法において、ウエハ準備段階は、個別に切り離されており、良と判断された複数の半導体素子を他のウエハ上に並べ、積層段階の後に、半導体素子から一のウエハおよび他のウエハを剥離する段階をさらに備えてもよい。

また更に、上記積層半導体素子製造方法において、ウエハ準備段階は、複数の半導体素子が直接、形成された他のウエハを準備し、一のウエハに複数の半導体素子が直接、形成されており、素子配置段階は、個別に切り離された複数の半導体素子を、一のウエハに形成されている複数の半導体素子上に配してもよい。

また更に、上記積層半導体素子製造方法において、積層段階の前に、個別に切り離されており、良と判断された複数の半導体素子を他のウエハの複数の半導体素子に積層する段階をさらに備えてもよい。

また更に、上記積層半導体素子製造方法において、積層段階は、一のウエハにおける半導体素子の配列、および、他のウエハにおける半導体素子の配列について、相互に積層される半導体素子の組み合わせ毎の位置ずれが最も小さくなる位置を決定するグローバルアラインメント法により一のウエハの位置決めをする手順を含んでもよい。

また、本発明の第２の形態として、半導体素子を検査して良否を判断する良否判断部と、個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備部と、複数の半導体素子を一のウエハ上に並べる素子配置部と、複数の半導体素子を有する他のウエハを準備するウエハ準備部と、一のウエハに保持された複数の半導体素子のそれぞれの位置を、他のウエハが有する複数の半導体素子のそれぞれの位置に対向させて、一のウエハと他のウエハとを互いに近接させることにより、半導体素子を積層する積層部とを備える積層半導体素子製造装置が提供される。これにより、上記積層半導体素子製造方法が実行できる。

なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決に必須であるとは限らない。

図１は、積層半導体素子製造装置１００の全体的な構造を模式的に示す図である。積層半導体素子製造装置１００は、制御部１１０、試験部１２０、裁断部１３０、素子配置部１４０、接合部１５０およびハンドラ１６０を含む。

制御部１１０は、良否判断制御部１１２、素子準備制御部１１３、素子配置制御部１１４、ウエハ準備制御部１１５およびウエハ積層制御部１１６を有し、試験部１２０、裁断部１３０、素子配置部１４０、接合部１５０およびハンドラ１６０を適宜動作させることにより後述する一連の積層半導体素子製造工程を実行させる。

また、制御部１１０は、個々の半導体素子の良否に関する情報を、個々の半導体素子の識別情報に関連付けて格納する判断格納部１１７も有する。更に、制御部１１０全体の動作を包括的に制御する中央処理装置１１１を有する。

図２は、本実施形態において積層半導体素子製造装置１００で取り扱われるワーク２００の態様を示す斜視図である。ワーク２００は、半導体素子ウエハ２１０、半導体素子チップ２２０およびダミーウエハ２３０を含む。

半導体素子ウエハ２１０は、上面に複数の半導体素子２１２を造り込まれている。半導体素子２１２の各々は、個別に素子または回路を含む。半導体素子チップ２２０の各々は、半導体素子ウエハ２１０に形成された半導体素子２１２をダイシングにより切り分けたものと同等の規模の素子または回路を含む半導体素子２２２を下面に有する。一方、ダミーウエハ２３０は、それ自体には素子も回路も形成されていないが、半導体素子ウエハ２１０における半導体素子２１２の配置に対応した配列位置２３４が下面に定義されている。

なお、配列位置２３４の定義は、配列する半導体素子２１２をハンドリングするハンドラ１６０のパラメータとしても定義できるが、ダミーウエハ２３０に、物理的な段差、溝、陥没部、隆起部、アライメントマーク等を設けてもよい。

図３は、積層半導体素子２４０の製造工程を示す流れ図である。同図に示すように、積層半導体素子２４０を製造する際、良否判断段階（Ｓ１０１）、素子準備段階（Ｓ１０２）、ウエハ準備段階（Ｓ１０３）、素子配置段階（Ｓ１０４）およびウエハ積層段階（Ｓ１０５）の各段階を順次実行する。以下、図４を参照しつつ、段階（Ｓ１０１〜Ｓ１０５）毎に説明する。なお、図４は、以下の各段階（Ｓ１０１〜Ｓ１０５）における処理を模式的に示す図である。

良否判断段階（Ｓ１０１）においては、良否判断制御部１１２の制御の下に、試験部１２０およびハンドラ１６０を動作させて、複数の半導体素子２１２、２２２に対する試験を実行する。これにより、半導体素子ウエハ２１０に形成された複数の半導体素子２１２の各々について、その良否が判断される。ここで、図４（Ａ）に示すように、１枚の半導体素子ウエハ２１０に含まれる半導体素子２１２には、良品２１１と不良品２１３とが含まれる。

良否判断段階（Ｓ１０１）における判断結果は、良否判断制御部１１２および中央処理装置１１１を介して、半導体素子２１２の識別情報に関連付けて、判断格納部１１７に格納される。なお、良否判断段階（Ｓ１０１）は、複数の半導体素子ウエハ２１０に対して実行される。

素子準備段階（Ｓ１０２）においては、素子準備制御部１１３の制御の下に、上記の良否判断段階（Ｓ１０１）において半導体素子２１２の良否を判断された複数の半導体素子ウエハ２１０のうちの一部が裁断される。これにより、図４（Ｂ）に示すように、複数の半導体素子チップ２２０が調製される。複数の半導体素子チップ２２０は、良品２２１と不良品２２３とを含む。

なお、半導体素子チップ２２０は、半導体素子ウエハ２１０の一部分に相当するが、説明の便宜を目的として、個別に切り分けた場合はチップと記載するものとする。また、上記の例では、半導体素子ウエハ２１０の半導体素子２１２と半導体素子チップ２２０の半導体素子２２２とが同一の素子及び回路を有するものとしているが、互いに異なる素子及び回路を有する半導体素子２１２、２２２を用いることもできる。

ウエハ準備段階（Ｓ１０３）においては、良否判断段階（Ｓ１０１）において半導体素子２１２の良否を判断された複数の半導体素子ウエハ２１０のうちの一枚が、被接合ウエハとしてハンドラ１６０により取り出されて接合部１５０にセットされる。なお、ウエハ準備段階（Ｓ１０３）において選択された半導体素子ウエハ２１０に形成された半導体素子２１２も、良品２１１および不良品２１３を含む。

また、半導体素子ウエハ２１０に含まれる不良品２１３の数および配置は、図４（Ｄ）に示すように、この半導体素子ウエハ２１０固有になる。そこで、素子配置制御部１１４は中央処理装置１１１を介して判断格納部１１７を参照し、接合部１５０にセットされた半導体素子ウエハ２１０における良品２１１および不良品２１３の配置情報を獲得する。

素子配置段階（Ｓ１０４）においては、素子配置制御部１１４の制御の下に動作するハンドラ１６０により、素子準備段階（Ｓ１０２）で調製された半導体素子チップ２２０がダミーウエハ２３０の表面に配列位置２３４に沿って配列される。配列された半導体素子チップ２２０は、粘着材等により、ダミーウエハ２３０に保持される。

ダミーウエハ２３０において半導体素子チップ２２０をこのように配置することにより、半導体素子ウエハ２１０において良品２１１の半導体素子２１２が形成された位置に限って良品２２１の半導体素子チップ２２０が配列される。従って、良品２２１の半導体素子チップ２２０が、不良品２１３の半導体素子２１２に積層されることがなく、良品２２１の半導体素子２２２を効率よく利用できる。

なお、半導体素子ウエハ２１０において不良品２１３の半導体素子２１２が形成された位置には、不良品２２３の半導体素子チップ２２０を配置してもよいし、何も配置せずにブランクにしてもよい。しかしながら、後述するウエハ積層段階（Ｓ１０５）においては、半導体素子チップ２２０およびダミーウエハ２３０の全体の厚さが均一であることが好ましい。従って、不良品２１３の半導体素子２１２に対応する位置には、半導体素子チップ２２０と同じ寸法のスペーサを配置してもよい。

ただし、ウエハ積層段階（Ｓ１０５）においては、半導体素子ウエハ２１０、半導体素子チップ２２０およびダミーウエハ２３０を加熱する場合がある。従って、寸法にとどまらず、スペーサの熱膨張率も半導体素子チップ２２０に等しいことが好ましい。

図５は、上記のようにして調製されたワーク２００の状態を示す斜視図である。ダミーウエハ２３０においては、半導体素子チップ２２０が、半導体素子ウエハ２１０の半導体素子２１２と同じ配置で保持される。

また、図４（Ｃ）に示すように、ダミーウエハ２３０における半導体素子チップ２２０の配列順序は、素子配置制御部１１４が獲得した、半導体素子ウエハ２１０における半導体素子２１２の良品２１１および不良品２１３の配置に従う。こうして、調製されたダミーウエハ２３０は、ハンドラ１６０により、接合部１５０にセットされる。

図６は、接合部１５０に設けられた接合装置３００の構造を模式的に示す断面図である。接合装置３００は、枠体３１０の内側に配置された、加圧部３２０、加圧ステージ３３０、受圧ステージ３４０、圧力検知部３５０を備える。

枠体３１０は、互いに平行で水平な天板３１２および底板３１６と、天板３１２および底板３１６を結合する複数の支柱３１４とを備える。天板３１２、支柱３１４および底板３１６は、それぞれ剛性が高い材料により形成され、応力が作用した場合も変形が生じない。

枠体３１０の内側において、底板３１６の上には、加圧部３２０が配置される。加圧部３２０は、底板３１６の上面に固定されたシリンダ３２２と、シリンダ３２２の内側に配置されたプランジャ３２４とを有する。プランジャ３２４は、流体回路、カム、輪列等により駆動されて、図中に矢印Ｚにより示す、底板３１６に対して直角な方向に昇降する。

プランジャ３２４の上端には、加圧ステージ３３０が搭載される。加圧ステージ３３０は、プランジャ３２４の上端に結合された水平な板状の支持部３３２と、支持部３３２に平行な板状の基板保持部３３４とを有する。支持部３３２は、上方に開口して形成された球面座３３１を上面中央に有する。一方、基板保持部３３４は、下方に向かって突出した球面部３３３を、下面中央に有する。

球面座３３１および球面部３３３は互いに相補的な形状および寸法を有して嵌合する。これにより、基板保持部３３４は、支持部３３２の上で傾斜角度を変えることができる。また、支持部３３２の上で基板保持部３３４の傾斜角度が変わった場合も、プランジャ３２４が支持部３３２を押上げ力が基板保持部３３４に伝達される。更に、支持部３３２は、基板保持部３３４の変位を下方から規制して、基板保持部３３４が過剰に傾斜することを防止する。

基板保持部３３４は、上面に半導体素子ウエハ２１０を静電吸着、負圧吸着等により吸着して保持する。これにより基板保持部３３４に吸着された半導体素子ウエハ２１０は、基板保持部３３４と共に揺動する一方、基板保持部３３４からの移動あるいは脱落が抑制される。

受圧ステージ３４０は、基板保持部３４２および複数の懸架部３４４を有する。懸架部３４４は、天板３１２の下面から垂下される。基板保持部３４２は、懸架部３４４の下端近傍において下方から支持され、加圧ステージ３３０に対向して配置される。

基板保持部３４２も、静電吸着、負圧吸着等による吸着機構を有し、下面にダミーウエハ２３０を吸着して保持する。ダミーウエハ２３０が更に半導体素子チップ２２０を保持することは既に述べた。

基板保持部３４２は、下方から懸架部３４４により支持される一方、上方への移動は規制されない。ただし、天板３１２および基板保持部３４２の間には、複数のロードセル３５２、３５４、３５６が挟まれる。複数のロードセル３５２、３５４、３５６は、基板保持部３４２の上方移動を規制すると共に、基板保持部３４２に対して上方に印加された圧力を検出する。

なお、図示は省いたが、接合装置３００は、接合の対象となる半導体素子ウエハ２１０およびダミーウエハ２３０の傾斜、位置等を監視する監視装置を含む。当該監視装置は、拡大光学系を含む撮像装置の他、干渉計、リニアスケール等を用いて形成できる。

半導体素子２１２、２２２を積層する場合には、上記のような監視装置を用いて、水平方向に係る半導体素子２１２、２２２相互の位置決めを実行することが好ましい。より具体的には、積層段階（Ｓ１０５）は、半導体素子ウエハ２１０における半導体素子２１２の配列、および、ダミーウエハ２３０における半導体素子チップ２２０の配列について、相互に積層される半導体素子２１２、２２２の組み合わせ毎の位置ずれが最も小さくなる位置を決定するグローバルアラインメント法により、接合装置３００におけるダミーウエハ２３０の位置決めをしてもよい。これにより、積層する場合のウエハ相互の位置ずれに起因する歩留りの低下を抑制できる。

即ち、積層する半導体素子２１２、２２２相互の位置決めは、グローバルアラインメント法、エンハンスト・グローバルアラインメント法、ダイバイダイアラインメント法等から適宜選択できる。例えば、簡潔なグローバルアラインメント法では、ウエハ上の３点の位置を測定して、半導体ウエハの並進成分ずれ、つまりは縦方向ずれ（Ｙ）、横方向ずれ（Ｘ）および回転成分ずれ（θ）を求める。

ただし、グローバルアラインメント法では、半導体素子ウエハ２１０、ダミーウエハ２３０の伸縮等の変形を考慮した重ね合わせは難しい。また、既に半導体素子ウエハ２１０、ダミーウエハ２３０に形成された半導体素子２１２に対して位置合わせをする場合は、当該半導体素子２１２のレイアウトの歪も補正することが求められる。更に、上記の一連の工程において用いられる装置、器具にも固有の位置ずれが含まれる。そこで、エンハンスト・グローバルアラインメント法を実行することが好ましい。

エンハンスト・グローバルアラインメント法は、半導体素子ウエハ２１０およびダミーウエハ２３０上の複数の半導体素子２１２、２２２の位置をサンプリングして、サンプリングした位置に基づく配列を個別に生成する。更に、積層される半導体素子２１２、２２２の組み合わせ毎に位置ずれを算出する。この位置ずれの配列が、全体で最も小さくなる位置が、一定のアルゴリズムに基づいて算出される。また、このような位置合わせの方法は、積層半導体素子製造装置１００を形成する要素の各々に固有な歪み傾向を補償する目的でも使用できる。

ウエハ積層段階（Ｓ１０５）においては、接合装置３００にセットされた半導体素子ウエハ２１０を上方に移動させて、ダミーウエハ２３０に保持された半導体素子チップ２２０に密着させる。図７は、そのような状態の半導体素子ウエハ２１０、半導体素子チップ２２０およびダミーウエハ２３０の状態を示す断面図である。この状態で、更に、高い圧力を印加して、両者を接合することができる。

また、接着材として、例えば熱硬化性樹脂を用いた場合は、接合されたワーク２００を加熱することにより、接合を恒久的にすることができる。なお、接合された半導体素子ウエハ２１０、半導体素子チップ２２０およびダミーウエハ２３０を、接合装置３００から取り出して、別途加熱装置等で接着してもよい。このような場合、ワーク２００は、接合装置３００から仮止め状態で搬出される。

このようにして、半導体素子を検査して良否を判断する良否判断段階と、個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備段階と、複数の半導体素子を一のウエハ上に並べる素子配置段階と、複数の半導体素子を有する他のウエハを準備するウエハ準備段階と、一のウエハに保持された複数の半導体素子のそれぞれの位置を、他のウエハが有する複数の半導体素子のそれぞれの位置に対向させて、一のウエハと他のウエハとを貼り合わせることにより、半導体素子を積層する積層段階とを含む積層半導体素子の製造方法が実行される。

図８は、ワーク２００に対する更に次の段階を示す斜視図である。半導体素子ウエハ２１０の半導体素子２１２に接着された状態では、ダミーウエハ２３０による半導体素子チップ２２０の保持はもはや不要になる。そこで、図８に矢印Ｒにより示すように、ダミーウエハ２３０を半導体素子チップ２２０から剥離することが好ましい。これにより、最終的に得られる積層半導体素子２４０の厚さを薄くして、立体的な実装密度を向上させることができる。

このような段階を考慮すると、半導体素子チップ２２０をダミーウエハ２３０に保持させる場合に用いる粘着材の接着性は、半導体素子チップ２２０の半導体素子ウエハ２１０に接着する接着材の接着性よりも弱いことが好ましい。また、半導体素子ウエハ２１０に対する接着材を硬化させる場合の加熱で劣化する特性を有する粘着材を用いてもよい。

図９は、ここまでの一連の段階を経て作製された積層半導体素子２４０の形状を示す斜視図である。ダミーウエハ２３０を剥離した後に、半導体素子ウエハ２１０をダイシングして半導体素子２１２を切り分けることにより、図示のような複数の積層半導体素子２４０が完成する。

積層半導体素子２４０は、半導体素子ウエハ２１０の半導体素子２１２のひとつと、ひとつの半導体素子チップ２２０とが積層された２層の半導体回路を備える。なお、この状態で、半導体素子チップ２２０の上面および半導体素子ウエハ２１０の下面を研磨することにより、積層半導体素子２４０を薄化して、実効的な実装密度を更に向上させることもできる。

図１０は、他の実施形態に係る積層半導体素子２４０の製造工程におけるワーク２００の処理を模式的に示す図である。図１０（Ａ）に示すように、この半導体素子ウエハ２１０は、複数の救済回路付き半導体素子２１６を有する。

救済回路付き半導体素子２１６は、各々に部分的な不良が生じた場合に、当該不良を補償する冗長回路を含む。従って、良否判断段階（Ｓ１０１）において部分的な不良が生じた場合には、図１０（Ｂ）に示すように、当該不良を含む救済回路付き半導体素子２１６の一部を、救済済み半導体素子２２５とすることができる。

救済済み半導体素子２２５を含む半導体素子ウエハ２１０は、素子準備段階（Ｓ１０２）において裁断することにより、救済済みチップ２２５として、良品２２１の半導体素子チップ２２０と同等に取り扱うことができる。このように、半導体素子ウエハ２１０の半導体素子２１２を救済回路付き半導体素子２１６とすることにより、半導体素子チップ２２０の歩留りを向上させることができる。

一方、救済回路付き半導体素子２１６であっても、部分的な不良を救済し切れない場合もある。このような救済回路付き半導体素子２１６は、救済不可チップ２２７として、不良品２２３の半導体素子チップ２２０と同じく取り扱われる。

このような場合、図１０（Ｃ）に示すように、複数の半導体素子ウエハ２１０から作製した、良品２２１および救済済みチップ２２５を含む半導体素子チップ２２０を集めて補充チップ２２９とすることにより、図１０（Ｄ）に示すように、ダミーウエハ２３０の所要数全てを良品２２１の半導体素子チップ２２０で埋めることもできる。

図１１も、他の実施形態に係るワーク２００の処理を示す斜視図である。これまでに説明した実施形態では、半導体素子ウエハ２１０と半導体素子チップ２２０を保持したダミーウエハ２３０とを接合する場合について説明したが、本実施形態では、図１１に示すようには、いずれもがダミーウエハ２３０に保持された半導体素子チップ２２０どうしを接合する。

このような実施形態によれば、図１０を参照して説明したように、良品２２１または救済済みチップ２２５ばかりを集めてダミーウエハ２３０に保持させる、接合することができる。これにより、作業時間がかかる接合工程の効率を向上させて、積層半導体素子２４０のスループットを向上させることができる。

なお、互いに積層される半導体素子２１２、２２２の少なくとも一方が救済回路付き半導体素子２１６であった場合、当該救済回路を、救済回路付き半導体素子２１６そのもの以外に、積層される他方の半導体素子２１２、２２２でも利用できる場合がある。このような場合、良否判断段階（Ｓ１０１）では、不良品２１３の半導体素子２１２の不良が救済回路で救済できるか否かをさらに判断し、素子配置段階（Ｓ１０４）では、他方の半導体素子２１２、２２２を救済できると判断された救済回路付き半導体素子２１６、２２６を積層させる。これにより、救済回路の利用効率を向上させ、積層半導体素子２４０全体の歩留りを向上させることができる。

なお、救済回路の使用には、半導体素子２１２、２２２に含まれるヒューズ等の加工を含む場合がある。このような加工は、半導体素子２１２、２２２を積層する前に実行することにより、加工が容易になる。

更に、素子準備段階（Ｓ１０２）において、救済回路付き半導体素子２２６と救済回路のない半導体素子２１２、２２２とを両方用意して、救済しなくてもよい良品２１１、２２１の半導体素子２１２、２２２に対しては、救済回路のない半導体素子２１２、２２２を積層させることもできる。これにより、救済回路により規模の拡大した半導体素子の使用量を低減し、当該半導体素子全体の生産性を向上させることができる。

図１２は、図１１に示したワーク２００を使用した積層半導体素子２４０の製造における後工程を示す斜視図である。ダミーウエハ２３０に保持された半導体素子チップ２２０を積層した場合は、図１２に示すように、双方のダミーウエハ２３０を剥離させることができる。これにより、半導体素子ウエハ２１０をダイシングする工程を省いて、積層半導体素子２４０を完成することかできる。これにより、半導体ばかりを積層した積層チップが製造され、積層チップの立体的な実装密度を更に向上させることができる。

図１３は、他の実施形態に係るワーク２００の形態を示す斜視図である。この実施例に係るワークは、図１１に示したワーク２００におけるダミーウエハ２３０に換えて、それ自体に半導体素子２１２が形成された半導体素子ウエハ２１０が用いられる。

これにより、積層前の素子配置段階（Ｓ１０４）において、半導体素子ウエハ２１０上の半導体素子２１２と、半導体素子チップ２２０の半導体素子２２２とが既に積層されている。従って、ウエハ積層段階（Ｓ１０５）の後には、合計で４層の半導体素子２１２、２２２が積層される。

なお、半導体素子チップ２２０を保持する半導体素子ウエハ２１０の一方をダミーウエハ２３０としても差し支えないことはいうまでもない。このように、半導体素子ウエハ２１０により半導体素子チップ２２０を保持させることにより、３層以上の半導体素子２１２、２２２を積層させて、積層半導体素子２４０の立体的な実装密度を更に向上させることができる。

また、ここまでの実施形態では、ダミーウエハ２３０に一層の半導体素子チップ２２０を保持させて、半導体素子ウエハ２１０または他の半導体素子チップ２２０に積層させる方法について説明した。しかしながら、積層する半導体素子チップ２２０、あるいは、積層される半導体素子ウエハ２１０が、既に積層された構造を有する場合であっても、同じ方法で更に半導体素子チップ２２０を積層させることができる。

この場合、良否判断段階（Ｓ１０１）においては、既に積層された半導体素子ウエハ２１０または半導体素子チップ２２０について、積層された全体をひとつの半導体素子ウエハ２１０または半導体素子チップ２２０と見做して良否を判断すればよい。

更に、半導体素子ウエハ２１０または半導体素子チップ２２０を積層する場合には、半導体素子２１２、２２２が形成された面どうしを接合させてもよいし、半導体素子２１２、２２２の裏面を接合させてもよい。また更に、半導体素子２１２、２２２のいずれかと、他の半導体素子２１２、２２２の裏面を接合させてもよい。

また更に、既に説明した通り、ワーク２００の接着は、接合直後の仮止め状態と、接着材等を硬化させて恒久的な接着状態とした本止め状態とがあり得る。この場合、ダミーウエハ２３０を、仮止め状態で剥離することが求められる場合は、半導体素子チップ２２０を、ダミーウエハ２３０に対して接着力の弱い粘着材等により保持させる。これにより、仮決め状態の半導体素子チップ２２０が脱落することなく、ダミーウエハ２３０を剥離できる。

以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。また、上記実施の形態に、多様な変更または改良を加え得ることが当業者に明らかである。更に、その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

積層半導体素子製造装置１００の構造を模式的に示す図である。 ワーク２００の形態を示す斜視図である。 積層半導体素子製造方法の手順を示す流れ図である。 各段階（Ｓ１０１〜Ｓ１０５）における処理を示す図である。 積層段階（Ｓ１０５）に供されるワーク２００の状態を示す斜視図である。 接合装置３００の構造を模式的なに示す断面図である。 接合されたワーク２００の状態を示す断面図である。 積層後のワーク２００に対する処理を説明する斜視図である。 積層半導体素子２４０の形状を示す斜視図である。 他の実施形態に係るワーク２００の処理を模式的に示す図である。 また他の実施形態に係るワーク２００の処理を示す斜視図である。 更に他の実施形態に係るワーク２００の処理を示す斜視図である。 また更に他の実施形態に係るワーク２００の処理を示す斜視図である。

符号の説明

１００ 積層半導体素子製造装置、１１０ 制御部、１１１ 中央処理装置、１１２ 良否判断制御部、１１３ 素子準備制御部、１１４ 素子配置制御部、１１５ ウエハ準備制御部、１１６ ウエハ積層制御部、１１７ 判断格納部、１２０ 試験部、１３０ 裁断部、１５０ 接合部、１６０ ハンドラ、２００ ワーク、２１０ 半導体素子ウエハ、２１２、２２２ 半導体素子、２１６、２２６ 救済回路付き半導体素子、２２０ 半導体素子チップ、２２５ 救済済みチップ、２２７ 救済不可チップ、２２９ 補充チップ、２３０ ダミーウエハ、２３４ 配列位置、２４０ 積層半導体素子、３００ 接合装置、３１０ 枠体、３１２ 天板、３１４ 支柱、３１６ 底板、３２０ 加圧部、３２２ シリンダ、３２４ プランジャ、３３０ 加圧ステージ、３３１ 球面座、３３２ 支持部、３３３ 球面部、３３４、３４２ 基板保持部、３４０ 受圧ステージ、３４４ 懸架部、３５０ 圧力検知部、３５２、３５４、３５６ ロードセル

Claims (13)

1. 半導体素子を検査して良否を判断する良否判断段階と、
   個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備段階と、
   前記複数の半導体素子を一のウエハ上に並べる素子配置段階と、
   複数の半導体素子を有する他のウエハを準備するウエハ準備段階と、
   前記一のウエハに保持された前記複数の半導体素子のそれぞれの位置を、前記他のウエハが有する前記複数の半導体素子のそれぞれの位置に対向させて、前記一のウエハと前記他のウエハとを互いに近接させることにより、前記半導体素子を積層する積層段階と
   を含む積層半導体素子製造方法。
2. 前記良否判断段階では、前記他のウエハの前記複数の半導体素子を検査して、前記他のウエハの前記半導体素子の良否を判断し、
   前記素子配置段階では、前記他のウエハにおいて良と判断された前記半導体素子に対向する前記一のウエハ上の位置に、前記半導体素子を配する請求項１に記載の積層半導体素子製造方法。
3. 前記素子準備段階では、個別に切り離されており、救済回路を有する半導体素子を準備し、
   前記良否判断段階では、不良の半導体素子の欠陥が救済回路で救済できるか否かをさらに判断し、
   前記素子配置段階では、前記他のウエハにおいて不良と判断された前記半導体素子のうち救済できると判断された前記半導体素子に対向する前記一のウエハ上の位置に、前記救済回路を有する前記半導体素子を配する請求項２に記載の積層半導体素子製造方法。
4. 前記素子準備段階では、さらに、個別に切り離されており、救済回路を有しない半導体素子を準備し、
   前記素子配置段階では、前記他のウエハにおいて良と判断された前記半導体素子に積層される、前記一のウエハ上の位置に、前記救済回路を有しない前記半導体素子を配する請求項３に記載の積層半導体素子製造方法。
5. 前記素子配置段階では、前記他のウエハにおいて不良と判断された前記半導体素子のうち救済できないと判断された半導体素子に対向する前記一のウエハ上の位置に、前記半導体素子と同じ外形を有するスペーサ素子を配する請求項３又は請求項４に記載の積層半導体素子製造方法。
6. 前記スペーサ素子の熱膨張係数は、前記一のウエハの熱膨張係数に等しい請求項５に記載の積層半導体素子製造方法。
7. 前記ウエハ準備段階では、前記複数の半導体素子が直接、形成された前記他のウエハを準備し、
   前記積層段階の後に、前記半導体素子から前記一のウエハを剥離する段階をさらに備える請求項１から請求項６のいずれかに記載の積層半導体素子製造方法。
8. 前記積層段階の前に、個別に切り離されており、良と判断された複数の半導体素子をそれぞれ前記他のウエハの前記複数の半導体素子に積層する段階をさらに備える請求項７に記載の積層半導体素子製造方法。
9. 前記ウエハ準備段階では、個別に切り離されており、良と判断された複数の半導体素子を前記他のウエハ上に並べ、
   前記積層段階の後に、前記半導体素子から前記一のウエハおよび前記他のウエハを剥離する段階をさらに備える請求項１から請求項６のいずれかに記載の積層半導体素子製造方法。
10. 前記ウエハ準備段階では、前記複数の半導体素子が直接、形成された前記他のウエハを準備し、
    前記一のウエハに複数の半導体素子が直接、形成されており、
    前記素子配置段階では、個別に切り離された前記複数の半導体素子を、前記一のウエハに形成されている前記複数の半導体素子上に配される請求項１から請求項６のいずれかに記載の積層半導体素子製造方法。
11. 前記積層段階の前に、個別に切り離されており、良と判断された複数の半導体素子を前記他のウエハの前記複数の半導体素子に積層する段階をさらに備える請求項１０に記載の積層半導体素子製造方法。
12. 前記積層段階では、前記一のウエハにおける半導体素子の配列、および、前記他のウエハにおける半導体素子の配列について、相互に積層される半導体素子の組み合わせ毎の位置ずれが最も小さくなる位置を決定するグローバルアラインメント法により両方の前記ウエハの相対位置の位置決めをする手順を含む請求項１から請求項１１までのいずれか１項に記載の積層半導体素子製造方法。
13. 半導体素子を検査して良否を判断する良否判断部と、
    個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備部と、
    前記複数の半導体素子を一のウエハ上に並べる素子配置部と、
    複数の半導体素子を有する他のウエハを準備するウエハ準備部と、
    前記一のウエハに保持された前記複数の半導体素子のそれぞれの位置を、前記他のウエハが有する前記複数の半導体素子のそれぞれの位置に対向させて、前記一のウエハと前記他のウエハとを互いに近接させることにより、前記半導体素子を積層する積層部と
    を備える積層半導体素子製造装置。

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