JP2005026346A

JP2005026346A - 半導体チップの積層方法

Info

Publication number: JP2005026346A
Application number: JP2003188243A
Authority: JP
Inventors: Atsushi Sakurai; 篤櫻井; Kazuya Okamoto; 和也岡本; Kaoru Naito; 薫内藤; Takashi Shionoya; 孝塩野谷
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2005-01-27

Abstract

【課題】低価格で、高速に半導体チップを積層して接続する方法およびそのシステムを提供する。
【解決手段】互いに電気的に接続すべき電極接合用部位を有する第１、第２の半導体チップを積層接合する方法であって、第１の基板８１上に、正常に動作する複数の第１のチップ１ａ’を、第２のチップ１ｂ’と接続しない面を第１の基板８１に接して配列する第１の素子配列工程と、第２の基板８２上に、正常に動作する複数の第２のチップ１ｂ’を前記第１のチップ１ａ’の配列と関連して、第１のチップ１ａ’と接続しない面を第２の基板８２に接して配列する第２の素子配列工程と、第１の基板８１と第２の基板８２を位置あわせして、第1のチップ１ａ’と第2のチップ１ｂ’とを圧接する圧接工程と、所定の時間加熱して前記電極接合部を接合する接合工程と、接合された第１のチップ１ａ’と第２のチップ１ｂ’の少なくとも一方を、前記基板から分離する分離工程を有する。
【選択図】図８

Description

本発明は、複数の半導体チップ（装置）を積層する方法に関するもので、特には半導体チップ（装置）を、高速度で積層して接続する方法に関するものである。
【０００１】
【従来の技術】
現在の半導体デバイスの基本であるＣＭＯＳ−ＦＥＴ（相補型ＭＯＳ構造電界効果型トランジスタ）はリソグラフィを中心とした微細化によりＬＳＩの処理能力の高速・高性能を実現してきた。同じく、ＭＯＳトランジスタから構成されるＲＡＭにおいてもメモリの高密度化・高速応答性が達成されてきた。しかしながら、５０ｎｍ以下のトランジスタゲート長を有するＭＯＳトランジスタを用いたロジックＬＳＩやＲＡＭにおいては、ＬＳＩ内部やメモリ素子での配線による信号遅延が顕在化してきている。この問題に対して、極力チップサイズを小さくすることで配線抵抗と浮遊容量の積であるＲＣ遅延を低減する方策が採られている。
【０００２】
一方では、携帯電話等が大きく普及し、ＬＳＩ自体の多機能化・小型化も求められている。しかしながら、チップ自体を小さくすることによって配線遅延を低減し、またメモリの高密度化を図るには、リソグラフィの各工程で使用する装置価格が急上昇し、結果的にチップの単価を押し上げることになる。
【０００３】
そこで、これらの問題を解決する手法として、２次元に回路パターンが展開されたＬＳＩチップを縦に積層する３次元ＬＳＩが普及されつつあり、この３次元積層によるチップ形成には幾つかの方式が考えられている。
【０００４】
第１の方式は、ＬＳＩチップを良品選別し、これを薄型のパッケージに搭載し、このパッケージ毎に積層する方式である。この方法は例えば、特開平１０−２３３４８１号（出願人：三星電子）などに開示されている。
【０００５】
第２の方式は、良品選別されたチップ毎を縦に直接接続する方式である。この方法は、例えば特開２００２−１００７２８号（出願人：シャープ）などに開示されている。
【０００６】
第３の方法は、露光を終えたウェハ自体を積層し、その後にチップに分割する方式である。この方法は、例えば特開平１１−２６１０００号（出願人：科学技術振興事業団）などに開示されている。
【０００７】
各方式には様々な長所・短所がある。第１の方式は良品選別されたチップを積層してゆくことでチップの不良に起因する歩留まりの低下を抑制できるものの、パッケージコストに加え、チップとパッケージ間の付加的な接続配線が存在し、やはりＬＳＩの処理能力の高速化には限界がある。第３の方式はウェハ毎の積層であるため、そのハンドリングには比較的優れるものの、チップの前工程での歩留まりは１００パーセントに至らず、三次元ＬＳＩのＬＳＩの歩留まりとなるとウェハの総数Ｎのべき乗に比例して劣化するため、現在においては実際のＬＳＩ製造工程への適用は難しい。
【０００８】
ＬＳＩ製造において最もありえるチップ積層方式は第２の方式であり、少なくとの２つのチップにそれぞれバンプ等の接合部位を持たせ、それらを順次積層して接合して直接接続する方法である。
【０００９】
【特許文献１】特開平１０−２３３４８１号
【００１０】
【特許文献２】特開２００２−１００７２８号
【００１１】
【特許文献３】特開平１１−２６１０００号
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような第２の方式により接合すると、積層するチップ間のアライメント、チップ間の接続にそれぞれ時間を要し、全体としてのスル−プットを高く出来ない、という問題を有している。そのために、リソグラフィ工程の処理速度を考えると、このような接続方法を採った場合、接合するための装置が膨大な数になってしまう。必然的に装置価格の増加、設置面積の増加を伴って生産された、積層型半導体チップの単価を押し上げることになる。
【００１３】
本発明はこのような問題を解決するためになされたものであり、低価格で、高速に半導体チップを積層して接続する方法およびそのシステムを提供することを目的にしている。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明では以下の手段を用いている。
本発明の第１の態様は、互いに電気的に接続すべき電極接合用部位を有する第１のチップ及び前記第２のチップを積層して接合する半導体チップの積層方法であって、第１の基板上に、正常に動作する複数の前記第１のチップを、前記第２のチップと接続しない面を前記第１の基板に接して配列する第１の素子配列工程と、第２の基板上に、正常に動作する複数の前記第２のチップを前記第１のチップの配列と関連して、前記第１のチップと接続しない面を前記第２の基板に接して配列する第２の素子配列工程と、複数の前記第１のチップが配列された前記第１の基板と複数の前記第２のチップが配列された前記第２の基板を位置あわせして、前記第１のチップと前記第２のチップとを圧接し、前記第１のチップの前記電極接合部位と、前記第１のチップの前記電極接合部位に対応する、前記第２のチップの前記電極接合部位とを接合する接合工程と、接合された第１のチップと第２のチップの少なくとも一方を、前記基板から分離する分離工程との工程を有する。
【００１５】
本発明の第２の態様は、第１の態様の半導体チップの積層方法であって、前記接合工程は、ハンダを介して前記前記第１のチップと前記前記第２のチップを接合することとした。
【００１６】
本発明の第３の態様は、第１の態様の半導体チップの積層方法であって、前記接合工程は、前記第１のチップと前記第２のチップの間に異方性導電樹脂を介して行う。
【００１７】
本発明の第４の態様は、第１の態様の半導体チップの積層方法であって、前記接合工程は、前記第１のチップと前記第２のチップ間に非導電性樹脂を介して行う。
【００１８】
本発明の第５の態様は、第１の態様から第４の態様のいずれかに記載された半導体チップの積層方法であって、前記素子配列工程は、前記第１の基板上に配列された前記第１のチップの配列順序と前記第２の基板上に配列された前記第２のチップの配列順序が互いに鏡像の関係になっている。
【００１９】
本発明の第６の態様は、第１の態様乃至第５の態様の半導体チップの積層方法であって、前記第１の基板は、熱膨張係数が小さい剛性を有する材料からなり、前記第２の基板は、少なくとも前記第２の基板のチップ配列面に弾性部材を具備している。
【００２０】
本発明の第７の態様は、第６の態様の半導体チップの積層方法であって、前記接合工程では、前記第１の基板に配列された前記第１のチップと前記第２の基板に配列された第２のチップが、略一様に圧接されるように、前記第２の基板における第２のチップ配列面とは反対側の面を、前記第１のチップと前記第２のチップの接合個所ごとに個別に加圧する。
【００２１】
本発明の第８の態様は、第１の態様乃至第５の態様に記載された半導体チップの積層方法であって、
前記第１の基板は、前記第１の基板は、熱膨張係数が小さい剛性を有する材料からなり、前記第２の基板は、少なくともチップ配列面に弾性部材及び前記第２の基板に配置された第２のチップを個別に加圧する加圧部材を具備している。
【００２２】
本発明の第９の態様は、第１の態様乃至第８の態様の半導体チップの積層方法であって、前記第１の素子配列工程及び前記第２の素子配列工程は、異なる前記第１のチップ間の前記接合電極部位の間隔と、異なる前記第２のチップ間における、前記第１のチップ間の接合電極部位に対応する、前記接合電極部位の間隔とが同一間隔になるように配列する。
【００２３】
本発明の第１０の態様は、第９の態様の半導体チップの積層方法であって、前記第１の素子配列工程及び前記第２の素子配列工程は、同時にウエハから個片化した複数の前記第１のチップと複数の前記第２のチップをそれぞれ、基準部位が形成されたアライメント基板上に配列させた後に、前記第１のチップを前記第１の基板に配列させ、かつ前記第２のチップを前記第２の基板に配列させる。
【００２４】
【発明の実施の形態】
次に、上述に記載した本発明のかかる実施形態を説明する。
まずその前に、本発明の実施形態に関する要部の作用効果について、説明する。
【００２５】
集積回路が形成されている半導体装置（以下、半導体チップという）を積層して、集積度を向上させるためには、各半導体チップの電極部同士が導通した状態で接続する必要がある。そのためには、半導体チップ同士の各電極が接続される電極に位置するように半導体チップ同士のアライメントをとるアライメント工程と、半導体チップ同士を機械的に接合する接合工程が必要である。
【００２６】
半導体チップ同士を積層して接合する時間を短縮することを考える場合、個々の半導体チップの接合時間の短縮ということは言うまでもない。しかし、２つのシリアルにつながった工程を経て積層型半導体チップを製造する場合で、それらの工程に要する時間に差がある場合には時間的に長くかかる工程での加工処理を、複数個並列して行うことにより全体の加工時間が短縮される。
【００２７】
例えば、アライメントに必要な時間がチップあたりｔ_１とし、接合に必要な時間をｔ２とし、加工すべき個数をＮとした時を考えてみる。個々のチップを順次積層して接合した場合に要する一個あたりの処理時間は（ｔ_１＋ｔ_２）である。これをＭ台の積層・接続装置を用いて加工すると、加工に要する時間は（ｔ_１＋ｔ_２）／Ｍとなって時間は短縮される。ただし、設備投資に係る装置コストはＭ倍掛かる。
【００２８】
ここで、アライメントは一つづつ順次行い、半導体チップ同士の接合をＮ個まとめて行った場合を考えてみると、Ｎ個の加工に要する時間はｔ_１×Ｎ＋ｔ_２となり、一個あたりの処理時間は（ｔ_１＋ｔ_２／Ｎ）となり、Ｎの値を大きく取ると一個あたりの処理時間はｔ_１の値によって決まる。例えば、接合時間は物理現象であって簡単にそれ自体を短縮することは出来ない面があるが、一括積層数はシステム設計のパラメータであり、最適値の選択が可能である。
【００２９】
本発明は、このような作用に着目してなされたものであり、かける費用や装置を配置する床面積を増加させないで、チップの積層・接合に掛かる時間を合理的なものにすることが出来るようになる。
【００３０】
次に、図１に示す積層型半導体チップの製造方法に関するフローチャートに基づいて、説明する。
最初に、周知の半導体装置製造技術により、所望の素子及び回路パターンが形成されたウエハを製造するウエハの前処理工程が行われる（Ｓ１）。設計時に、半導体チップを積層することを考慮に入れ、設計を行い、設計された回路パターンに応じて、ウエハに回路パターンを形成する。次にウエハの前処理工程（Ｓ１）で製造されたウエハに形成された各半導体チップに、ＫＧＤ選別工程を行う（Ｓ２）。この工程では、知りえたＫＧＤ（ＫｎｏｗｎＧｏｏｄＤｉｅ：パッケージ品と同等の品質保証をされたもの）の位置を予め記録しておくか、不良チップの上にインカーにより印をつけておく。このＫＧＤ等のテスト工程は製造者側に一任され、ＫＴＤ（ＫｎｏｗｎＴｅｓｔＤｉｅ：パッケージと同じプロービングテストまでを実施。但し、保証対象外）、ＰＤ（ＰｒｏｂｅｄＤｉｅ：一部の検査のみを規定したもので、保証対象外）といった異なるレベルの選別基準を採用することも可能である。
【００３１】
その後、ウエハには、図１に示す初期洗浄工程（Ｓ３）が行われる。洗浄工程では既存のウエハ洗浄装置が使用可能であり、周知の方法で洗浄するので、ここでの詳細な説明を省略する。
【００３２】
初期洗浄工程（Ｓ３）を終了したウエハは、次に、貫通ビア処理工程に入る（Ｓ４）。貫通ビア処理工程では、最初に周知のレジスト塗布装置によりレジストがウエハに塗布され、次にウエハ上に形成された各チップの設計情報を基に、フォトリソグラフィー法と反応性イオンエッチングを用いたエッチング処理とを行って、貫通ビアを形成する。なお、この貫通ビアはこの時点では、ウエハを貫くように形成されておらず、この後で述べる薄片化処理工程で薄片化される厚さより僅かに深くビアを形成しておく。
【００３３】
また、この貫通ビアを形成する際、形成する貫通ビアパターンに対応したマスクが選定される。そして、選定されたマスクを用いて、貫通ビアパターンがウエハに投影露光される。その後、再び周知のレジスト現像装置によりレジストの現像が施される。
【００３４】
次に、貫通ビアが形成されたウエハは側壁絶縁層形成処理工程（Ｓ５）に移される。このとき、プラズマＣＶＤ成膜法などにより貫通ビア内壁に酸化膜を形成する。
【００３５】
次に、貫通ビアに酸化膜が形成されたウエハは、電極金属埋設処理工程（Ｓ６）に移される。このとき、絶縁膜が形成された貫通ビアに銅材料が充填される。この工程では最初にプラズマＣＶＤ法を用いて、貫通ビア内壁に銅の薄膜を形成する。ついで電鋳法により銅が成長し、貫通ビア内に銅材料の充填が完了となる。
【００３６】
ところで、貫通ビア処理工程では、所定の深さ、所定の形状で貫通ビアが形成されているかを検査することが好ましく、また、電極金属埋設処理工程では、貫通ビア内に絶縁膜や銅材料が欠陥無く形成されているか検査することが好ましい。そのために、Ｘ線、赤外線の画像処理装置などにより、適宜ビア内の検査を行い、不良個所を検出することが好ましい。そして、不良個所が生じてしまったチップは、予めその位置を本実施の形態における製造工程を集中的に管理している制御システムに記憶させておいたり、インカーによりウエハに目印を付けておく。
【００３７】
このようにして、貫通ビアに銅が充填されたウエハは、支持体形成処理工程（Ｓ７）に移される。ここではウエハにＵＶ硬化型樹脂を塗布し、ウエハの回路パターンが形成された面（表面）に石英等の基板を貼り付け、ＵＶキュアを行って接着がなされる。このようにして、接着後の側面が図２（ａ）に示す状態となる。
【００３８】
なお、図２から図５までは、各チップのアライメントを取るまでの工程を図示したものである。また、図２（ａ）はステージ３上の支持体２に貼り付けられた貫通電極を有するウエハ１ａの様子を示す。図１及び図２乃至図５のいずれかを用いて、各工程を説明する。
【００３９】
支持体２が接着されたウエハ１ａは薄片化処理工程（Ｓ８）に移される。この工程では、研削と研磨を行う方法又はエッチングによる方法により、ウエハ１ａを厚さ５０マイクロメートル程度以下まで薄片化する。研削後に研磨を行うことでウエハ１ａの薄片化を行う場合は、ＣＭＰ研磨装置４を用いることが好ましい。ＣＭＰ研磨装置４を用いてウエハ１ａの薄片化の様子を示したのが図２（ｂ）である。なお、使用する研磨装置４は、研磨パッド４ａがウエハ１ａより小径のＣＭＰ研磨装置４を用いた。なお、研磨パッド４ａは、研磨パッド４ａに回転動力を伝達する回転軸４ｂに固定されている。そして、研磨パッド４ａが回転軸４ｂによって動力が伝達され、ウエハ１ａに対し、研磨パッド４ａが相対的に運動することで、ウエハ１ａは薄片化される。その薄片化されたときの側面形状は、図２（ｃ）に示した。
【００４０】
ところで、ウエハ１ａを薄片化することで、貫通ビア形成工程（Ｓ４）から電極金属埋設処理工程（Ｓ６）までで形成された貫通ビアに埋め込まれた電極金属の他方側の端面も露出され、貫通電極が形成される。また、電極金属が露出された後も、ウエハの裏面を研磨することにより、露出した電極金属が周囲のウエハよりも突出するようになる。これは、シリコンと銅の加工速度の違いによるものである。
【００４１】
ところで、シリコンと銅の加工速度の違いにより貫通電極をウエハから突出させ、他のチップと導通を得やすくすることをしているが、これだけに限られず、埋め込み電極が露出したら、そこにマイクロバンプを形成しても良い。
【００４２】
このように、ここまでの工程は、ウエハごとに個別に処理される。そして、積層するチップを有するウエハに対して薄片化処理が為されたら、次に個片化処理工程（Ｓ９）に移される。
【００４３】
この個片化処理（Ｓ９）では、積層される半導体チップ同士の外形が実質同じ形状になるように、予め積層時と同様な位置関係となるようにそれぞれのウエハを積み重ねて、一度に複数のウエハを個片化する。
【００４４】
具体的に説明すると、ウエハ１ａとウエハ１ｂの支持体２に貼り付けられた面とは反対側の面同士を、互いの電極が同じ位置に位置するように、位置決めをしてウエハ１ａ、ウエハ１ｂ同士を貼り付ける。貼り付ける際には、蝋付けなどの再度チップを剥がしやすい材料で接着することが好ましい。このように張り合わせた状態を図２（ｄ）に示す。そして、上側にある支持体２を剥離する。上側にある支持体２を剥離した状態は図３（ｅ）に示す。次に図３（ｆ）に示すように、半導体チップ間のスクラブラインに沿って、ダイシングソー５を走らせ、ウエハから半導体チップへの個片化を複数のウエハにわたって同時に切断する。このようにして、個片化された半導体チップ１ａ’、１ｂ’の側面は図３（ｇ）のようになる。
【００４５】
このようにして切断された結果、ウエハから個片化された半導体チップ１ａ’、１ｂ’は、張り合わせの関係にある半導体チップ１ａ’、１ｂ’同士では、電極から半導体チップ１ａ’、１ｂ’の外形までの距離が等しくなっている。
【００４６】
なぜならば、半導体チップ１ａ’、１ｂ’の回路パターンや電極をパターンニングする投影露光装置のアライメント誤差は非常に小さく、再現性も数百ｎｍオーダである。そのため、どの半導体チップ１ａ’、１ｂ’も電極の位置関係が同じである。そのような半導体チップについて、予め電極が同じ位置になるようにウエハを積層してから同時にダイシングソーでもって切断することで、切断位置から各電極の位置までの距離は等しくなる。したがって、各半導体チップ１ａ’、１ｂ’のそれぞれは、半導体チップの外形に対し電極の位置が同じになる。
【００４７】
ところで、半導体チップを積層するとき、半導体チップ同士を貼り付ける面が、薄片化処理工程（Ｓ８）で加工された面とは反対側の面である場合は、支持体２が貼り付けられた面を代えるために、支持体２を張り替える必要がある。この場合、先に支持体２が貼り付いていない面に新たな支持体２を貼り付け、次に先に貼り付いていた支持体２を剥がすことで支持体２の張替えが可能となる。
【００４８】
次に、個片化された半導体チップ１ａ’、１ｂ’は、互いに貼り付けられていた半導体チップ１ａ’、１ｂ’の夫々が分離されて、図３（ｈ）に示すチップライブラリー６のそれぞれの収納部６ａに収められる。このとき、同じ位置に貼り付けられた半導体チップ１ａ’と１ｂ’の組み合わせが把握できるように、同じ位置に位置決めされて切断された半導体チップ１ａ’、１ｂ’同士のチップライブラー６の収容位置を決めて、半導体チップ１ａ’、１ｂ’を収容した。また、このとき、ＫＧＤ選別工程で発見された半導体チップ１ａ’、１ｂ’は、予めチップライブラリー６から捨て去れている。
【００４９】
このようして、チップライブラリー６に収容されたチップは、図４（ｉ）に示すアライメント基板７に配置される。図４（ｉ）の図面はアライメント基板７を上方から眺めた正面図である。アライメント基板７には、直交したＬ字型の凸部７ａを複数有している。この凸部７ａの内壁にそれぞれ半導体チップ１ｂ’を押し当てて配列している。このようにすることで、アライメント基板７の凸部７ａに対して、所定の位置に各々の半導体チップ１ｂ’の電極が位置する。
【００５０】
この状態で、図４（ｋ）に示すように、アライメント基板７に配列されたチップ１ｂ’を積層基板８に押し当て、チップ１ｂ’を積層基板８に貼り付ける。
次に、半導体チップ１ａ’についても、半導体チップ１ｂ’で用いたアライメント基板７を用いて、半導体チップ１ａ’を配列させる。このとき、個片化処理工程（Ｓ９）で、同じ位置に配置されて切断された半導体チップ１ｂ’と同じ場所でアライメントが出来るように、半導体チップ１ａ’の場所を決めておく。
【００５１】
その後、半導体チップ１ｂ’と同様に図４（ｋ）に示すように、積層基板８に半導体チップ１ａ’を接着剤で貼り付ける。なお、ここで使用する接着剤は、後に半導体チップから基板を剥がすことができる接着剤を用いる必要がある。一般に、接着剤部分を溶解することができる溶液が存在する接着剤を用いることが好ましい。
【００５２】
このようにして、積層基板８に貼り付けられた半導体チップ１ｂ‘は図４（ｌ）のようになり、同じく半導体チップ１ａ’は図４（ｍ）のような状態になる。
ちなみに、このとき、半導体チップ１ｂ’の積層基板８又は半導体チップ１ａ’の積層基板８のどちらか一方は、石英やゼロデュアなどの熱膨張率が非常に小さく剛性のある基板を使用し、他方はポリアラミドなどの熱膨張率が比較的小さく、変形容易な基板を用いることが好ましい。その理由は後のチップ積層処理工程（１２）で説明する。なお、本実施の形態では、石英やゼロデュアなどの熱膨張率が非常に小さく剛性のある基板を第１の基板８１と称し、そこに貼り付けられている半導体チップを第１のチップ１ａ’と称す。また、ポリアラミドなどの変形容易な基板を第２の基板８２と称し、変形容易な基板に貼り付けられている半導体チップを第２のチップ１ｂ’と称すことにする。
【００５３】
なお、第１及び第２のチップ１ａ’、１ｂ’を第１の基板８１、第２の基板８２である積層基板８に貼り付けるときは、アライメント基板７に設けられたアライメントマーク７ｂと、第１の基板８１であり第２の基板８２でもある積層基板８に設けられたアライメントマーク８ａとを互いに位置合わせて行う。このようにして、第１及び第２のチップ１ａ’、１ｂ’の各々に形成されている電極は、第１の基板８１又は第２の基板８２のアライメントマーク８ａに対して、同じ位置になっている。
【００５４】
ところで、このままの状態では、ＫＧＤ選別工程で不良とされたチップが本来位置する場所には、何も無い状態になってしまう。そこで、本発明の実施の形態では、他のウエハから取り出された同じ半導体チップ１ａ’、１ｂ’をその個所に配置した。本来チップが存在する個所に他のウエハから得られた半導体チップ１ａ’を配置した第１の基板８１の正面図を図５（ｎ）に、また、他のウエハから得られた半導体チップ１ｂ’を配置した第２の基板８２の正面図を図５（ｏ）に示した。
【００５５】
なお、この各積層基板８上の空白個所に半導体チップ１ａ’、１ｂ’を配置する際、隣接して既に積層基板８に接着されている半導体チップ１ａ’又は１ｂ’の電極の位置を基準にして、本来チップが存在するべき個所に半導体チップ１ａ’、１ｂ’の接着する。隣接する半導体チップ１ａ’、１ｂ’の電極をアライメントマークの代わりとすることで、高分解能を有する光学機器を用いても、その狭い視野内にアライメントマークの代わりとなる隣接する半導体チップ１ａ’、１ｂ’の電極が、これからあてがわれる半導体チップの配置場所と同一視野内に入る。したがって、その光学機器から得られる高分解能の画像を用いて、アライメントを取ることができるので、例え単独で、半導体チップ１ａ’、１ｂ’に配置しても、高いアライメント精度を有する。
【００５６】
このようにして、各々の積層基板８には、図５（ｎ）、（ｏ）に示されるように、ほぼ数百ｎｍの精度で電極位置が配置された半導体チップ１ａ’、１ｂ’が配置されるようになり、アライメント工程（Ｓ１０）とチップ支持体形成工程（Ｓ１１）が終了する。
【００５７】
ところで、ここで使用されるアライメント基板７の説明をする。図４（ｉ）、（ｊ）に示すアライメント基板７は、熱膨張係数が小さい石英基板とその裏面に貼り付けられた多孔質のセラミック基板からなる。そして、凸部７ａは、平滑な石英基板をフォトリソグラフィー法とＩＣＰエッチングなどの異方性エッチングとを用いて形成する。この凸部７ａの高さは、３０μｍ程度である。そして、石英基板には、半導体チップの配置場所の略中央部分に、貫通孔７ｃが設けられている。この貫通孔７ｃも凸部７ａと同様な方法で製造できる。
【００５８】
アライメント基板７を用いて、個々の半導体チップのアライメントを取るときは、アライメント基板７を凸部７ａの屈曲部が一番下になるように、僅かに傾けて半導体チップを凸部７ａ近傍に一枚ずつ配置してゆく。また、このとき、アライメント基板７の裏面から僅かに空気を吹き付けておく。吹き付けられた空気は、アライメント基板７の裏面に貼り付けられた多孔質のセラミック基板を通過し、石英基板に設けられた貫通孔７ｃから極めて僅かな量の空気を噴出す。この噴出された空気により半導体チップは浮き上がり、半導体チップの自重により、凸部７ａの側面に当接する。また、このとき、アライメント基板７を僅かに揺動させて、半導体チップが凸部７ａに片当りすることを防ぐことも好適である。
【００５９】
全ての半導体チップが凸部７ａの側面に当接したら、次に、アライメント基板７の裏面を吸着する。そのときに、セラミック基板や貫通孔７ｃは負圧になるので、半導体チップがアライメント基板７に吸着される。このようにして、積層基板８の貼り付け工程が行われる。
【００６０】
なお、アライメント基板７はこのような態様だけに限られず、例えば、図６に示すアライメント基板７１を用いても構わない。このアライメント基板７１は、柱７１ａを有している。この柱７１ａは半導体チップ１１ａ’、１１ｂ’の側面の一部と当接可能となっている。また、アライメント基板７と同様に貫通孔７２も設けられている。この柱７１ａや貫通孔７２
そして、半導体チップ１１ａ’、１１ｂ’の側面には予め微小な切り欠き部を、ウエハ前処理工程（Ｓ１）で形成しておく。具体的には、フォトリソ法とエッチングにより半導体チップ１１ａ’、１１ｂ’の外周部に予め凹部を形成しておき、個片化処理工程（Ｓ９）で半導体チップ１１ａ’、１１ｂ’の側面に切り欠き部が形成される。
【００６１】
そして、半導体チップ１１ａ’、１１ｂ’の切り欠き部と柱７１ａとが当接して、個々の半導体チップ１１ａ’、１１ｂ’のアライメントを取る。
なお、半導体チップ１１ａ’、１１ｂ’に形成する切り欠き部７１ａは、半導体チップ１１ａ’、１１ｂ’の回路パターンに影響を与えない程度に切り欠きが形成されていれば良い。
【００６２】
なお、図４（ｉ）、（ｊ）に示すアライメント基板７、は直列に半導体チップを配列しているが、これだけに限られず、図６に示すアライメント基板７１のように２次元的に半導体チップを配列可能になるように、凸部７ａが形成されているものでも良い。
【００６３】
次いで、チップ積層処理工程（Ｓ１２）が行われる。この工程では、先のアライメント工程（Ｓ１０）及びチップ支持体形成工程（Ｓ１１）で、半導体チップである第２のチップ１ｂ’が配列された第２の基板８２と、第１のチップ１ａ’が配列された第１の基板８１とをアライメントして、第１のチップ１ａ’と第２のチップ１ｂ’とを積層する。このチップ積層処理工程（Ｓ１２）は、図８を用いて説明する。
【００６４】
なお、チップ積層処理工程（Ｓ１２）以降は、これまでの工程で説明したチップの個数よりも多くチップが配列された第１の基板８１及び第２の基板８２を用いて説明する。
【００６５】
ところで、第２の基板８２は厚さ１ｍｍの耐熱性ゴム又は耐熱性樹脂（例えばポリアラミドフィルム）を用いた。そして、図８（ｂ）のように、第２の基板８２は、第２のチップ１ｂ’を第１のチップ１ａ’に加圧する押圧基板２０上に吸着・固定されている。
【００６６】
第１のチップ１ａ’と第２のチップ１ｂ’は別々に薄片化処理工程（Ｓ８）により加工されたものであり、また例え同一に近い条件下で加工されたものであってもその厚さにはばらつきがある。従って、第１の基板８１上の第１のチップ１ａ’と第２の基板８２上の第２のチップ１ｂ’の厚さがチップ毎に異なっていて、同一の剛体で全てのチップに加圧を試みると、個々のチップに係る圧力が同じ圧力では圧接されない。この点を考慮して、本発明では押圧基板２０はこの厚さのばらつきによる接合圧のばらつきをなくする機能を有するようになされている。さらに、押圧基板２０と第２の基板８２の間には加圧時にチップが破損しないように、弾性体を介しても良い。
【００６７】
図７はこの押圧基板２０の概略構成を示す。図７（ａ）は押圧基板２０の全体側面図であり、図７（ｂ）は押圧基板２０の一部を拡大した側面図である。この押圧基板２０は、石英等の熱膨張係数が小さい材質からなる基材部２１と、個々のチップを搭載する位置に設けられた圧力センサ２８と、圧力センサ２８に設けられ、個々のチップに任意の加圧力を供給する積層型ピエゾ素子２２が設けられている。そして、積層型ピエゾ素子２２の端面には微小な開口が設けられており、その開口に接続し、圧力センサ２８及び基材部２１に連通する空気管２５が設けられている。
【００６８】
なお、積層型ピエゾ素子２２及び圧力センサ２８は、第２の基板８２に貼り付けられた個々のチップの大きさと位置に対応して、基材部２１上に設けられている。なお、積層型ピエゾ素子２２や圧力センサ２８の個々の面積は、積層される半導体チップよりも広めになっている。
【００６９】
この押圧基板２２は、空気管２５の気圧を変えることで、第２の基板８２を吸着したり、離脱させたりする。なお、本発明はこのような方法で第２の基板８２を支持しなくともよく、チップに対する吸引力を発生させる代わりに、粘着材を積層型ピエゾ素子２２の上に塗布することにより付与しても良い。
【００７０】
また、積層型ピエゾ素子２２は、複数の積層型ピエゾ素子２２をそれぞれ独立に制御可能な図示されていない制御手段に取り付けられている。この制御手段は、圧力センサ２８からの情報により個々の積層型ピエゾ素子２２が所定の圧力になるように駆動制御される。
【００７１】
また、押圧基板２０には、図７（ａ）に示すように、図示されていないあるレール上に対して移動可能な状態にある支持柱２４に回転軸２３を介して固定されている。なお、この支持柱２４は所定の力を発揮できる周知の機構を有し、かつ伸縮可能である。
【００７２】
つぎに、図８に戻って、チップ積層処理工程（Ｓ１２）を用いて説明する。
まず、第１のチップ１ａ’が設けられた第１の基板８１を、６つの移動自由度を有し、高精度に移動可能であるステージ９上に固定する（図８（ａ）参照）。また、第２のチップ１ｂ’が設けられた第２の基板８２を押圧基板２０上に取り付ける（図８（ｂ）参照）。なお、図８では、便宜上、図７（ａ）で示した支持柱２４は省略した。
【００７３】
次に、第２の基板８２（及び押圧基板２０）を回転軸の周りに回転させる（図８（ｃ）参照）。ついで、第１の基板８１に固定された第１のチップ１ａ’と第２のチップ１ｂ’とが対面するように押圧基板２０を移動させ、保持する（図８（ｄ）参照）。第１の基板８１と第２の基板８２とのそれぞれに設けられたアライメントマークを基に、図８（ｄ）に示すようにステージ９と押圧基板２０との位置をアライメントする。アライメントが終了したら、次に、第１の基板８１に配列された第１のチップ１ａ’の上に非導電性の接合樹脂を流し込む。一般に、この接合樹脂は、ＮＣＰと言われる非導電性樹脂であり、熱硬化エポキシ樹脂が好ましい。また、異方性導電樹脂を用いても好ましく、対向電極間は導通しつつ、隣接電極間は絶縁され、チップ間同士の接着が可能となる。この異方性導電樹脂としては、東芝ケミカル製の異方性導電ペースト「ＸＡＰシリーズ」などが挙げられる。このようにして、第１の基板８１上の第１のチップ１ａ’に非導電性樹脂や異方性導電樹脂を塗布したら、図８（ｅ）に示すように、第１のチップ１ａ’と第２のチップ１ｂ’を圧接するように、ステージ９に押圧基板２０を接近させる。
【００７４】
ステージ９に押圧基板２０が十分に接近したら、積層型ピエゾ素子２２を駆動して個々のチップに与える加圧力を調節し、図８（ｆ）に示すようにヒータ９１を駆動して加熱する。加熱条件は、１５０−２００度で、加熱時間は１５−２０秒である。非導電性樹脂や異方性導電樹脂が硬化した後、押圧基板２０の空気管２５に空気を送り込んで、第１のチップ１ａ’に第２のチップ１ｂ’が接合された第２の基板８２を、押圧基板２０から切り離す。
【００７５】
次に、第２の基板８２と第２のチップ１ｂ’とを接着している接着剤を溶解して、第２のチップ１ｂ’から第２の基板８２を取り外す。
以上により、第１の基板８１である石英基板上に第１のチップ１ａ‘と第２のチップが非導電性樹脂や異方性導電樹脂を介して積層された積層型半導体チップが得られ、積層チップ出力（Ｓ１３）がなされる。
【００７６】
ところで、本発明の実施形態で製造する積層型半導体チップは、２層のものを例示するが、本発明は、これだけに限られず、３層や４層に積層された積層型半導体チップを製造することも可能である。なお、このように幾層にも積層して用いる半導体チップは、スルーホールやビアなどが形成されており、半導体チップの両面に所定の配列の電極が形成されている。なお、互いの半導体チップ間で、電極同士が接合できるようにするために、接合する面に形成された電極の配列パターンは同じにする必要がある。なお、異なる半導体チップは、殆どの場合で、回路パターンが異なるため、電極の配置パターンや配列パターンも変わってしまう。そのような場合には、公知の再配線層形成技術により、電極の配置パターンや配列パターンを同じにするか、半導体チップと半導体チップの間にインターポーザー基板を配置して、各々の半導体チップにおける電極位置の整合を取るようにしても良い。
【００７７】
また、互いのチップを積層する前は、それぞれ別々の基板に配置されているが、一方の基板と他方の基板とで配置されたチップ同士の配置関係や姿勢関係が、鏡像関係になればよい。
【００７８】
例えば、第１の基板上にどのような姿勢で複数の第１のチップが配列されていても、もう一方の第２のチップが第２の基板上に配列する際に、各々のチップの配置関係や配置姿勢が第１の基板に配置された姿勢や配置関係に対し、左右反転の配置関係や姿勢を保つようにすれば、第１の基板に配置されたチップと第２の基板に配置されたチップとの積層時に各チップの電極の位置が合致する。なお、このとき、第１の基板に配置された第１のチップと第２の基板に配置された第２のチップを積層するときには、第２の基板又は第１の基板のどちらか一方を左右反転するように、表裏が逆転させれば（ひっくり返せば）よい。
【００７９】
また、第２の基板上でのチップの配置関係や配置姿勢が、第１の基板に配置されたチップの配置関係や配置姿勢に対して、上下反転の関係を保っていれば、チップ積層時には、第２の基板又は第１の基板のどちらか一方を上下反転するように、表裏を逆転させれば（ひっくり返せば）よい。
【００８０】
ところで、ウエハからチップを個片化し、第１の基板又は第２の基板に配置する方法として、上述の支持体形成処理工程（Ｓ７）からチップ支持体形成工程（Ｓ１１）までの工程以外にも以下に述べる方法で行うことも可能となる。
【００８１】
例えば、チップがパターンニングされたウエハを個片化する前に、ダイシングによりウエハをハーフカットし、ハーフカット面を切断シートに貼り付け、反対側を研磨することで個片化した上で、図９（ａ）に示す第１のチップをロボットアーム３０によりピックアップして、積層基板に８に配置する方法を取っても良い。なお、図９は、第１の基板８１へ第１のチップ１ａ’を配置する方法及び押圧基板２０を第２の基板の代わりとして用い、第２のチップ１ｂ’を押圧基板２０へ配置する方法を示す側面図である。
【００８２】
より具体的に説明すると、最初にウエハをダイシングソーによりハーフカットする。そして、ダイシングされた面を接着面として、切断シート３１にそのウエハを貼り付ける。なお、切断シートは日東電工製の…・・が良い。（内藤さん記入お願いします）
次に、切断シート３１が貼り付けられたウエハを研磨し、先にダイシングされた部位が露出するまで研磨を行うと、ウエハはチップ毎に分離する。
【００８３】
個片化され、切断シートに貼り付けられた半導体チップのうち第１のチップ１ａ’については、図９（ａ）に示すように、半導体チップピックアップする機構を有したロボットアーム３０のピックアップ位置に搬送し、このロボットアーム３０により、第１の基板８１に移し変えられる。
【００８４】
また、ロボットアーム３０の代わりに、図９（ｂ）に示すように、レール４１に敷設範囲内に、切断シート３１に貼り付けられた第１のチップ１ａ’と第１の基板８１とを配置し、レール４１の敷設範囲内で移動可能に設けられたピックアップ機構４０を駆動して、切断シート３１に設けられた第１のチップ１ａ’を第１の基板８１に移送するようにしても良い。
【００８５】
これらのように、第１の基板８１に第１のチップ１ａ’が移送されたら、図９（ｃ）に示すように、第１の基板８１の上に第１のチップ１ａ’が配置される。次に、第１の基板上におけるチップの配置姿勢を、画像取得手段で取得する。この画像取得手段としては、高解像度を有する顕微鏡を走査して、第１の基板８１に固定された第１のチップ１ａ’の像を取り、第１のチップ１ａ’の配置姿勢を割り出すものでも良いし、画角の広い画像取得手段と、得られた画像信号を基に高解像な像を出力する既存の画像処理ソフトを用いて第１のチップ１ａ’の姿勢を割り出しても良い。
【００８６】
これらの画像取得手段により得られた第１のチップ１ａ’の配置姿勢を基に、第２の基板に対するチップの配置関係を導き出し、第２の基板に配置していっても良い。なお、第２の基板に第２のチップを配置するときは、第１の基板に配置された第１のチップの配置姿勢に対して、鏡像関係になるように配置してゆく。
【００８７】
一方、前述の例では、第２の基板８２に複数の第２のチップ１ｂ’が貼り付けられたものであったが、この第２の基板８２の代わりに、押圧基板２０を用いる方法を採用した。
【００８８】
第２のチップ１ｂ’においても第１のチップ１ａ’と同様に個片化し、図７に示す押圧基板と実質的に同じ押圧基板２０に配置する。なお、押圧基板２０の積層型ピエゾ素子２２の上には、予め弾性に富み耐熱性を有するポリアラミド樹脂８３を設けておいた方が好ましい。このポリアラミド樹脂８３は、第１のチップ１ａ’と第２のチップ１ｂ’を加圧接合する際に、積層型ピエゾ素子２２に対して片当りしないようにするためである。このように押圧基板２０の各積層型ピエゾ素子２２上に、第１のチップ１ａ’を前述の搬送手段と同じ手段で搬送する。
【００８９】
このように、押圧基板２０上に、第１の基板に配置された第１のチップ１ａ’の配置姿勢とは、鏡像関係となるように配置しておく。
その後は、前述のチップ積層処理工程（Ｓ１２）と同じように行うことで、積層された半導体チップが得られる。
【００９０】
最後に、これらの工程を行う処理装置について、共通の搬送手段が取り付けられるようにし、かつ夫々の処理装置の制御部に共通のプロトコルで通信できるようにしたクラスター型の半導体チップ積層システムに本発明の工程を実施させると、より効率よく積層型半導体チップが製造できる。
【００９１】
【発明の効果】
本発明によれば、低価格で、高速に半導体チップを積層して接続することが可能となり、積層された半導体チップの製造歩留まりを向上することができる。
【図面の簡単な説明】
【図１】：本発明の実施の形態における積層型半導体チップの製造工程のフローチャートを示す。
【図２】：図１に示す積層型半導体チップの製造工程の一部の工程を示す概念図である。
【図３】：図１に示す積層型半導体チップの製造工程の一部の工程を示す概念図である。
【図４】：図１に示す積層型半導体チップの製造工程の一部の工程を示す概念図である。
【図５】：第１の基板に貼り付けられた第１のチップの配置の様子と、第２の基板に貼り付けられた第２のチップの配置の様子を示した図である。
【図６】：もう一つのアライメント基板を示した図である。
【図７】：押圧基板の概略図である。
【図８】：チップ積層工程を示した図である。
【図９】：第１の基板に第１のチップを配置する方法及び第２の基板である押圧基板に第２のチップを配置する方法を示した図である。
【符号の説明】
１ａ、１ｂ…ウエハ、２…支持基板、３、９…ステージ、４…ＣＭＰ装置、５…ダイシングソー、６…チップライブラリー、７、７１…アライメント基板、８…積層基板、８１…第１の基板、８２…第２の基板、２０…押圧基板、３０…ロボットアーム、４０…チップピックアップ、４１…レール

Claims

互いに電気的に接続すべき電極接合用部位を有する少なくとも第１のチップ及び第２のチップを積層して接合する半導体チップの積層方法であって、
第１の基板上に、正常に動作する複数の前記第１のチップを、前記第２のチップと接続しない面を前記第１の基板に接して配列する第１の素子配列工程と、
第２の基板上に、正常に動作する複数の前記第２のチップを前記第１のチップの配列と関連して、前記第１のチップと接続しない面を前記第２の基板に接して配列する第２の素子配列工程と、
前記第１の基板と前記第２の基板を位置あわせして、前記第１のチップと前記第２のチップとを圧接し、前記第１のチップの前記電極接合用部位と、前記第１のチップの前記電極接合用部位に対応する前記第２のチップの前記電極接合部とを接合する接合工程と、
接合された前記第１のチップと前記第２のチップの少なくとも一方を、前記基板から分離する分離工程と、
を有することを特徴とする半導体チップの積層方法。
請求項１記載の半導体チップの積層方法であって、
前記接合工程は、ハンダを介して前記第１のチップと前記第２のチップを接合することを特徴とする半導体チップの積層方法。
請求項１記載の半導体チップの積層方法であって、
前記接合工程は、前記第１のチップと前記第２のチップの間に異方性導電樹脂を介して行うことを特徴とする半導体チップの積層方法。
請求項１記載の半導体チップの積層方法であって、
前記接合工程は、前記第１のチップと前記第２のチップ間に非導電性樹脂を介して行うことを特徴とする半導体チップの積層方法。
請求項１乃至４のいずれかに記載された半導体チップの積層方法であって、
前記素子配列工程は、前記第１の基板上に配列された前記第１のチップの配列順序と前記第２の基板上に配列された前記第２のチップの配列順序が互いに鏡像の関係になっていることを特徴とする半導体チップの積層方法。
請求項１乃至５に記載された半導体チップの積層方法であって、
前記第１の基板は、熱膨張係数が小さい剛性を有する材料からなり、前記第２の基板は、少なくとも前記第２の基板のチップ配列面に弾性部材を具備していることを特徴とする半導体チップの積層方法。
請求項６に記載された半導体チップの積層方法であって、
前記接合工程では、前記第１の基板に配列された前記第１のチップと前記第２の基板に配列された前記第２のチップが、略一様に圧接されるように、前記第２の基板における第２のチップ配列面とは反対側の面を、前記第１のチップと前記第２のチップの接合個所ごとに個別に加圧することを特徴とする半導体チップの積層方法。
請求項１乃至５に記載された半導体チップの積層方法であって、
前記第１の基板は、前記第１の基板は、熱膨張係数が小さい剛性を有する材料からなり、前記第２の基板は、少なくともチップ配列面に弾性部材及び前記第２の基板に配置された第２のチップを個別に加圧する加圧部材を具備していることを特徴とする半導体チップの積層方法。
請求項１乃至８に記載された半導体チップの積層方法であって、
前記第１の素子配列工程及び前記第２の素子配列工程は、異なる前記第１のチップ間の前記接合電極部位の間隔と、異なる前記第２のチップ間における、前記第１のチップ間の接合電極部位に対応する、前記接合電極部位の間隔とが同一間隔になるように配列することを特徴とする半導体チップの積層方法。
請求項９に記載された半導体チップの積層方法であって、
前記第１の素子配列工程及び前記第２の素子配列工程は、同時にウェハから個片化した複数の前記第１のチップと複数の前記第２のチップをそれぞれ、基準部位が形成されたアライメント基板上に配列させた後に、前記第１のチップを前記第１の基板に配列させ、かつ前記第２のチップを前記第２の基板に配列させることを特徴とする半導体チップの積層方法。