KR100780123B1 - 다이싱 시트 및 그 제조 방법, 및 반도체 장치의 제조 방법 - Google Patents

다이싱 시트 및 그 제조 방법, 및 반도체 장치의 제조 방법 Download PDF

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세이코 엡슨 가부시키가이샤
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2924/151—Die mounting substrate
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Abstract

복수의 전자 부품을 일체적으로 형성하여 이루어지는 전자 부품 집합체를 분리하는데 있어 상기 전자 부품 집합체를 접착 지지하는 다이싱 시트로서, 기재와, 해당 기재의 일면 측에 형성된 접착층을 구비하고, 상기 접착층 표면에 오목부가 형성되어 있고, 상기 오목부는 당해 다이싱 시트와 접착되는 상기 전자 부품 집합체의 접착면에 돌출하여 마련된 볼록 형상 부재를 삽입할 수 있게 형성되어 있다.

Description

다이싱 시트 및 그 제조 방법, 및 반도체 장치의 제조 방법{DICING SHEET, MANUFACTURING METHOD THEREOF, AND MANUFACTURING METHOD OF SEMICONDUCTOR APPARATUS}
도 1은 실시예에 따른 다이싱 장치의 개략 구성도,
도 2는 도 1의 다이싱 장치에 도입되는 워크피스의 단면도,
도 3은 실시예에 따른 다이싱 시트 및 링 프레임의 평면 구성도,
도 4는 동 반도체 웨이퍼의 평면 구성도,
도 5는 도 4의 A-A선 단면 구성도,
도 6(a)는 다이싱 시트의 제조 방법 및 다이싱 공정을 나타내는 공정도,
도 6(b)는 다이싱 시트의 제조 방법 및 다이싱 공정을 나타내는 공정도,
도 6(c)는 다이싱 시트의 제조 방법 및 다이싱 공정을 나타내는 공정도,
도 6(d)는 다이싱 시트의 제조 방법 및 다이싱 공정을 나타내는 공정도,
도 6(e)는 다이싱 시트의 제조 방법 및 다이싱 공정을 나타내는 공정도,
도 7(a)는 다이싱 시트의 다른 구성을 설명하기 위한 부분 평면 구성도,
도 7(b)는 다이싱 시트의 다른 구성을 설명하기 위한 부분 평면 구성도,
도 8은 실시예에 따른 반도체 칩의 주요부를 나타내는 단면도,
도 9(a)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 9(b)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 9(c)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 10(a)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 10(b)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 11(a)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 11(b)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 12(a)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 12(b)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 13(a)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 13(b)는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 14는 동 반도체 칩의 제조 공정을 나타내는 단면 공정도,
도 15는 반도체 칩의 다른 구성을 나타내는 단면도,
도 16은 반도체 칩을 적층하여 삼차원 실장한 반도체 장치의 단면도,
도 17은 실시예에 따른 회로 기판의 개략 구성을 나타내는 사시도,
도 18은 실시예에 따른 전자기기의 예를 나타내는 도면,
도 19는 실시예에 따른 전자기기의 예를 나타내는 도면이다.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 칩 2, 3 : 반도체 장치
10 : 반도체 웨이퍼 20, 22 : 절연막
24 : 하지막 28 : 접속 전극
30 : 오목부 32 : 땜납
본 발명은 다이싱 시트 및 그 제조 방법, 및 반도체 장치의 제조 방법에 관한 것이다.
본원은 2004년 7월 12일에 출원된 일본 특허 출원 제2004-204499호에 대하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
반도체 칩의 제조는 반도체 웨이퍼 상에 소정 패턴의 집적 회로를 형성하고, 이것을 절단하여 복수로 분할함으로써 행해진다. 이 웨이퍼의 절단을 다이싱이라 한다. 반도체 웨이퍼의 다이싱 공정에서는, 반도체 웨이퍼보다 크기가 큰 링 형상의 프레임의 일면 측의 한 면에 접착재를 갖는 접착 필름(다이싱 시트)을 붙인 지지구를 이용하고, 이 다이싱 시트에 반도체 웨이퍼를 붙인 상태로 회전 블레이드를 반도체 웨이퍼에 대하여 진출시키고, 또한 각 반도체 칩을 구획하는 절단선(다이싱 라인)을 따라 주행시키는 것에 의해 각 반도체 칩을 분할한다(예컨대, 특허 문헌 1:일본 공개 특허 공보 평성61-180442호, 특허 문헌 2: 일본 공개 특허 공보 소화63-29948호 참조).
그런데, 현재, 휴대 전화기, 노트북형 퍼스널 컴퓨터, PDA(Personal data assistance) 등의 휴대성을 갖는 전자기기, 센서, 마이크로 머신 및 프린터의 헤드 등의 기기는 소형·경량화를 위해, 내부에 마련되는 반도체 칩 등의 각종 전자 부품의 소형화가 도모되고 있다. 또한, 이들 전자 부품은 실장 공간이 매우 제한되어 있다. 이 때문에, 더욱 더 고집적화를 위해, 마찬가지의 기능을 갖는 반도체 칩끼리 또는 다른 기능을 갖는 반도체 칩을 적층하고, 각 반도체 칩간의 전기적 접속을 취함으로써 반도체 칩의 높은 정밀도로 실장을 도모하는 삼차원 실장 기술도 안출되어 있다. 그리고, 이러한 삼차원 실장 기술을 이용한 반도체 칩은 그 표면과 이면에 전극이 형성되고, 또한 칩을 관통하여 마련된 관통공을 갖고 있고, 이러한 관통공에 충전된 도전 부재(관통 전극)를 통해 표리면의 상기 전극 끼리를 도전 접속한 전극 구조를 구비하고 있다.
이러한 전극 구조를 구비한 반도체 칩을 적층하는 것으로, 적층된 반도체 칩간의 배선 접속을 용이하게 실행할 수 있다.
그러나, 상기한 전극 구조를 구비한 반도체 칩을 제작하는 경우, 그 다이싱 공정에서 불량이 발생하기 쉽게 되는 것이 밝혀졌다. 즉, 관통 전극이 형성된 반도체 웨이퍼를 다이싱 시트에 접착할 때에, 반도체 웨이퍼의 접착면에도 관통 전극이 돌출되어 있기 때문에, 다이싱 시트와 반도체 웨이퍼의 밀착이 저해되고, 절단 시에 칩 벗겨짐이나 칩 플로팅이 발생하는 것을 알 수 있었다. 또는, 칩 벗겨짐 등에 이르지 않더라도, 다이싱 시트와 반도체 웨이퍼의 밀착이 약해지기 때문에, 시트와 웨이퍼의 극간에, 다이싱에 의해 발생하는 쓰레기(절삭가루)가 혼입되어, 반도체 칩을 오염시킬 가능성이 있다. 또한, 반도체 웨이퍼의 지지가 충분하지 않기 때문에 반도체 웨이퍼의 절단면에 크랙이 발생할 우려도 있다.
본 발명은 상기 종래 기술의 문제점에 감안해서 이루어진 것으로서, 반도체 웨이퍼 등의 전자 부품 집합체를 양호하게 접착 지지할 수 있고, 또한 다이싱 후에는 반도체 칩 등의 전자 부품을 용이하게 픽업할 수 있는 다이싱 시트 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
또한 본 발명은 반도체 칩을 높은 정밀도로 또한 높은 양품률로 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명은, 상기 과제를 해결하기 위해, 복수의 전자 부품을 일체적으로 형성하여 이루어지는 전자 부품 집합체를 분리하는데 있어 상기 전자 부품 집합체를 접착 지지하는 다이싱 시트로서, 기재와, 해당 기재의 일면 측에 형성된 접착층을 구비하고, 상기 접착층 표면에 오목부가 형성되어 있고, 상기 오목부는 해당 다이싱 시트와 접착되는 상기 전자 부품 집합체의 접착면에 돌출하여 마련된 볼록 형상 부재를 삽입할 수 있게 형성되어 있는 다이싱 시트를 제공한다.
이 구성에 의하면, 다이싱 처리에 제공되는 전자 부품 집합체의 볼록 형상 부재를 접착층의 오목부에 수용할 수 있는 다이싱 시트가 제공되고, 이러한 다이싱 시트를 이용함으로써 상기 볼록 형상 부재의 주변으로부터 접착층과 전자 부품 집 합체의 접착면 사이에 공간이 발생하는 것을 방지할 수 있으며, 또한 상기 공간의 형성에 기인하는 전자 부품 집합체의 밀착성 저하나, 다이싱 시의 칩 플로팅을 방지할 수 있다. 또한, 상기 볼록 형상 부재가 접착층의 오목부 내에 수용되기 때문에, 다이싱 후에 전자 부품을 박리할 때, 볼록 형상 부재와 접착층이 강고하게 접착되어 있는 것이 아니므로, 전자 부품을 용이하고 또한 정확히 박리할 수 있어, 전자 부품의 제조 양품률 향상에도 기여한다.
본 발명의 다이싱 시트에서는, 상기 오목부는 상기 전자 부품 집합체에 마련된 복수의 상기 볼록 형상 부재의 각각에 대응하여 형성되어 있어도 좋다. 이러한 구성의 다이싱 시트는 복수의 상기 볼록 형상 부재가 서로 어느 정도 이간되어 설치되는 전자 부품 집합체의 다이싱에 적합한 것이다. 즉, 볼록 형상 부재의 각각에 대응하여 오목부를 형성하고 있기 때문에, 볼록 형상 부재 사이의 영역에서는 접착층과 전자 부품 집합체를 접착할 수 있어, 전자 부품 집합체를 양호하게 지지할 수 있다.
본 발명의 다이싱 시트에서는, 상기 오목부는 상기 전자 부품 집합체에 마련된 복수의 상기 볼록 형상 부재에 걸친 평면 영역을 갖고 형성되어 있어도 좋다. 이러한 구성의 다이싱 시트는 복수의 상기 볼록 형상 부재가 높은 정밀도로 배치되어 있는 경우나, 볼록 형상 부재가 미소한 것인 경우에 적합한 것이다. 이들의 경우, 각각의 볼록 형상 부재에 대응하여 오목부를 형성하는 것은 접착층에 대한 가공 정밀도, 가공 비용의 점에서 바람직하지 못한 경우가 있기 때문에, 복수의 볼록 형상 부재를 일괄해서 수용할 수 있는 오목부를 형성하는 것이 좋다. 이러한 구성 으로 함으로써 제조 공정의 복잡화나 제조 비용의 상승을 초래하는 일 없이, 이전의 과제를 해결할 수 있는 다이싱 시트를 얻을 수 있다.
본 발명의 다이싱 시트에서는, 상기 접착층의 층 두께는 상기 볼록 형상 부재의 돌출 높이의 70% 이상이며, 상기 오목부의 깊이는 상기 돌출 높이의 50% 이상인 것이 바람직하다. 접착층의 층 두께가 상기 돌출 높이의 70% 미만인 경우, 볼록 형상 부재의 선단이 접착층을 관통하여 기재에 도달하고, 기재를 눌러 접착층과 전자 부품 집합체와의 밀착성을 저하시키는 경향이 현저하게 된다. 또한, 상기 오목부의 깊이가 상기 돌출 높이의 50% 미만인 경우, 볼록 형상 부재의 선단부가 접착층에 과대하게 파고들어 가게 되어, 다이싱 후의 전자 부품의 박리가 곤란하게 되는 문제가 생긴다.
본 발명의 다이싱 시트에서는, 상기 오목부는 상기 접착층을 관통하여 형성되어 있는 것이 바람직하다. 이 구성에 의하면, 오목부 내에 삽입된 볼록 형상 부재는 접착층과 접촉하지 않게 되기 때문에, 다이싱 후의 박리를 보다 용이하게 실행할 수 있게 된다.
본 발명의 다이싱 시트에서는, 상기 전자 부품 집합체와의 위치 정렬을 위한 정렬 마크를 구비하고 있는 것이 바람직하다. 이 구성에 의하면, 상기 오목부에 대하여 상기 볼록 형상 부재를 정확하게 삽입할 수 있어, 전자 부품 집합체와 접착층을 양호하게 밀착시킬 수 있다.
본 발명의 다이싱 시트에서는, 상기 정렬 마크는 상기 접착층의 표면에 오목형을 이루어 형성되어 있어도 좋다. 이러한 구성으로 하면, 상기 정렬 마크에 대 해서도 상기 오목부와 동일한 가공 공정에 의해 형성할 수 있고, 경우에 따라서는 오목부의 형성 공정에서 동시에 형성할 수 있기 때문에, 공정 수를 증가시키는 일이 없어 제조상 형편이 좋다.
본 발명의 다이싱 시트에서는, 상기 오목부의 형성 영역과, 상기 전자 부품을 분할하기 위한 절단선은 평면적으로 이격되어 배치되는 것이 바람직하다.
또한, 상기 오목부는 그것과 대응하는 상기 볼록 형상 부재를 구비한 상기 전자 부품의 형성 영역 내에 형성되어 있는 것이 바람직하다.
상기 접착층의 오목부와 상기 절단선이 평면적으로 겹쳐 배치되어 있는 경우, 다이싱 시에 다이싱 블레이드가 오목부 상을 통과하는 것으로 되기 때문에, 칩 플로팅이나 크랙이 발생하기 쉽게 되기 때문에 바람직하지 못하다.
본 발명의 다이싱 시트의 제조 방법은 복수의 전자 부품을 일체적으로 형성하여 이루어지는 전자 부품 집합체를 분리하는 것에 있어서 상기 전자 부품 집합체를 접착 지지하는 다이싱 시트의 제조 방법으로서, 기재의 일면 측에 접착층을 형성하는 공정과, 상기 전자 부품 집합체에 돌출하여 마련된 볼록 형상 부재를 삽입할 수 있는 오목부를, 상기 접착층 표면에 형성하는 공정을 포함한다.
이 제조 방법에 의하면, 다이싱 시트와의 접착면에 볼록 형상 부재가 설치되는 전자 부품 집합체를, 정확하고 또한 높은 양품률로 다이싱 처리할 수 있는 다이싱 시트를 용이하게 제조할 수 있다.
본 발명의 다이싱 시트의 제조 방법에서는, 상기 접착층에 대하여 소정의 요철 형상을 구비한 금형을 가압함으로써 상기 오목부를 형성할 수 있다. 이 제조 방법에 의하면, 복수의 오목부를 일괄적으로 접착층에 형성할 수 있어, 매우 효율적으로 다이싱 시트를 제조할 수 있다.
본 발명의 다이싱 시트의 제조 방법에서는, 상기 접착층에 오목부를 형성하는데 있어서, 상기 금형을 100℃ 미만의 온도로 가열한 상태에서 상기 접착층에 가압하는 것으로 할 수도 있다. 상기 금형을 가열 상태로 유지하여 가압하는 것에 의해, 접착층에의 오목부 형성에 있어 양호한 치수 정밀도 및 가공 효율을 얻을 수 있다. 그러나 한편으로, 다이싱 시트를 구성하는 접착층에는, 가열에 의해 경화하는 것이나, 발포하는 것이 이용되기 때문에, 오목부의 형성에 있어서는 이러한 접착층의 반응이 진행되지 않도록 하는 것이 필요하다. 따라서 금형의 가열 온도는 100℃ 미만의 온도로 하는 것이 좋다.
본 발명의 다이싱 시트의 제조 방법에서는, 상기 접착층에 오목부를 형성하는데 있어, 상기 접착층을 부분적으로 절삭함으로써 상기 오목부를 형성할 수도 있다. 즉, 상기 접착층의 오목부는 칼 등을 이용하여 기계적으로 절삭 가공하여 형성할 수도 있다.
본 발명의 다이싱 시트의 제조 방법에서는, 상기 접착층에 오목부를 형성하는데 있어, 상기 접착층에 대하여 레이저광을 조사함으로써 상기 오목부를 형성할 수도 있다. 이 제조 방법에 의하면, 상기 오목부를 정확히 형성할 수 있다.
본 발명의 다이싱 시트의 제조 방법에서는, 상기 오목부를 형성하는 공정은 상기 접착층 상에 마스크재를 패턴 형성하는 공정과, 상기 마스크재를 통해 상기 접착층을 부분적으로 제거하는 것에 의해 상기 오목부를 형성하는 공정을 포함하는 공정이더라도 좋다. 이 제조 방법에 의하면, 미세한 오목부를 효율적으로 정확히 형성할 수 있다.
본 발명의 다이싱 시트의 제조 방법은 복수의 전자 부품을 일체적으로 형성하여 이루어지는 전자 부품 집합체를 분리하는데 있어 상기 전자 부품 집합체를 접착 지지하는 다이싱 시트의 제조 방법으로서, 상기 전자 부품 집합체에 돌출하여 마련된 볼록 형상 부재를 삽입할 수 있는 오목부를 갖는 접착 시트를, 기재의 일면 측에 접착하는 공정을 포함한다.
이 제조 방법에 의하면, 미리 오목부를 형성한 접착 시트와 기재를 접합하여 다이싱 시트를 구성하기 때문에, 미세한 오목부가 다수 형성된 다이싱 시트의 제조를 효율적으로 실행할 수 있게 된다.
본 발명의 다이싱 시트의 제조 방법에서는, 상기 접착층 내지 접착 시트에 상기 오목부를 형성할 때에, 상기 전자 부품 집합체의 볼록 형상 부재를 상기 오목부에 위치 정렬하기 위한 정렬 마크를, 상기 오목부와 함께 해당 접착층 내지 접착 시트에 형성할 수도 있다.
이 제조 방법에 의하면, 상기 오목부와 정렬 마크를 동시에 형성할 수 있기 때문에, 제조 공정의 효율화를 실현할 수 있다.
본 발명의 다이싱 시트의 제조 방법에서는, 상기 기재 상에 접착층을 형성하는 공정에 앞서 상기 기재에 정렬 마크를 형성하는 공정을 갖고, 상기 기재의 정렬 마크를 기준으로 해서, 해당 기재 상의 소정 위치에 상기 오목부를 형성할 수도 있다. 상기 정렬 마크는 기재에 형성되어 있어도 좋고, 이 경우, 기재에 형성된 정 렬 마크는 상기 오목부의 형성 공정과, 해당 다이싱 시트에 대하여 전자 부품 집합체를 접합하는 공정의 쌍방에서 위치 정렬의 기준으로 이용할 수 있다.
본 발명의 다이싱 방법은 적어도 일면에 볼록 형상 부재가 형성된 전자 부품 집합체를 각각의 전자 부품에 분할하는 방법으로서, 상기 전자 부품 집합체를 다이싱 시트에 접착 지지하는데 있어, 먼저 기재의 본 발명의 다이싱 시트를 이용하여, 해당 다이싱 시트의 접착층에 형성된 오목부에 대하여, 상기 전자 부품 집합체의 볼록 형상 부재를 삽입하면서 해당 전자 부품 집합체와 상기 다이싱 시트를 접착하는 것을 특징으로 한다. 이 다이싱 방법에 의하면, 볼록 형상 부재가 형성된 전자 부품 집합체를 다이싱 시트에 의해 양호하게 접착 지지할 수 있고, 또한 다이싱 후의 전자 부품을 용이하게 박리할 수 있다. 따라서, 다이싱 공정에 제공되는 전자 부품의 양품률 향상에 기여한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 웨이퍼 상에 형성된 복수의 반도체 칩을 분리하는 공정을 포함하는 반도체 장치의 제조 방법으로서, 기재와, 해당 기재의 일면 측에 형성된 접착층을 구비한 다이싱 시트를 부설하는 공정과, 상기 다이싱 시트의 접착층 표면에, 상기 반도체 웨이퍼에 돌출하여 마련된 볼록 형상 부재를 삽입할 수 있는 오목부를 형성하는 공정과, 상기 접착층의 오목부에 대하여 상기 볼록 형상 부재를 끼워 넣어 상기 반도체 웨이퍼와 상기 접착층을 접착하는 공정과, 상기 반도체 웨이퍼를 절단하는 공정을 포함한다.
이 반도체 장치의 제조 방법에서는, 다이싱 시트에 대하여 오목부를 형성하는 공정과, 이러한 오목부에 반도체 웨이퍼의 볼록 형상 부재를 끼워 넣으면서 반 도체 웨이퍼와 다이싱 시트를 접합하는 공정을 일련의 공정으로 실행하기 때문에, 매우 효율적으로 반도체 웨이퍼를 다이싱할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 반도체 웨이퍼에 돌출하여 마련된 볼록 형상 부재가 해당 반도체 웨이퍼를 관통하여 마련된 접속 전극이더라도 좋다. 이 제조 방법에 의하면, 상기 접속 전극을 통해 적층할 수 있는 반도체 장치를 제조할 수 있어, 높은 정밀도로 실장을 용이하게 실현할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 회로 기판은 앞서 기재한 본 발명에 따른 반도체 장치의 제조 방법에 의해 얻어진 반도체 장치를 구비한 것을 특징으로 한다. 이 구성에 의하면, 이전의 제조 방법에 의해 제조할 수 있는 높은 정밀도로 실장 가능한 반도체 장치에 의해 소형화, 경량화가 도모된 회로 기판이 제공된다.
본 발명의 전자기기는 앞서 기재한 본 발명에 따른 반도체 장치의 제조 방법에 의해 얻어진 반도체 장치를 구비한 것을 특징으로 한다. 또한 본 발명의 전자기기는 이전의 본 발명에 따른 회로 기판을 구비한 것을 특징으로 한다. 이들 구성에 의하면, 이전의 제조 방법에 의해 제조할 수 있는 높은 정밀도로 실장 가능한 반도체 장치, 내지 관계된 반도체 장치를 구비한 회로 기판을 구비하여, 소형화 및 경량화가 도모된 전자기기를 제공할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다.
도 1은 본 실시예에 따른 다이싱 시트를 적용할 수 있는 다이싱 장치의 개략 구성도이다. 다이싱 장치(100)는 다이싱 시트(55)를 통해 링 프레임(69)에 고정된 반도체 웨이퍼(전자 부품 집합체)(10)를 장치 내에서 반송하여, 다이싱하는 것으로 각각의 반도체 칩(전자 부품)(1)(도 5 참조)으로 분할하는 것이다.
또, 본 발명에 따른 다이싱 시트(55)는, 이하에 상세하게 설명하는 바와 같이, 반도체 웨이퍼를 관통하여 돌출하는 접속 단자를 구비한 반도체 웨이퍼의 다이싱 처리에 이용하기 적합한 것이지만, 이 다이싱 시트(55)를 이용하여 다이싱 공정을 실행할 수 있는 전자 부품 집합체는 상기 형태의 반도체 웨이퍼에 한정 이루어되는 것은 아니다. 즉, TAB 테이프와 같은 수지 기판 상에 복수의 반도체 칩이 연설된 것이나, 반도체 웨이퍼에 연설된 반도체 소자를 수지층으로 밀봉하는 반도체 패키지, 또는 세라믹 기판이나 유리 기판 상에 전자 소자를 형성한 것을 각각의 전자 부품으로 분할하는 공정에도 본 발명에 따른 다이싱 테이프를 적합하게 이용할 수 있다.
다이싱 장치(100)에는, 반도체 웨이퍼(10)를 수용하는 카세트(61)와, 카세트(61)를 상하로 이동할 수 있게 얹어 놓은 카세트 탑재대(60)와, 카세트(61)로부터 반도체 웨이퍼(10)를 취득하고, 임시 세팅부(62)에 반출하는 반출 기구(63)와, 임시 세팅부(62)에 배치된 반도체 웨이퍼(10)를 척 테이블(64) 상으로 반송하는 제 1 반송부(65)와, 척 테이블(64) 상에 탑재되어 고정된 반도체 웨이퍼(10)를 다이싱하는 다이싱 기구(66)와, 다이싱된 반도체 웨이퍼(10)를 세정부(68)까지 반송하는 제 2 반송부(67)를 구비하고 있다.
또, 실제의 다이싱 장치에서는, 임시 세팅부(62)이나 다이싱 기구(66), 세정 부(68) 등은 방진 커버에 의해 덮인 상태로 동작하게 되어 있지만, 본 예에서는 도면을 보기 쉽게 하기 위해서 그 도시를 생략하고 있다.
다이싱 기구(66)에는, 링 형상의 다이싱 블레이드(도 6(d) 참조)와, 다이싱 블레이드를 회전 구동하는 구동 수단이 구비되어 있고, 다이싱 블레이드를 회전시켜 반도체 웨이퍼를 절단하는 기능을 갖는다. 다이싱 기구(66)에는, 척 테이블(64) 상에 탑재된 반도체 웨이퍼(10)의 다이싱 위치를 검출하기 위한 위치 검출 수단이 마련된다. 이러한 위치 검출 수단은, 예컨대, 반도체 웨이퍼(10)에 광을 조사하는 광 조사 수단과, 반도체 웨이퍼(10) 상의 광 조사 영역을 촬상하는 촬상 수단(CCD 카메라 등)으로 구성된다.
또한, 다이싱 기구(66)는 두 가지의 다이싱 블레이드(예컨대, 칼날이 테이퍼형 에지인 것과, 칼날이 대략 스트레이트인 것)를 구비하고 있어도 좋다. 칼날이 테이퍼형 에지(단면 대략 V자 형상)의 다이싱 블레이드를 이용하여 반도체 웨이퍼의 도중까지 다이싱하고(중간 다이싱), 그 후 동일한 다이싱 라인을 따라 칼날이 일직선(단면 대략 U자 형상)인 다이싱 블레이드에 의해 다이싱하는 것으로, 반도체 칩의 절단면에서의 크랙이나 치핑(chipping)의 발생을 억제할 수 있다.
도 2는 도 1에 나타내는 링 프레임(69) 등의 측단면도이며, 링 프레임(69)의 도시 하면 측에 다이싱 시트(55)가 접착되고, 링 프레임(69) 내의 다이싱 시트(55) 상에 반도체 웨이퍼(10)가 접착되어 있다. 그리고, 이와 같이 구성된 워크피스가 다이싱 장치(100) 내에 도입되어 반송되고, 척 테이블(64)에 고정되게 되어 있다.
도 3은 도 1 및 도 2에 나타내는 워크피스의 평면 구성도이며, 도 4는 반도 체 웨이퍼(10)의 평면 구성도이다. 또한, 도 5는 도 3 및 도 4에 나타내는 A-A선 단면 구성도이다.
도 3 및 도 5에 나타내는 바와 같이, 링 프레임(69)에 접착된 다이싱 시트(55)의 상면(도 3 전방)에는, 복수의 오목부(50a)가 형성되어 있고, 오목부(50a)는 평면에서 보아 구형 프레임 형상으로 배열되어 오목부군을 이루고, 이러한 오목부군이 평면에서 보아 대략 매트릭스 형상으로 배열되어 있다.
도 4에 나타내는 바와 같이, 반도체 웨이퍼(10)의 능동면(도 4 바로 앞 측면)에는, 복수의 구획 영역(샷(shot) 영역)(10c)이 평면에서 보아 매트릭스 형상으로 설정되어 있고, 각 구획 영역(10c) 내에는, 트랜지스터, 메모리 소자, 그 밖의 전자 소자 및 전기 배선 및 전극 패드 등으로 이루어지는 전자 회로가 형성됨과 동시에, 반도체 웨이퍼(10)를 판 두께 방향으로 관통하는 복수의 접속 전극(28)이 형성되어 있다(도 5 참조). 접속 전극(28)은 각 구획 영역(10c)의 각 변을 따라 평면에서 보아 구형 프레임 형상으로 배열되어 있다. 그리고, 다이싱 장치(100)는, 도 4에 나타내는 반도체 웨이퍼(10)를, 구획 영역(10c, 10c) 사이에 설정된 다이싱 라인 d를 따라 절단하고, 도 5에 나타내는 바와 같이, 각각의 반도체 칩(1)으로 분할하게 되어 있다.
(다이싱 시트)
다이싱 시트(55)는, 도 5에 나타내는 바와 같이, 기재(51)와 그 일면(도시 상면) 측에 형성된 접착층(50)을 구비하여 구성되어 있다. 접착층(50)의 표면에는 복수의 오목부(50a)가 형성되어 있고, 각 오목부(50a)는 반도체 웨이퍼(10)를 관통하는 접속 전극(28)의 돌출 부분을 수용하고 있다.
기재(51)에는, 종래 공지의 다이싱 시트와 동일한 기재를 아무런 제한없이 이용할 수 있다. 예컨대, 수지 필름을 적합하게 이용할 수 있어, 폴리에틸렌 필름(polyethylene film), 폴리프로필렌 필름(polypropylene film), 셀룰로오스 필름(cellulose film), 폴리에스테르 필름(polyester film), 폴리카보네이트 필름(polycarbonate film) 등이 예시되고, 또한, 폴리에스테르 필름 상에 플루오르화물 코트(fluoride coat) 또는 카르바미드 코트(carbamide coat) 또는 페인터블성 가교 실리콘을 코팅한 필름이나, 폴리에스테르 필름을 베이스로 하여, 건식 적층법으로 폴리에틸렌 필름 또는 폴리메틸 펜텐 폴리머 필름(polymethyl pentene polymer film)을 적층한 필름 등이 예시된다.
접착층(50)에는, 종래 공지의 각종 감압성 접착제를 이용할 수 있다. 이러한 접착제로는, 예컨대, 고무계, 아크릴계, 실리콘계, 폴리비닐에테르 등의 접착제를 적용할 수 있다. 또한, 광경화형이나 가열 발포형 접착제도 이용할 수 있다. 광경화형 접착제로는, 아크릴계 접착제와 광중합성 화합물을 주성분으로 하는 것이 알려져 있다. 상기 광중합성 화합물로는, 예컨대, 광 조사에 의해 삼차원 망형상화할 수 있는 분자 내에 광중합성 탄소-탄소 2중 결합을 적어도 두 개 이상 갖는 저분자량 화합물이 널리 이용되고 있고, 구체적으로는, 트리메틸올 프로판 트리아크릴레이트(trimethylol propane triacrylate), 테트라메틸올 메탄 테트라아크릴레이트(tetramethylol methane tetraacrylate), 펜타에리 트리톨트리아크릴레이트 (pentaery thritoltriacrylate), 펜타에리 트리톨테트라아크릴레이트(pentaery thritoltetraacrylate), 디펜타에리트리톨 모노히드록시 펜타아크릴레이트(dipentaerythritol monohydroxy pentaacrylate), 디펜타에리트리톨 헥사아크릴레이트(dipentaerythritol hexaacrylate) 또는 1,4-부티렌글리콜 디아크릴레이트(1,4 -butyleneglycol diacrylate), 1,6-헥산디올 디아크릴레이트(1,6-hexanediol diacrylate), 폴리에틸렌글리콜 디아크릴레이트(polyethyleneglycol diacrylate), 올리고에스테르 아크릴레이트(oligoester acrylate), 우레탄 아크릴레이트(urethane acrylate) 등이다.
광경화형 접착제에는, 광중합 개시제(photo polymerization initiator)를 혼입할 수도 있다. 개시제의 첨가에 의해 광 조사에 의한 중합경화 시간 및 광 조사량을 적게 할 수 있다. 이 개시제에는, 벤조인 화합물(benzoin compound), 아세토페논 화합물(acetophenone compound), 아실포스피녹사이드 화합물(acylphosfinoxide compound), 티타노센 화합물(titanocene compound), 디옥산탄 화합물(thioxanthene compound), 퍼옥사이드 화합물(peroxide compound) 등의 광 개시제, 아민(amine)이나 키논(quinone) 등의 광 증감제 등을 이용할 수 있다.
접착층(50)을 구성하는 접착제에는, 광이나 열을 가하는 것에 의해 가스를 발생시키는 가스 발생제를 첨가하여도 좋다. 이 경우, 광 조사나 가열에 의해 접착층(50)이 경화되는 것에 의한 접착력의 저하에 더하여, 광 조사나 가열에 의해 발생한 가스가 접착층(50)과 반도체 웨이퍼(10)의 계면으로 이행하여 접착력을 저하시키는 작용을 나타내므로, 다이싱 후의 반도체 칩의 픽업이 보다 용이하게 된 다.
이러한 가스 발생제로는, 예컨대, 아조 화합물, 아지드 화합물이 적합하게 이용되고, 취급의 용이함이나 가스의 제어성의 점에서 아조 화합물을 이용하는 것이 바람직하다. 아조 화합물로는, 예컨대, 2,2'-아조비스-(N-부틸-2-메틸 프로피온산 아미드), 디메틸2,2'-아조비스이소부틸레이트, 4,4'-아조비스(4-시안 카르보닉 산), 2,2'-아조비스(2,4,4-트리메틸 펜탄) 등을 들 수 있다. 이들 아조 화합물은 광, 열 등을 가함으로써 질소 가스를 발생시킨다.
상기 구성을 구비한 본 실시예의 다이싱 시트(55)는 접착층(50)에 오목부(50a)가 형성되어 있는 것에 의해, 반도체 웨이퍼(10)를 접착했을 때에는 충분한 접착력을 갖고 반도체 웨이퍼(10)를 고정할 수 있고, 반도체 웨이퍼(10)를 다이싱하여 각각의 반도체 칩(1)으로 분할한 후에 있어서는, 반도체 칩(1)을 접착층(50)으로부터 용이하게 박리할 수 있어, 확실하게 반도체 칩(1)을 픽업할 수 있게 되어 있다.
또, 접착층(50)의 표면에 형성된 오목부(50a)는, 본 실시예에서는 평면에서 보아 구형상이지만, 접속 전극(28)을 수용할 수 있으면 어떤 형상이더라도 좋고, 평면에서 보아 원형상, 다각형 형상 등, 다양한 형상을 채용할 수 있다.
(다이싱 시트의 제조 방법 및 다이싱 방법)
다음에, 상기 다이싱 시트(55)의 제조 방법과 동시에, 해당 다이싱 시트(55)를 이용한 다이싱 공정에 대하여 설명한다. 도 6은 본 발명에 따른 다이싱 시트(55)를 이용하는 다이싱 공정을 나타내는 단면 공정도이다.
우선, 도 6(a)에 나타내는 바와 같이, 수지 필름 등으로 이루어지는 기재(51)를 준비했으면, 도 6(b)에 나타내는 바와 같이, 기재(51) 상에 접착층(50)을 형성한다. 접착층(50)을 형성하기 위해서는, 앞서 열거한 접착제를, 롤 코터(roll coater), 나이프 코터(knife coater), 그라비아 코터(gravure coater), 다이 코터(die coater), 리버스 코터(reverse coater) 등 공지 방법에 따라 적절한 두께로 도포하여 건조시킨다. 또는, 시트 형상으로 성형된 접착제로 이루어지는 접착 시트를 기재(51)에 접합하여도 좋다.
계속해서, 기재(51) 상에 형성된 접착층(50)의 표면에, 복수의 오목부(50a)를 형성한다.
이들 오목부(50a)의 형성 방법으로는, 오목부(50a)에 상당하는 볼록 형상을 구비한 금형을 접착층(50)에 대하여 가압하는 것에 의해 형상을 전사하는 방법, 절삭 수단을 이용하여 접착층(50)을 직접 가공하는 방법, 레이저광 조사에 의해 접착층(50)을 부분적으로 제거하는 방법, 소정 패턴의 마스크재를 접착층(50) 상에 형성하고, 마스크재를 통해 접착층(50)을 부분적으로 제거하는 방법 등을 이용할 수 있다. 또는, 미리 오목부(50a)가 마련된 접착 시트를 기재(51)와 접합하여 다이싱 시트(55)를 구성하여도 좋다.
상기 금형을 가압하여 접착층(50)에 요철 형상을 형성하는 방법을 이용하는 경우, 금형을 가열 가압하는 것에 의해, 접착층(50)으로의 형상 전사성이나 가공 효율의 향상을 도모할 수 있지만, 접착층(50)을 가열하면, 접착층(50)의 반응이 진 행되어 경화하거나, 가스가 발생하거나 하는 경우가 있으므로, 금형의 가열 온도는 상기 경화나 가스가 발생하지 않는 정도, 예컨대, 100℃ 미만의 온도로 하는 것이 바람직하다.
도 6(b)에 나타내는 오목부(50a)의 깊이(50d)는 후단의 공정에서 오목부(50a)에 삽입되는 접속 전극(28)의 돌출 높이(반도체 웨이퍼(10)의 접착면으로부터의 돌출 높이)의 50% 이상인 것이 바람직하고, 70% 이상인 것이 보다 바람직하다. 바람직하게는, 상기 접속 전극(28)의 돌출 높이보다 큰 깊이로 형성한다. 상기 접속 전극(28)의 돌출 높이보다 작은 깊이의 오목부(50a)에 접속 전극(28)을 삽입하면, 접속 전극(28)의 선단부는 오목부(50a)의 저면으로부터 접착층(50)으로 진입하는 것으로 되기 때문에, 접착층(50)은 기재(51)와 관통 전극(28)이 접촉하지 않는 정도의 두께, 즉 접속 전극(28)의 돌출 높이보다 큰 층 두께로 형성해 두는 것이 바람직하다. 접착층(50)을 관통한 접속 전극(28)이 기재(51)와 접촉하고, 또는 기재(51)를 가압하는 상태로 하면, 접속 전극(28)의 근방으로 접착층(50)과 반도체 웨이퍼(10)의 밀착이 불충분하게 되어, 다이싱 시의 칩 플로팅의 원인으로 될 우려가 있기 때문이다.
또한, 상기 오목부(50a)는 접착층(50)을 관통하여 형성되어 있어도 좋다. 접착층(50)을 관통하는 오목부(50a)를 마련한 경우에는, 반도체 웨이퍼(10)의 접속 전극(28)과 접착층(50)이 접촉되지 않게 되기 때문에, 다이싱 후에 반도체 칩(1)을 접착층(50)으로부터 박리시키는 것이 보다 용이하게 된다.
상기 오목부(50a)를 형성했으면, 다이싱 시트(55)를 링 프레임(69)(도 6(a) 에서 도 6(b)에서는 도시 생략)에 접착한 후, 도 6(c)에 나타내는 바와 같이 접착층(50)에 반도체 웨이퍼(10)를 접착한다. 그 때, 반도체 웨이퍼(10)와 접착층(50)을 위치 정렬하여, 반도체 웨이퍼(10)에 배열 형성된 접속 전극(28)이 대응하는 접착층(50)의 오목부(50a) 내에 삽입되도록 한다. 이 때, 기재(51) 또는 접착층(50)에 정렬 마크를 형성해 두면, 상기 반도체 웨이퍼(10)와의 위치 정렬을 정확히 실행할 수 있게 된다.
종래의 다이싱 시트에서는, 접착층(50) 표면에 오목부(50a)가 설치되지 않으므로, 접착면으로부터 돌출하는 접속 전극(볼록 형상 부재)(28)을 구비한 반도체 웨이퍼(10)를 접합하고자 하면, 접속 전극(28)에 의해 접착층이 눌려져 접속 전극(28) 주변에 공간이 발생하여, 반도체 웨이퍼(10)의 접착이 충분하지 않게 되고, 다이싱 시에 칩 플로팅이나 크랙이 발생하기 쉽게 된다고 하는 문제가 있었다. 또한, 상기 공간을 없애기 위해 접착층의 층 두께를 크게 하고, 접속 전극(28)의 돌출 부분을 접착층에 매립시키는 방법을 채용하면, 반도체 웨이퍼(10)는 양호하게 접착되지만, 다이싱 후에 반도체 칩을 박리할 때에, 접속 전극(28)이 접착층에 파고 들어가 있기 때문에 박리가 곤란하게 된다고 하는 문제가 발생하고 있었다. 이에 대하여, 본 실시예의 경우, 다이싱 시트(55)와 반도체 웨이퍼(10)를 접착하는데 있어, 다이싱 시트(55)에 형성된 오목부(50a)에 반도체 웨이퍼(10)의 볼록 형상 부재인 접속 전극(28)을 삽입하기 때문에, 반도체 웨이퍼(10)의 접착면과 접착층(50)은 접속 전극(28)에 의해 저해되지 않고 양호하게 접착되어, 반도체 웨이퍼(10)는 양호하게 지지된다.
반도체 웨이퍼(10)가 접합되는데 있어서는, 다이싱 시트(55)에 장력을 걸어 두어도 좋고, 장력을 걸지 않는 상태로 접합하여도 좋다. 또한, 양자의 접합을 진공 중에서 행하여도 좋다. 단, 다이싱 시트(55)에 장력을 부가하는 경우에는 기재(51)가 탄성 변형하기 때문에, 오목부(50a)와 반도체 웨이퍼(10)의 접속 전극(28)의 위치가 어긋나지 않는 범위에서 응력을 부가하고, 다이싱 시트(55)의 휨을 제거한다.
기재(51)에 마련하는 정렬 마크로는, 인쇄나 펀치 구멍, 레이저 마크 등을 이용할 수 있고, 접착층(50)에 마련하는 정렬 마크로는, 펀치 구멍이나 레이저 마크를 적합하게 이용할 수 있다. 또한 접착층(50)에 정렬 마크를 마련하는 경우에, 이전의 오목부(50a)를 형성하는 공정에서, 오목부(50a)의 가공과 동시에, 오목부(50a)의 형성 수단을 이용하여 정렬 마크를 형성하여도 좋다.
또한, 본 실시예의 경우, 반도체 웨이퍼(10)를 관통하여 접속 전극(28)이 마련되기 때문에, 접착층(50) 상에 형성된 오목부(50a)를 정렬 마크로서 이용하고, 접속 전극(28)을 직접 오목부(50a)에 위치 정렬하여도 좋다.
다이싱 시트(55)와 반도체 웨이퍼(10)의 접합이 종료했으면, 도 1에 나타내는 바와 같이, 링 프레임(69) 및 반도체 웨이퍼(10)(워크피스)를 다이싱 장치(100)의 카세트(61)에 수납한다. 그리고, 상기 워크피스를 카세트(61)로부터 반출 기구(63)에 의해 반출하여, 임시 세팅부(62)에 탑재한다. 또한, 이 임시 세팅부(62)에 탑재된 워크피스를, 제 1 반송부(65)에 의해 척 테이블(64) 상으로 반송한다. 이어서, 척 테이블(64)에 구비된 고정 클램프(도시 생략)에 의해 링 프레임(69)을 척 테이블(64)에 고정한다. 이와 같이 고정했으면, 척 테이블(64)을 다이싱 기구(66)의 가공 위치로 이동한다.
계속해서, 도 6(d)에 나타내는 바와 같이, 다이싱 기구(66)에 구비된 다이싱 블레이드(66a)를, 도 4에 나타내는 다이싱 라인 d를 따라 이동시키고, 반도체 웨이퍼(10)의 다이싱을 행하여, 각각의 반도체 칩(1)으로 분할한다. 도 6(d)에서는 반도체 웨이퍼(10)만을 절단하고 있지만, 반도체 웨이퍼(10)와 동시에 접착층(50)을 절단하여도 좋다. 기재(51)를 손상시키지 않는 범위에서 접착층(50)을 절단해 두면, 반도체 칩(1)의 박리 시에 다이싱 시트(55)를 신장하여 칩 간격을 확대할 때에, 반도체 칩(1)의 접착 상태를 양호하게 유지하면서 간격을 확대시킬 수 있어, 원하는 칩만을 확실히 픽업할 수 있게 된다.
다이싱에 있어서는, 단면 형상이 다른 두 가지 이상의 다이싱 블레이드를 이용하여, 반도체 웨이퍼(10)의 두께 방향에서 2단계 이상의 가공을 하는 것이 좋다. 이는 반도체 웨이퍼(10)의 절단면에서의 크랙을 효과적으로 방지할 수 있기 때문이다.
상기 다이싱 처리가 종료했으면, 제 2 반송부(67)에 의해 워크피스를 세정부(68)로 반송하여, 반도체 웨이퍼(10)를 세정한다. 그리고, 세정 처리가 종료했으면, 제 1 반송부(65)에 의해 워크피스를 임시 세팅부(62)로 반송하여, 임시 세팅부(62)에 탑재된 워크피스를 반출 기구(63)에 의해 카세트(61)의 소정 위치로 복귀시킨다.
또, 상기 세정 처리에 앞서, 다이싱 시트(55)에의 자외선 조사 내지 가열에 의해 접착층(50)의 접착력을 저하시켜도 좋고, 세정 후에 이러한 자외선 조사 처리 내지 가열 처리를 행하여도 좋다.
다음에, 도 6(e)에 나타내는 바와 같이, 다이싱 후의 반도체 칩(1)을 다이싱 시트(55)로부터 빼앗는다. 구체적으로는, 기재(51)의 이면(도시 하면) 측으로부터 니들(121)을 관통시켜 반도체 칩(1) 중 하나를 들어 올림과 동시에, 니들(121)과 동기하여 동작하는 흡착 콜레트(122)에 의해 그 반도체 칩(1)을 흡착하여 반도체 웨이퍼(10)로부터 취출한다.
이 반도체 칩(1)의 픽업에 있어서도, 본 발명에 따른 다이싱 시트(55)를 이용하여 있는 것에 의해 원활하게 픽업 동작을 할 수 있다. 즉, 본 실시예의 다이싱 시트(55)에서는, 반도체 칩(1)의 접속 전극(28)에 대응하는 부분의 접착층(50)에 오목부(50a)가 형성되어 있고, 접속 전극(28)의 돌출 부분이 이 오목부(50a)에 수용되어 있기 때문에, 접속 전극(28)과 접착층(50)은 비접촉 상태, 또는 접속 전극(28) 선단의 일부만이 접착층(50)에 삽입된 상태로 되어있다. 따라서, 반도체 칩(1)을 접착층(50)으로부터 박리할 때에, 접속 전극(28)이 접착층(50)으로 파고 들어가 떨어지지 않게 되는 것과 같은 불량을 발생시키지 않고, 반도체 칩(1)을 파손시키지 않고 용이하게 다이싱 시트(55)로부터 박리할 수 있다.
이상의 실시예에서는, 다이싱 시트(55)의 접착층(50)에, 접착되는 반도체 웨이퍼(10)의 각 접속 전극(28)에 대응한 오목부(50a)가 형성되어 있는 구성을 예시하여 설명했지만, 본 발명에 따른 다이싱 시트의 구성은 상기 실시예에 한정되는 것이 아니다.
예컨대, 도 7(a)에 나타내는 바와 같이, 반도체 웨이퍼(10)에 형성된 각 구획 영역(10c)에, 높은 정밀도로 접속 전극(28)이 형성되어 있는 경우, 각각의 접속 전극(28)에 대응한 오목부(50a)를 접착층(50)에 형성하는 것이 곤란해진다고 생각된다. 그래서, 도 7(b)에 나타내는 바와 같이, 각 구획 영역(10c) 내의 접속 전극(28)의 모두를 일괄하여 삽입할 수 있게 하기 위해, 평면에서 보아 구형 프레임 형상의 오목부(50a)를 접착층(50)에 형성하여도 좋다. 이 경우에도, 반도체 웨이퍼(10)를 양호하게 접착 지지할 수 있고, 또한 다이싱 후에는 반도체 칩을 용이하게 박리할 수 있는 다이싱 시트를 구성할 수 있다.
또, 본 형태에 있어서도, 각 오목부(50a)는 대응하는 구획 영역(10c) 내(즉 다이싱 라인 d와 겹치지 않는 영역)에 배치하는 것이 바람직하다. 다이싱 시의 칩 플로팅이나 크랙을 방지하기 위함이다.
(반도체 장치)
다음에, 도 3에 나타내는 반도체 웨이퍼(10)를 다이싱하여 얻어지는 반도체 칩(1)의 상세 구조 및 그 제조 방법에 대하여, 도면을 참조하면서 설명한다.
도 8은 앞서 기재한 반도체 칩(1)의 주요부를 나타내는 단면도이다. 도 8에 나타내는 바와 같이, 본 발명에 따른 제조 방법에 의해 얻어지는 반도체 칩(반도체 장치)(1)은 실리콘으로 이루어지고, 두께가 50㎛ 정도의 반도체 웨이퍼(10)와, 이 반도체 웨이퍼(10)에 형성된 관통공 H4 내에 절연막(22)을 거쳐 마련된 관통 전극으로서의 접속 전극(28)을 구비한다. 여기서, 관통공 H4는 반도체 웨이퍼(10)의 능동면(도시 상면) 측으로부터 이면(도시 하면) 측에 걸쳐 관통하여 형성된 것이다. 반도체 웨이퍼(10)는 그 능동면 측에 트랜지스터나 메모리 소자, 그 밖의 전자 소자로 이루어지는 집적 회로(도시하지 않음)를 형성한 것이고, 이 능동면 측의 표면에 절연막(12)이 형성되어 있고, 또한 그 위에는 BPSG(boracic acid silicic acid glass) 등으로 이루어지는 층간 절연막(14)이 형성되어 있다.
층간 절연막(14)의 표면의 소정 개소에는, 전극 패드(16)가 형성되어 있다. 전극 패드(16)는 Ti(티탄) 등으로 이루어지는 제 1 층(16a), TiN(질화티탄) 등으로 이루어지는 제 2 층(16b), AlCu(알루미늄/구리) 등으로 이루어지는 제 3 층(16c), TiN 등으로 이루어지는 제 4 층(캡 층)(16d)이 그 순서대로 적층되어 형성된 것이다.
또, 이 전극 패드(16)의 구성 재료에 있어서는, 전극 패드(16)에 필요로 되는 전기적 특성, 물리적 특성 및 화학적 특성에 따라 적절히 변경할 수 있다. 예컨대, 집적화용 전극으로서 일반적으로 이용되는 Al만을 이용하여 전극 패드(16)를 형성하여도 좋고, 또한 전기 저항이 낮은 동만을 이용하여 전극 패드(16)를 형성하여도 좋다.
여기서, 전극 패드(16)는 반도체 칩(1)의 주변부에 배열하여 형성되고, 또는 그 중앙부에 배열하여 형성되어 있고, 이들 전극 패드(16)의 아래쪽에는 집적 회로가 형성되지 않게 되어 있다. 이들 전극 패드(16)를 피복하도록 하고, 상기 층간절연막(14)의 표면에는 패시베이션막(18)이 형성되어 있다. 패시베이션막(18)은 산화규소나 질화규소, 폴리이미드 수지 등으로 형성되고, 예컨대, 1㎛ 정도의 두께 로 형성된 것이다.
또한, 전극 패드(16)의 중앙부에는 패시베이션막(18)의 개구부 H1이 형성되고, 또한 전극 패드(16)의 개구부 H2도 형성되어 있다. 또, 개구부 H1의 내경은 100㎛ 정도로 형성되어 있고, 개구부 H2의 내경은 개구부 H1의 내경보다도 작은 60㎛ 정도로 형성되어 있다. 한편, 패시베이션막(18)의 표면 및 개구부 H1 및 개구부 H2의 내면에는, SiO2 등으로 이루어지는 절연막(20)이 형성되어 있다. 이러한 구성에 의해, 전극 패드(16)의 중앙부에는, 절연막(20), 층간 절연막(14), 절연막(12) 및 반도체 웨이퍼(10)를 관통하는 구멍부 H3이 형성되어 있다. 구멍부 H3의 내경은 개구부 H2의 내경보다 작고, 예컨대, 50㎛ 정도로 형성되어 있다. 또, 구멍부 H3은 본 실시예에서는 평면에서 보아 원형상이지만, 이것에 한정되는 것은 아니고, 예컨대, 평면에서 보아 구형상이더라도 좋다.
구멍부 H3의 내벽면 및 절연막(20)의 표면에는, SiO2 등으로 이루어지는 절연막(22)이 형성되어 있다. 이 절연막(22)은 전류 리크의 발생, 산소나 수분 등에 의한 침식 등을 방지하기 위한 것이고, 본 실시예에서는, 예컨대, 1㎛ 정도의 두께로 형성되어 있다. 또한, 절연막(22)은, 특히, 구멍부 H3의 내벽면을 덮고 있는 쪽으로부터, 그 일단 측이 반도체 웨이퍼(10)의 이면으로부터 돌출한 상태로 되어있다.
한편, 전극 패드(16)의 제 3 층(16c)의 표면에 형성된 절연막(20) 및 절연막(22)은 개구부 H2의 가장자리를 따라 일부 제거되어 있고, 노출된 전극 패드(16)의 제 3 층(16c)의 표면 및 절연막(22)의 표면(내면)에는, 하지막(24)이 형성되어 있다. 하지막(24)은 절연막(22) 등의 표면(내면)에 형성된 배리어층(배리어 금속)과, 배리어층의 표면(내면)에 형성된 시드층(시드 전극)에 따라 구성된 것이다. 배리어층은, 후술하는 접속 전극(28) 형성용 도전 재료가 반도체 웨이퍼(10)로 확산되는 것을 방지하기 위한 것으로, TiW(티탄텅스텐)이나 TiN(질화티탄) 등에 의해 형성된 것이다. 한편, 시드층은 후술하는 접속 전극(28)을 도금 처리에 의해 형성할 때의 전극으로 되는 것으로, Cu나 Au(금), Ag(은) 등에 의해 형성된 것이다.
이러한 하지막(24)의 내측에는, Cu나 W 등의 전기 저항이 낮은 도전 재료로 이루어지는 접속 전극(28)이, 개구부 H1, 개구부 H2 및 구멍부 H3으로 이루어지는 관통공 H4 내에 매립된 상태로 형성되어 있다.
또, 접속 전극(28)을 형성하는 도전 재료로는, 폴리실리콘에 B(붕소)나 P(인) 등의 불순물을 도핑한 재료를 이용하는 것으로 할 수 있고, 이러한 재료를 이용하여 형성한 경우에는 반도체 웨이퍼(10)에의 금속 확산을 방지할 필요가 없어지기 때문에, 상술한 배리어층을 형성할 필요는 없다.
또한, 이 접속 전극(28)과 상기 전극 패드(16)는 도 8 중 P1부에서 서로 전기적으로 접속된 것으로 되어 있다. 접속 전극(28)의 반도체 웨이퍼(10) 이면 측에서의 단부는 반도체 웨이퍼(10)의 이면보다도 돌출한 상태로 되어 있고, 또한 이 하단부에서의 단면은 외부로 노출된 상태로 되어있다. 또, 접속 전극(28)의 주위에는 절연막(22)이 배치되어 있고, 이 절연막(22)의 일단 측도 반도체 웨이퍼(10)의 이면으로부터 돌출된 상태로 되어있다.
한편, 접속 전극(28)은 반도체 웨이퍼(10)의 능동면 측에도 돌출하여 형성되어 있고, 이 돌출된 부분의 외형은 상기한 이면 측으로 돌출된 절연막(22)의 외경보다 큰 외경으로 형성된 것이고, 본 실시예에서는 평면에서 보아 원형상 또는 정방형 형상 등으로 형성된 것이다. 이 능동면 측으로 돌출된 부분의 선단부에는 오목부(30)가 형성되어 있고, 이 오목부(30)를 매립하도록 납재로서의 땜납(32)이 형성되어 있다. 이 땜납(32)은 구체적으로는 납프리 땜납이다.
접속 전극(28)의 선단부에 형성된 오목부(30)의 깊이는 접속 전극(28)의 반도체 웨이퍼(10)의 이면으로부터의 돌출량보다도 작아지도록 설정되어 있다. 환언하면, 접속 전극(28)의 반도체 웨이퍼(10)의 이면으로부터의 돌출량은 오목부(30)가 깊이보다도 큰 깊이로 설정되어 있다. 예컨대, 접속 전극(28)의 높이(하지막(24)으로부터 돌출되어 있는 부분)가 20㎛ 정도로서 오목부(30)의 깊이가 10㎛ 정도인 경우, 접속 전극(28)의 반도체 웨이퍼(10)의 이면으로부터의 돌출량은 20㎛ 정도로 설정된다. 이와 같이 오목부(30)의 깊이를 설정함으로써 반도체 칩(1)을 복수 적층할 때에, 적층되는 반도체 칩(1)에 형성된 접속 전극(28)의 선단부(반도체 웨이퍼(10)의 이면 측으로 돌출한 부분의 선단부)가 오목부(30)의 최저부에 접촉한 상태가 되어도, 땜납(32)이 적층되는 반도체 칩(1)의 이면에 부착되는 것을 방지할 수 있다.
(반도체 장치의 제조 방법)
다음에, 이상 설명한 구성의 반도체 칩(1)(반도체 웨이퍼(10))의 제조 방법 에 대하여 설명한다. 도 9(a) 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 순서의 일례를 나타내는 공정도이다. 이하, 이들 도면을 순서대로 참조하여 제조 순서의 일례에 대해 설명한다.
또, 반도체 칩의 형상은 일반적으로는 직방체(입방체를 포함함)이지만, 그것에 한정되지 않고, 예컨대, 구(球) 형상이더라도 좋다.
우선, 처리 대상물인 반도체 웨이퍼의 구성에 대하여 설명한다. 도 9(a)는 본 실시예의 반도체 칩의 제조에 이용되는 반도체 웨이퍼의 일부를 나타내는 단면도이다. 도 9(a)에서, 도시하지 않은 트랜지스터, 메모리 소자, 그 밖의 전자 소자로 이루어지는 집적 회로가 형성된 Si(실리콘) 등의 반도체 웨이퍼(10)의 표면(능동면)에는 절연막(12)이 형성되어 있다. 이 절연막(12)은, 예컨대, 반도체 웨이퍼(10)를 구성하는 반도체 기판의 기본 재료인 Si(실리콘)의 산화막(SiO2)으로 형성되어 있다.
절연막(12) 상에는, BPSG으로 이루어지는 층간 절연막(14)이 형성되어 있다. 층간 절연막(14) 상에는, 도시하지 않은 개소에서 반도체 웨이퍼(10)에 형성된 집적 회로와 전기적으로 접속된 전극 패드(16)가 형성되어 있다. 이 전극 패드(16)는 Ti(티탄)으로 이루어지는 제 1 층(16a), TiN(질화티탄)으로 이루어지는 제 2 층(16b), AlCu(알루미늄/구리)로 이루어지는 제 3 층(16c) 및 TiN으로 이루어지는 제 4 층(캡 층)(16d)을 순서대로 적층하여 형성되어 있다.
전극 패드(16)는, 예컨대, 스퍼터링에 의해 제 1 층(16a)∼제 4 층(16d)으로 이루어지는 적층 구조를 층간 절연막(14) 상의 전면에 형성하고, 레지스트 등을 이용하여 소정 형상(예컨대, 평면에서 보아 원 형상)으로 패터닝함으로써 형성된다. 또, 본 실시예에서는, 전극 패드(16)가 상기한 적층 구조에 의해 형성되어 있는 경우를 예로 들어 설명한다. 그러나, 전극 패드(16)는 이 구조로 제한되는 것은 아니고, 집적 회로의 전극으로서 일반적으로 이용되는 Al만으로 형성되어 있어도 좋지만, 전기 저항이 낮은 구리를 이용하여 형성하는 것이 바람직하다. 또한, 전극 패드(16)는 상기한 구성에 한정되지 않고, 필요로 되는 전기적 특성, 물리적 특성 및 화학적 특성에 따라 적절히 변경하여도 좋다.
전극 패드(16)는 반도체 웨이퍼(10)에 복수 형성된 반도체 칩 영역의 면의 적어도 한 변(많은 경우, 두 변 또는 네 변)을 따라 나란하게 형성된다. 또한, 이 전극 패드(16)는 각 반도체 칩 영역의 면의 변을 따라 형성되는 경우와, 중앙부에 나란하게 형성되는 경우가 있다. 또, 전극 패드(16)의 아래쪽으로는 전자 회로가 형성되어 있지 않은 점에 주의해야 한다. 상기 층간 절연막(14) 상에는 전극 패드(16)를 피복하도록 패시베이션막(18)이 형성되어 있다. 이 패시베이션막(18)은 SiO2(산화규소), SiN(질화규소), 폴리이미드 수지 등에 의해 형성할 수 있다. 또, 패시베이션막(18)의 두께는, 예컨대, 1㎛ 정도이다.
다음에, 이상의 구성의 기판에 대하여 실행하는 각 처리를 순차적으로 설명한다. 우선, 스핀 코트법, 디핑법, 스프레이 코트법 등의 방법에 의해 레지스트(도시 생략)를 패시베이션막(18) 상의 전면에 도포한다. 또, 이 레지스트는 전극 패드(16) 상을 덮고 있는 패시베이션막(18)을 개구하기 위해 이용하는 것이고, 포토 레지스트, 전자선 레지스트, X선 레지스트의 어느 것이라도 좋고, 포지티브형 또는 네거티브형의 어느 것이라도 좋다.
패시베이션막(18) 상에 레지스트를 도포하면, 프리베이크한 후에, 소정 패턴이 형성된 마스크를 이용하여 노광 처리 및 현상 처리를 행하고, 레지스트를 소정형상으로 패터닝한다. 또, 레지스트의 형상은 전극 패드(16)의 개구 형상 및 반도체 웨이퍼(10)에 형성하는 구멍의 단면 형상에 따라 설정된다. 레지스트의 패터닝이 종료되면, 포스트 베이크를 행한 후에, 도 9(b)에 나타내는 바와 같이, 전극 패드(16)를 덮는 패시베이션막(18)의 일부를 에칭하여 개구부 H1을 형성한다. 또, 본 실시예에서는, 패시베이션막(18)과 함께 전극 패드(16)의 일부를 하는 제 4 층(16d)도 에칭하고 있다. 개구부 H1은, 예컨대, 100㎛ 정도의 직경으로 형성된다. 도 9(b)는 패시베이션막(18)을 개구하여 개구부 H1을 형성하는 상태를 나타내는 단면도이다.
또, 에칭에는 건식 에칭을 적용하는 것이 바람직하다. 건식 에칭은 반응성 이온 에칭(RIE : Reactive Ion Etching)이더라도 좋다. 또한, 에칭으로서 습식 에칭을 적용하여도 좋다. 패시베이션막(18)에 개구부 H1을 형성한 후에, 패시베이션막(18) 상의 레지스트를 박리액에 의해 박리한다.
이상의 공정이 종료되면, 개구부 H1이 형성된 패시베이션막(18) 상의 전면에 레지스트(도시 생략)를 도포하고, 개구부 H1에 노출되어 있는 전극 패드(16) 상을 개구한 형상으로 레지스트를 패터닝하여 포스트베이크한 후, 건식 에칭에 의해 전 극 패드(16)를 개구한다.
도 9(c)는 전극 패드(16)를 개구하여 개구부 H2를 형성한 상태를 나타내는 단면도이다. 도 9(c)에 나타내는 바와 같이, 본 실시예에서는, 전극 패드(16)에 형성되는 개구부 H2의 개구 직경은 패시베이션막(18)에 형성된 개구부 H1의 직경보다 작은 직경(예컨대, 60㎛ 정도)으로 설정되어 있다. 또, 전극 패드(16)를 개구할 때에 이용하는 건식 에칭으로는 RIE를 이용할 수 있다. 전극 패드(16)에 개구부 H2를 형성하면, 박리액에 의해 레지스트를 박리하고, 다음 공정으로 진행한다. 이상의 공정이 종료하면, 개구부 H2에 노출되어 있는 층간 절연막(14), 전극 패드(16) 및 전극 패드(16) 위쪽의 패시베이션막(18) 상에 절연막(20)을 형성한다. 도 10(a)는 층간 절연막(14), 전극 패드(16) 및 전극 패드(16) 위쪽의 패시베이션막(18) 상에 절연막(20)을 형성한 상태를 나타내는 단면도이다.
이 절연막(20)은 후술하는 반도체 웨이퍼(10)를 천공할 때의 건식 에칭을 위한 마스크의 역할을 하고 있고, 본 예에서는 SiO2를 이용했지만, Si와의 선택비가 취해지면 포토 레지스트를 이용하여도 좋다. 또한, 그 막 두께는 천공하는 깊이에 의해 임의로 설정하면 좋다.
또, 절연막을 이용하는 경우, 예컨대, PECVD(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성한 TEOS(Tetra Ethyl Ortho Silicate : Si(OC2H5)4), 즉 PE-TEOS 및 오존 CVD를 이용하여 형성한 TEOS, 즉 O3-TEOS 또는 CVD을 이용하여 형성한 산화 실리콘을 이용할 수 있다. 또, 절연막(20)의 두께는, 예 컨대, 2㎛ 정도이다.
계속해서, 도 10(a)에 나타내는 반도체 기판의 표면의 전면에 레지스트(도시생략)를 도포하여, 층간 절연막(14) 상에 형성된 절연막(20)의 위쪽을 개구한 형상으로 레지스트를 패터닝하여 포스트베이크한 후, 건식 에칭에 의해 절연막(20), 층간 절연막(14) 및 절연막(12)의 일부를 에칭하여, 도 10(b)에 나타내는 바와 같이, 반도체 웨이퍼(10)의 표면을 노출시킨다. 도 10(b)는 절연막(20), 층간 절연막(14) 및 절연막(12)의 일부를 에칭하여, 반도체 웨이퍼(10)의 일부를 노출시킨 상태를 나타내는 단면도이다.
이상의 공정이 종료하면, 도 11(a)에 나타내는 바와 같이, 반도체 웨이퍼(10)를 천공한다.
또, 여기서는, 건식 에칭으로서 RIE나 ICP(Inductively Coupled Plasma)를 이용할 수 있다. 이 때, 이전의 후속 공정으로 형성한 절연막(20)이 마스크로 되지만, 절연막(20) 대신에 레지스트를 이용하여도 좋다. 도 11(a)는 반도체 웨이퍼(10)를 천공하여, 구멍부 H3을 형성한 상태를 나타내는 단면도이다. 도 11(a)에 나타내는 바와 같이, 반도체 웨이퍼(10)에 형성되는 구멍부 H3의 직경은 전극 패드(16)에 형성되는 개구부의 직경보다도 작은 직경(예컨대, 50㎛ 정도)으로 형성된다.
또, 구멍부 H3의 깊이는 최종적으로 형성하는 반도체 칩의 두께에 따라 적절히 설정된다.
구멍부 H3의 형성이 종료되면, 절연막(20) 상(전극(16)의 위쪽) 및 구멍부 H3의 내벽 및 저면에 절연막(22)을 형성한다. 도 11(b)는 절연막(20) 상(전극(16)의 위쪽) 및 구멍부 H3의 내벽 및 저면에 절연막(22)을 형성한 상태를 나타내는 단면도이다. 이 절연막(22)은 전류 리크의 발생, 산소 및 수분 등에 의한 침식 등을 방지하기 위해 마련된다. 절연막(22)은 PE-CVE 또는 오존 플라즈마를 이용한 오존 CVD 등의 화학 기상 성장법을 이용하여 형성된다.
계속해서, 상기한 공정에서 형성한 절연막(22)에 대하여 이방성 에칭을 실시하는 공정이 행해진다. 이 공정은 전극 패드(16)의 위쪽에 형성되어 있는 절연막(20) 및 절연막(22)의 일부를 제거하여 전극 패드(16)의 일부를 노출시키기 위해 마련된다. 또, 여기서, 절연막(22)에 대하여 실시하는 이방성 에칭은 RIE 등의 건식 에칭을 이용하는 것이 바람직하다. 도 12(a)는 절연막(22)에 대하여 이방성 에칭을 실시하는 공정을 도시하는 도면이다. 도 12(a)에 나타내는 바와 같이, RIE 등에 의한 건식 에칭은 레지스트가 도포되어 있지 않은 반도체 기판의 전면에 대하여 행해진다. 또, 도 12(a)에서, 부호 G는 건식 에칭에 의해 반도체 기판에 입사되는 반응성 가스를 나타내고 있다.
이 반응성 가스 G는 반도체 웨이퍼(10)의 표면(또는 절연막(12), 층간 절연막(14), 패시베이션막(18) 등의 접합면)에 대하여 거의 수직으로 입사되기 때문에, 반응성 가스 G의 입사 방향에서의 에칭이 촉진된다. 그 결과, 도 12(a) 중에 있어, 부호 P1을 부여한 개소(개구부 H2의 원주에 따른 개소)의 절연막(20) 및 절연막(22)이 제거되어 전극 패드(16)의 일부가 노출된다. 또, 이 때, 전체를 에칭하는 대신, 전기적인 접속을 필요로 하는 부분만 개구하도록, 즉, 도 12(a)의 P1부만 개구하도록, 레지스트를 이용하여 패터닝, 에칭을 행하여도 물론 관계없다.
이상의 공정이 종료하면, 구멍부 H3의 저면 및 절연막(22)의 내벽 및 상부에 하지막(24)을 형성하는 공정이 행해진다. 하지막(24)은 배리어층 및 시드층으로 이루어지고, 우선 배리어층을 형성한 후에, 배리어층 상에 시드층을 형성하는 것에 의해 성막된다. 여기서, 배리어층은, 예컨대, TiW 또는 TiN으로 형성되고, 시드층은 Cu로 형성된다. 이들은, 예컨대, 1MP(이온 금속 플라즈마)법, 또는 진공 증착, 스퍼터링, 이온 도금 등의 PVD(Physical Vapor Deposition)법, 또는 CVD 법을 이용하여 형성된다.
도 12(b)는 하지막(24)을 형성한 상태를 나타내는 단면도이다. 도 12(b)에 나타내는 바와 같이, 하지막(24)은 전극 패드(16)에 형성된 개구부 H2로부터 반도체 웨이퍼(10)에 형성된 구멍부 H3의 내벽에 걸쳐 연속적으로 형성된다. 또한, 전극 패드(16)의 위쪽에 형성된 절연막(22)의 측벽 및 절연막(20) 상에도 하지막(24)이 형성된다. 또, 하지막(24)을 구성하는 배리어층의 막 두께는, 예컨대, 100㎚ 정도이며, 시드층의 막 두께는, 예컨대, 수백 nm 정도이다.
하지막(24)의 형성이 종료되면, 하지막(24) 상의 전면에 걸쳐 도금 레지스트를 도포하고, 구멍부 H2가 형성되어 있는 개소가 개구된 형상으로 도금 레지스트를, 패터닝하여 도금 레지스트 패턴(26)을 형성한다. 이 때, 도금 레지스트(26)에 형성되는 개구의 직경은 구멍부 H2의 직경보다도 큰 직경(예컨대, 120㎛ 정도)으로 설정된다. 도금 레지스트 패턴(26)을 형성하면, 전기 화학 도금(ECP)법을 이용하여, 도 13(a)에 나타내는 바와 같이, 구멍부 H3의 내부 및 전극 패드(16)의 상부에 도금 처리를 실시하고, 구멍부 H3 내부를 구리로 매설하고, 또한 전극 패드(16) 상에 돌출된 형상의 접속 전극(28)을 형성하는 공정을 행한다.
도 13(a)는 접속 전극(28)을 형성한 상태를 나타내는 단면도이다. 여기서, 도금 처리를 할 때에 구멍부 H3의 내부를 구리로 매설할 필요가 있기 때문에, 도 13(a)에 나타내는 바와 같이, 접속 전극(28)의 상면은 평탄하게 되지 않고 중앙부가 우묵하게 들어간 형상으로 되어 오목부(30)가 형성된다. CMP(화학적 기계적 연마법) 등의 방법을 이용하면 접속 전극(28)의 상면을 평탄화할 수도 있지만, 본 실시예에서는 이 오목부(30)를 반도체 장치의 신뢰성 향상을 위해 적극적으로 이용하고 있다. 또, 오목부(30)의 깊이는 접속 전극(28)의 직경, 높이, 구멍부 H3의 직경 등에 의해 결정되지만, 예컨대, 접속 전극(28)의 높이(하지막(24)으로부터 돌출되어 있는 부분)가 20㎛ 정도이면 오목부(30)의 깊이는 10㎛ 정도이다.
구리의 도금 처리가 완료되면, 도금 레지스트 패턴(26)을 그대로 마스크로 이용하여 땜납 도금을 행하여, 접속 전극(28)의 오목부(30)에 땜납을 형성하는 공정이 행해진다.
도 13(b)는 접속 전극(28)의 오목부(30)에 땜납(32)을 형성한 상태를 나타내는 단면도이다. 도 13(b)에 나타내는 바와 같이, 땜납(32)은 오목부(30)를 정확히 묻는 정도, 즉 오목부(30)의 용적과 같은 정도의 양으로 설정된다. 또, 땜납(32)의 양은 오목부(30)의 용적보다도 약간 많거나, 적어도 좋다. 단, 땜납(32)을 용융(wet backed)시켰을 때에, 땜납(32)이 오목부(30)의 마디까지 채워지는 정도의 양인지, 근소하게 마디에 차지 않을 정도의 양으로 되도록 설정하는 것이 바람직하 다.
또한, 땜납(32)은 환경에의 부하를 감소시키기 위해, 납프리 땜납을 이용하는 것이 바람직하다.
오목부(30)에 대한 땜납(32)의 형성이 종료하면, 박리액 등을 이용하여 도금 레지스트 패턴(26)을 박리하고 이것을 제거한다. 또, 박리액에는, 예컨대, 오존수가 이용된다. 계속해서, 접속 전극(28)을 형성하기 위해 이용한 하지막(24)의 불필요 부분을 제거하는 공정이 행해진다. 도 14는 도금 레지스트 패턴(26)의 박리 및 하지막(24)의 불필요 부분을 제거한 상태를 나타내는 단면도이다. 여기서, 하지막(24)의 불필요 부분이란, 예컨대, 표면에 노출되어 있는 부분이다.
하지막(24)은 도전성을 갖는 막이기 때문에, 도 13(b)에 나타내는 상태에서는, 하지막(24)에 의해 반도체 웨이퍼(10)에 형성된 모든 접속 전극(28)이 도통된 상태에 있다. 이 때문에, 하지막(24)의 불필요 부분을 제거하여 각각의 접속 전극(28)을 절연한다. 하지막(24)을 제거하는 구체적 방법은, 예컨대, 반도체 웨이퍼(10)의 능동면 측의 전면에 레지스트막을 형성하고, 계속해서 이것을 접속 전극(28)의 형상으로 패터닝한다. 이어서, 이 레지스트 패턴을 마스크로 하여 하지막(24)을 건식 에칭한다.
이상에서, 능동면 측에 대한 처리가 완료되고, 다음에 반도체 웨이퍼(10)의 이면 측에 대한 처리가 행해진다. 반도체 웨이퍼(10)의 이면 측에 대한 처리란, 반도체 웨이퍼(10)의 박형화를 행하는 처리이다. 반도체 웨이퍼(10)의 박형화를 위해서는, 반도체 웨이퍼(10)를 상하 반전시키고, 그 상태로 하측으로 이루어지는 반도체 웨이퍼(10)의 능동면 측에 도시하지 않은 보강 부재를 접착한다.
이 보강 부재에서는, 수지 필름 등의 연질 재료를 이용하는 것으로 할 수도 있지만, 유리 등의 경질 재료를 이용하는 것이, 특히, 기계적인 보강을 하는데 있어 바람직하다.
이러한 경질의 보강 부재를 반도체 웨이퍼(10)의 능동면 측에 접착함으로써, 반도체 웨이퍼(10)의 휘어짐을 교정할 수 있고, 또한, 반도체 웨이퍼(10)의 이면을 가공할 때, 혹은 취급(손에 닿음) 시, 반도체 웨이퍼(10)에 크랙 등이 발생하는 것을 방지할 수 있다. 보강 부재의 접착에 있어서는, 예컨대, 접착제를 이용하여 실행할 수 있다. 접착제로는, 열경화성의 것이나 광경화성의 것이 적합하게 이용된다. 이러한 접착제를 이용하는 것에 의해, 반도체 웨이퍼(10)의 능동면 측의 요철을 흡수하면서, 반도체 웨이퍼(10)에 보강 부재를 강고하게 고착하는 것이 가능해진다. 또한, 특히 접착제로서 자외선 경화성의 것을 이용한 경우에는, 보강 부재로서 유리 등의 투광성 재료를 채용하는 것이 바람직하다. 이와 같이 하면, 보강 부재의 외측으로부터 광을 조사함으로써, 접착제를 용이하게 경화시킬 수 있다.
다음에, 반도체 웨이퍼(10)의 이면의 전면을 에칭하여 두께를 50㎛ 정도로 함으로써 절연막(22)에 덮인 상태의 접속 전극(28)을 이면으로부터 돌출시킨다. 이 때의 에칭에 있어서는, 습식 에칭 및 건식 에칭의 어느 것을 이용하는 것으로도 할 수 있다. 습식 에칭에서는, 예컨대, 불산(HF)과 초산(HNO3)의 혼합액을 에천트로 하는 습식 에칭을 채용할 수 있다. 건식 에칭을 채용한 경우, 예컨대, 유도 결 합 플라즈마(ICP) 등을 이용할 수 있다. 또, 에칭에 앞서, 절연막(22) 또는 접속 전극(28)이 노출되기 직전까지 반도체 웨이퍼(10)의 이면을 연삭(조(粗) 연마)하고, 그 후, 상기한 에칭을 행하도록 하는 것이 바람직하다. 이와 같이 하면, 처리 시간을 단축하여 생산성을 향상시킬 수 있다. 접속 전극(28)의 선단부를 연삭, 또는 건식 에칭하는 것으로 절연막(22), 하지막(24)을 제거하고, 접속 전극(28)의 선단에 도체부를 노출시킨다. 건식 에칭을 이용하는 경우에는, 접속 전극(28)을 이면으로부터 돌출하게 하는 공정에서 겸할 수 있게 된다.
그 후, 용제 등에 의해 반도체 웨이퍼(10)의 능동면 측의 접착제를 용해하고, 반도체 웨이퍼(10)의 능동면 측에 접착한 도시하지 않은 보강 부재를 분리한다. 또한, 접착제의 종류에 따라서는, 이것에 자외선, 레이저광 등을 조사함으로써, 그 접착성(또는, 점착성)을 소실시켜 보강 부재를 분리하도록 하여도 좋다. 이어서, 반도체 웨이퍼(10)의 이면에 다이싱 시트(도시하지 않음)를 접착하고, 그 상태로 반도체 웨이퍼(10)를 다이싱함으로써, 반도체 칩(1)을 각각 개개로 분리한다. 이 다이싱 공정은 앞서 설명한 다이싱 방법에 의해 행해진다. 이상으로부터, 도 8에 나타내는 반도체 칩(1)을 얻을 수 있다.
또, 도 8에 나타내는 반도체 칩(1)은 반도체 웨이퍼(10)의 이면에서, 접속 전극(28)의 측면이 하지막(24) 및 절연막(22)에 덮여져 있고 선단 부분만이 노출되어 있는 형태지만, 도 15에 나타내는 바와 같이, 접속 전극(28)의 측면도 노출된 형태여도 좋다. 도 15는 반도체 칩(1)의 다른 구성을 나타내는 단면도이다. 도 15에 나타내는 바와 같이, 하지막(24) 및 절연막(22)은 반도체 웨이퍼(10)의 이면 으로부터 돌출되어 있지만, 접속 전극(28)의 이면으로부터의 노출부의 중간 위치까지이고, 접속 전극(28)의 선단부 근방의 측면부는 도체가 노출되어 있다. 절연막(22) 및 하지막(24)의 제거는 상술한 반도체 웨이퍼(10)의 이면의 에칭 처리와 같은 공정으로 실행할 수 있다. 또는, 습식 에칭과 건식 에칭을 조합하여 처리하는 것에 의해 이러한 형상을 형성할 수 있다.
(적층 구조를 갖는 반도체 장치)
이상, 접속 전극(28)을 갖는 반도체 칩(1) 및 그 제조 방법에 대하여 설명했지만, 다음에 이상과 같이 하여 얻어진 반도체 칩(1)을 적층한 적층 구조를 갖는 반도체 장치에 대하여 설명한다. 도 16은 반도체 칩(1)을 적층하여 3차원 실장한 반도체 장치(2)를 나타내는 단면도이다. 이 반도체 장치(2)는 인터포져 기판(40) 상에 복수(도 16에서는 3층)의 상기 반도체 칩(1)이 적층되고, 또한 그 위에 이종의 반도체 장치(3)가 적층되어 구성되고 있다.
인터포져 기판(40)의 상면에는 배선(41)이 형성되어 있고, 또한 그 하면에는 배선(41)에 전기적으로 접속된 땜납 볼(42)이 마련된다. 이 인터포져 기판(40)의 상면에는, 상기한 배선(41)을 통해 반도체 칩(1)이 적층되어 있다. 즉, 이 반도체 칩(1)은 접속 전극(28)의 능동면 측으로 돌출된 부분이 이 선단부의 오목부에 형성된 땜납(32)에 의해 상기 배선(41)에 접합되어 있고, 이것에 의해 반도체 칩(1)은 인터포져 기판(40) 상에 적층되는 것으로 되어 있다. 또한, 이들 인터포져 기판(40)과 반도체 칩(1) 사이에는 절연성의 언더필(43)이 충전되어 있고, 이것에 의 해, 반도체 칩(1)은 인터포져 기판(40) 상에 안정하게 유지 고정되는 동시에, 전극간 접합 이외의 개소에서는 절연되게 된다.
또한, 이 반도체 칩(1) 상에 순차적으로 적층되는 다른 반도체 칩(1)도, 접속 전극(28)의 능동면 측으로 돌출된 부분이 하층의 반도체 칩(1)에 형성된 접속 전극(28)의 이면으로부터 돌출되어 있는 부분 상에 땜납(32)을 통해 접합되고, 또한 언더필(43)이 충전되어 있는 것에 의해 하층의 반도체 칩(1) 상에 유지 고정되어 있다. 또한, 최상층의 반도체 장치(3)에는 전극(4)이 형성되어 있다. 이 전극은 반도체 칩(1)의 능동면 측으로 돌출된 부분과 동일한 구성을 갖고 있고, 그 선단부에는 오목부가 형성되어 있고, 그 내부에는 땜납이 도포되어 있다. 이 전극(4)이 하층의 반도체 칩(1)에 형성된 접속 전극(28)의 이면 측으로 돌출된 부분에 땜납을 통해 접합되고, 또한 언더필(43)이 충전되어 있다.
여기서, 반도체 칩(1) 상에 별도의 반도체 칩(1)을 적층하기 위해서는, 우선, 하층 측의 반도체 칩(1)의 접속 전극(28)의 이면으로부터 돌출되어 있는 부분이나 또는 상층 측의 반도체 칩(1)의 접속 전극(28)의 능동면 측으로부터 돌출되어 있는 부분에 형성되어 있는 땜납(32) 상에 융제(도시하지 않음)를 도포하여 두고, 땜납의 습윤성 향상을 도모한다. 융제의 공급 방법으로는 디스펜서, 잉크젯, 전사 등의 방법이 있다.
다음에, 하층 측의 반도체 칩(1)의 접속 전극(28)의 이면 측으로 돌출되고 있는 부분에, 상층 측의 반도체 칩(1)의 접속 전극(28)의 능동면 측으로 돌출되고 있는 부분이 땜납(32) 및 융제를 통해 접촉되도록 위치 정렬을 행한다. 이어서, 가열에 의한 리플로우 접합, 또는 가열 가압에 의한 플립 칩 실장을 행하는 것에 의해, 땜납(32)을 용융·고화시키고, 도 16에 나타내는 바와 같이, 하층 측의 반도체 칩(1)에 형성된 접속 전극(28)과 상층 측의 반도체 칩(1)에 형성된 접속 전극(28)을 땜납 접합한다.
땜납(32)을 용융시키는 장치로는, 리플로우 화로를 이용하는 이외에, 열 플레이트, 광빔 가열 장치, 건조기, 레이저 가열 장치 등을 이용할 수 있다. 또, 1층씩 반도체 칩(1)을 적층하는 경우에는, FCB(flip chip bond)를 이용할 수 있다. 이러한 경우에는, 적층하는 반도체 칩(1)에 형성된 접속 전극(28)을, 다른 반도체 칩(1)에 형성된 접속 전극(28)의 오목부(30)로부터, 오목부(30) 깊이의 70∼200% 정도 뜨게 한 상태로 하는 것이 바람직하다.
이 때, 접속 전극(28)은 반도체 칩(1)의 능동면 측 및 이면 측의 어느 쪽으로부터도 돌출하고 있는 것으로부터, 그 위치 정렬이 용이하게 됨과 동시에, 능동면 측으로 돌출된 부분의 선단에 땜납(32)을 형성해 두는 것으로 이들을 용이하게 접합할 수 있다. 또한, 접속 전극(28)의 반도체 웨이퍼(10)의 능동면 측으로 돌출된 부분의 외경(크기)을, 반도체 칩(1)의 이면 측으로 돌출된 부분을 덮는 절연막(22)의 외경보다 크게 했기 때문에, 접합한 땜납과의 사이의 습윤성이 향상되어 그 접합력이 커진다. 이 때문에, 접속 전극(28)간 접합을 양호하고, 또한 강고하게 할 수 있다.
또한, 도 15에 나타내는 구성의 반도체 칩(1)의 경우에는, 접속 전극(28)의 측면도 노출된 상태에 있기 때문에, 이 부분에 땜납이 보다 젖기 쉬워 접합하기 쉽 게 되어 있다. 따라서, 접속 전극(28)의 반도체 칩(1)의 능동면 측으로 돌출된 부분 및 이면 측으로 돌출된 도체가 노출된 부분의 어느 부분에 있어서도 땜납이 젖어 쉬워 접합하기 쉽게 되어 있기 때문에, 땜납이 보다 양호하게 접속 전극(28)에 접합되어 필레(fillet)가 형성되고, 그에 따라 높은 강도의 접합을 할 수 있다.
(회로 기판)
다음에, 상기한 반도체 장치(2)를 구비한 회로 기판 및 전자기기의 예에 대해 설명한다. 도 17은 본 발명의 일 실시예에 의한 회로 기판의 개략 구성을 나타내는 사시도이다. 도 17에 나타내는 바와 같이, 이 실시예의 회로 기판(250)에는, 상기한 반도체 장치(2)가 탑재되어 있다. 회로 기판(250)은, 예컨대, 유리 에폭시 기판 등의 유기계 기판으로 이루어지는 것으로, 예컨대, 구리 등으로 이루어지는 배선 패턴(도시하지 않음)이 소망 회로로 되도록 형성되고, 또한 이들 배선 패턴에 전극 패드(도시하지 않음)가 접속되어 있다.
그리고, 이 전기 패드에 반도체 장치(2)에 있어서의 상기 인터포져 기판(40)의 땜납 볼(42)이 전기적으로 접속되는 것에 의해, 반도체 장치(2)는 회로 기판(250) 상에 실장되는 것으로 되어 있다. 여기서, 회로 기판(250) 상으로의 반도체 장치(2)의 실장은 회로 기판(250) 측의 상기 전극 패드에 대하여, 인터포져 기판(40)의 땜납 볼(42)을 리플로우법 또는 플립 칩 본드법으로 접속하는 것에 의해 행해진다.
이러한 구성의 회로 기판(250)에 있어서는, 높은 정밀도로 실장된 반도체 장 치(2)를 구비하고 있기 때문에, 소형화, 경량화가 도모되는 것으로 되고, 또한 배선 접속의 신뢰성도 높은 것으로 된다. 또, 반도체 칩(1)은 반도체 칩(1)끼리 또는 이종의 반도체 장치(3)와 적층되는 이외에, 실리콘 기판, 폴리이미드 기판, 다이싱된 반도체 장치, 또는 다이싱되기 전의 웨이퍼(반도체 장치가 실장된 웨이퍼) 상에 적층할 수 있다. 상기한 반도체 장치(2)도 마찬가지이다.
(전자기기)
본 발명의 실시예에 따른 반도체 장치를 갖는 전자기기로서, 도 18에는 노트북형 퍼스널 컴퓨터(200), 도 19에는 휴대 전화(300)가 나타내어져 있다. 상기한 반도체 장치(2) 또는 회로 기판(250)은 퍼스널 컴퓨터(200) 또는 휴대 전화(300)의 내부에 마련된다. 이러한 구성의 퍼스널 컴퓨터(200) 및 휴대 전화(300)에 있어, 실장 밀도가 높은 반도체 장치(2)를 구비하고 있기 때문에, 소형화, 경량화가 도모되는 것으로 되고, 또한 배선 접속의 신뢰성도 높은 것으로 된다.
또, 전자기기는 상기한 노트북형 컴퓨터 및 휴대 전화에 한정되는 것은 아니고, 여러 가지의 전자기기에 적용할 수 있다. 예컨대, 액정 프로젝터, 멀티미디어 대응의 퍼스널 컴퓨터(PC) 및 엔지니어링·워크 스테이션(EWS), 호출기, 워드 프로세서, 텔레비전, 뷰파인더형 또는 모니터 직시형 비디오 테이프 레코더, 전자 수첩, 전자 탁상 계산기, 카 네비게이션 장치, POS 단말, 터치 패널을 구비한 장치 등의 전자기기에 적용할 수 있게 된다.
이상 본 발명의 실시예에 대하여 설명했지만, 본 발명의 기술 범위는 상기 실시예에 한정되는 것은 아니고, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지의 변경을 가하는 것이 가능하고, 실시예로 든 구체적인 재료나 층 구성 등은 단지 일례에 지나지 않고, 적절히 변경할 수 있다. 예컨대, 상술한 실시예에서는, 납재로서 납프리 땜납을 이용한 경우를 예로 들어 설명했지만, 주석·은 또한 금속 페이스트나 용융 페이스트 등을 이용하여도 좋다.
본 발명에 의하면, 반도체 웨이퍼 등의 전자 부품 집합체를 양호하게 접착 지지할 수 있고, 또한 다이싱 후에는 반도체 칩 등의 전자 부품을 용이하게 픽업할 수 있는 다이싱 시트 및 그 제조 방법을 제공할 수 있다. 또한, 본 발명은 반도체 칩을 높은 정밀도로, 또한 높은 양품률로 제조하기 위한 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (18)

  1. 복수의 전자 부품을 일체적으로 형성하여 이루어지는 전자 부품 집합체를 분리하는데 있어 상기 전자 부품 집합체를 접착 지지하는 다이싱 시트로서,
    기재와,
    해당 기재의 일면 측에 형성된 접착층
    을 구비하되,
    상기 접착층 표면에 오목부가 형성되어 있고,
    상기 오목부는 당해 다이싱 시트와 접착되는 상기 전자 부품 집합체의 접착면에 돌출하여 마련된 볼록 형상 부재를 삽입할 수 있게 형성되어 있는
    다이싱 시트.
  2. 제 1 항에 있어서,
    상기 오목부는 상기 전자 부품 집합체에 마련된 복수의 상기 볼록 형상 부재의 각각에 대응하여 형성되어 있는 다이싱 시트.
  3. 제 1 항에 있어서,
    상기 오목부는 상기 전자 부품 집합체에 마련된 복수의 상기 볼록 형상 부재 에 걸치는 평면 영역을 갖고 형성되어 있는 다이싱 시트.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 오목부는 상기 접착층을 관통하여 형성되어 있는 다이싱 시트.
  6. 제 1 항에 있어서,
    상기 전자 부품 집합체와의 위치 정렬을 위한 정렬 마크를 구비한 다이싱 시트.
  7. 제 6 항에 있어서,
    상기 정렬 마크는 상기 접착층의 표면에 오목 형상을 이루어 형성되어 있는 다이싱 시트.
  8. 제 1 항에 있어서,
    상기 오목부의 형성 영역과, 상기 전자 부품을 분할하기 위한 절단선은 평면적으로 이격되어 배치되어 있는 다이싱 시트.
  9. 복수의 전자 부품을 일체적으로 형성하여 이루어지는 전자 부품 집합체를 분리하는데 있어 상기 전자 부품 집합체를 접착 지지하는 다이싱 시트의 제조 방법으로서,
    기재의 일면 측에 접착층을 형성하는 공정과,
    상기 전자 부품 집합체에 돌출하여 마련된 볼록 형상 부재를 삽입할 수 있는 오목부를 상기 접착층 표면에 형성하는 공정
    을 포함하는 다이싱 시트의 제조 방법.
  10. 제 9 항에 있어서,
    상기 접착층에 대하여 소정의 요철 형상을 구비한 금형을 가압함으로써 상기 오목부를 형성하는 다이싱 시트의 제조 방법.
  11. 제 10 항에 있어서,
    상기 접착층에 오목부를 형성하는데 있어, 상기 금형을 100℃ 미만의 온도로 가열한 상태에서 상기 접착층에 가압하는 다이싱 시트의 제조 방법.
  12. 제 9 항에 있어서,
    상기 접착층에 오목부를 형성하는데 있어, 상기 접착층을 부분적으로 절삭함으로써 상기 오목부를 형성하는 다이싱 시트의 제조 방법.
  13. 제 9 항에 있어서,
    상기 접착층에 오목부를 형성하는데 있어, 상기 접착층에 대하여 레이저광을 조사함으로써 상기 오목부를 형성하는 다이싱 시트의 제조 방법.
  14. 제 9 항에 있어서,
    상기 오목부를 형성하는 공정은
    상기 접착층 상에 마스크재를 패턴 형성하는 공정과,
    상기 마스크재를 통해 상기 접착층을 부분적으로 제거함으로써 상기 오목부 를 형성하는 공정을 포함하는
    다이싱 시트의 제조 방법.
  15. 복수의 전자 부품을 일체적으로 형성하여 이루어지는 전자 부품 집합체를 분리하는데 있어 상기 전자 부품 집합체를 접착 지지하는 다이싱 시트의 제조 방법으로서,
    상기 전자 부품 집합체에 돌출하여 마련된 볼록 형상 부재에 대응하는 위치에 오목부를 갖는 접착 시트를, 기재의 한쪽 면에 접착하는 공정을 포함하는
    다이싱 시트의 제조 방법.
  16. 제 9 항에 있어서,
    상기 접착층에 상기 오목부를 형성할 때에,
    상기 전자 부품 집합체의 볼록 형상 부재를 상기 오목부에 위치 정렬하기 위한 정렬 마크를, 상기 오목부와 동시에 당해 접착층에 형성하는
    다이싱 시트의 제조 방법.
  17. 제 9 항에 있어서,
    상기 기재 상에 접착층을 형성하는 공정에 앞서 상기 기재에 정렬 마크를 형성하는 공정을 갖고,
    상기 기재의 정렬 마크를 기준으로 해서, 해당 기재 상의 소정 위치에 상기 오목부를 형성하는
    다이싱 시트의 제조 방법.
  18. 반도체 웨이퍼 상에 형성된 복수의 반도체 칩을 분리하는 공정을 포함하는 반도체 장치의 제조 방법으로서,
    기재와, 해당 기재의 한쪽 면에 형성된 접착층을 구비한 다이싱 시트를 부설하는 공정과,
    상기 다이싱 시트의 접착층 표면에, 상기 반도체 웨이퍼에 돌출하여 마련된 볼록 형상 부재에 대응하는 오목부를 형성하는 공정과,
    상기 접착층의 오목부에 대하여 상기 볼록 형상 부재를 끼워 삽입하여 상기 반도체 웨이퍼와 상기 접착층을 접착하는 공정과,
    상기 반도체 웨이퍼를 절단하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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