JP2006032390A - ダイシングシートおよびその製造方法、半導体装置の製造方法 - Google Patents

ダイシングシートおよびその製造方法、半導体装置の製造方法 Download PDF

Info

Publication number
JP2006032390A
JP2006032390A JP2004204499A JP2004204499A JP2006032390A JP 2006032390 A JP2006032390 A JP 2006032390A JP 2004204499 A JP2004204499 A JP 2004204499A JP 2004204499 A JP2004204499 A JP 2004204499A JP 2006032390 A JP2006032390 A JP 2006032390A
Authority
JP
Japan
Prior art keywords
adhesive layer
dicing sheet
concave portion
manufacturing
dicing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004204499A
Other languages
English (en)
Other versions
JP4165467B2 (ja
Inventor
Kazumi Hara
一巳 原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004204499A priority Critical patent/JP4165467B2/ja
Priority to TW094120852A priority patent/TWI290357B/zh
Priority to US11/159,047 priority patent/US7402503B2/en
Priority to KR1020050061485A priority patent/KR100780123B1/ko
Priority to CNB2005100835276A priority patent/CN100365799C/zh
Publication of JP2006032390A publication Critical patent/JP2006032390A/ja
Application granted granted Critical
Publication of JP4165467B2 publication Critical patent/JP4165467B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/13076—Plural core members being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13565—Only outside the bonding interface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/1358—Plural coating layers being stacked
    • H01L2224/13582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/13686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01009—Fluorine [F]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

【課題】 半導体ウエハ等の電子部品集合体を良好に接着支持することができ、かつダイシング後には半導体チップ等の電子部品を容易にピックアップすることができるダイシングシートおよびその製造方法を提供する。
【解決手段】 本発明のダイシングシート５５は、基材５１と、該基材５１の一面側に形成された接着層５０とを具備し、前記接着層５０表面に凹部５０ａ…が形成されており、前記凹部５０ａ…は、当該ダイシングシート５５と接着される半導体ウエハ１０の接着面に突設された接続電極（凸状部材）２８を挿入可能に形成されている。
【選択図】 図５

Description

本発明は、ダイシングシートおよびその製造方法、並びに半導体装置の製造方法に関するものである。
半導体チップの製造は、半導体ウエハ上に所定パターンの集積回路を形成し、これを切断して複数に分割することにより行われる。このウエハの切断をダイシングという。半導体ウエハのダイシング工程では、半導体ウエハよりサイズの大きいリング状のフレームの一面側に片面に粘着材を有する粘着フィルム（ダイシングシート）を貼り付けた保持具を用い、このダイシングシートに半導体ウエハを貼り付けた状態で回転ブレードを半導体ウエハに対して進出させるとともに、各半導体チップを区画する切断線（ダイシングライン）に沿って走行させることで各半導体チップを分割する（例えば特許文献１、２参照。）。
特開昭６１−１８０４４２号公報 特開昭６３−２９９４８号公報
ところで、現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られている。また、これらの電子部品は実装スペースが極めて制限されている。このため、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。そして、このような三次元実装技術を用いた半導体チップは、その表面と裏面とに電極が形成されるとともに、チップを貫通して設けられた貫通孔を有しており、係る貫通孔に充填された導電部材（貫通電極）を介して表裏面の前記電極同士を導電接続した電極構造を具備している。このような電極構造を具備した半導体チップを積層することで、積層された半導体チップ間の配線接続を容易に行うことができる。
しかしながら、上記の電極構造を具備した半導体チップを作製する場合、そのダイシング工程において不良が発生し易くなることが判明した。すなわち、貫通電極が形成された半導体ウエハをダイシングシートに接着する際に、半導体ウエハの接着面にも貫通電極が突出しているため、ダイシングシートと半導体ウエハとの密着が阻害され、切断時にチップ剥がれやチップ飛びが発生することが分かった。あるいは、チップ剥がれ等に到らなくとも、ダイシングシートと半導体ウエハとの密着が弱いために、シートとウエハとの隙間にダイシングにより発生するゴミ（切削粉）が混入し、半導体チップを汚染する可能性がある。またさらに、半導体ウエハの保持が十分でないために半導体ウエハの切断面にクラックが生じるおそれもある。
本発明は、上記従来技術の問題点に鑑み成されたものであって、半導体ウエハ等の電子部品集合体を良好に接着支持することができ、かつダイシング後には半導体チップ等の電子部品を容易にピックアップすることができるダイシングシートおよびその製造方法を提供することを目的としている。
また本発明は、半導体チップを高精度かつ高歩留まりに製造できる半導体装置の製造方法を提供することを目的としている。
本発明は、上記課題を解決するために、複数の電子部品を一体に形成してなる電子部品集合体を分離するに際して前記電子部品集合体を接着支持するダイシングシートであって、基材と、該基材の一面側に形成された接着層とを具備し、前記接着層表面に凹部が形成されており、前記凹部は、当該ダイシングシートと接着される前記電子部品集合体の接着面に突設された凸状部材を挿入可能に形成されていることを特徴とするダイシングシートを提供する。
この構成によれば、ダイシング処理に供される電子部品集合体の凸状部材を接着層の凹部に収容可能なダイシングシートが提供され、係るダイシングシートを用いることで、前記凸状部材の周辺で接着層と電子部品集合体の接着面との間に空隙が生じるのを防止でき、もって前記空隙の形成に起因する電子部品集合体の密着性低下や、ダイシング時のチップ飛びを防止できる。また、前記凸状部材が接着層の凹部内に収容されることから、ダイシング後に電子部品を剥離する際に、凸状部材と接着層とが強固に接着されているということが無く、電子部品を容易かつ正確に剥離でき、電子部品の製造歩留まり向上にも寄与する。
本発明のダイシングシートでは、前記凹部は、前記電子部品集合体に設けられた複数の前記凸状部材のそれぞれに対応して形成されていてもよい。係る構成のダイシングシートは、複数の前記凸状部材が互いにある程度離間されて設けられている電子部品集合体のダイシングに好適なものである。すなわち、凸状部材のそれぞれに対応して凹部を形成しているので、凸状部材間の領域では接着層と電子部品集合体とを接着でき、電子部品集合体を良好に支持することができる。
本発明のダイシングシートでは、前記凹部は、前記電子部品集合体に設けられた複数の前記凸状部材に跨る平面領域を有して形成されていてもよい。係る構成のダイシングシートは、複数の前記凸状部材が高密度に配設されている場合や、凸状部材が微小なものである場合に好適なものである。これらの場合、個々の凸状部材に対応して凹部を形成するのは、接着層に対する加工精度、加工コストの点で好ましくない場合があるため、複数の凸状部材を一括に収容可能な凹部を形成するのがよい。このような構成とすることで、製造工程の複雑化や製造コストの上昇を招来することなく、先の課題を解決し得るダイシングシートを得ることができる。
本発明のダイシングシートでは、前記接着層の層厚は前記凸状部材の突出高さの７０％以上であり、前記凹部の深さは前記突出高さの５０％以上であることが好ましい。接着層の層厚が前記突出高さの７０％未満である場合、凸状部材の先端が接着層を貫通して基材に達し、基材を押圧して接着層と電子部品集合体との密着性を低下させる傾向が顕著になる。また、前記凹部の深さが前記突出高さの５０％未満である場合、凸状部材の先端部が接着層に過大に食い込むこととなり、ダイシング後の電子部品の剥離が困難になり不都合を生じる。
本発明のダイシングシートでは、前記凹部は、前記接着層を貫通して形成されていることが好ましい。この構成によれば、凹部内に挿嵌された凸状部材は接着層と当接しなくなるので、ダイシング後の剥離をより容易に行うことが可能である。
本発明のダイシングシートでは、前記電子部品集合体との位置合わせのためのアライメントマークを備えていることが好ましい。この構成によれば、前記凹部に対して前記凸状部材を正確に挿入でき、電子部品集合体と接着層を良好に密着させることができる。
本発明のダイシングシートでは、前記アライメントマークは、前記接着層の表面に凹状を成して形成されていてもよい。このような構成とするならば、前記アライメントマークについても前記凹部と同様の加工工程により形成でき、場合によっては凹部の形成工程で同時に形成できるため、工数を増加させることがなく製造上都合がよい。
本発明のダイシングシートでは、前記凹部の形成領域と、前記電子部品を分割するための切断線とは、平面的に離間されて配置されていることが好ましい。
また前記凹部は、それと対応する前記凸状部材を具備した前記電子部品の形成領域内に形成されていることが好ましい。
前記接着層の凹部と、前記切断線とが平面的に重なって配置されている場合、ダイシング時にダイシングブレードが凹部上を通過することとなるため、チップ飛びやクラックの発生を生じやすくなるため好ましくない。
本発明のダイシングシートの製造方法は、複数の電子部品を一体に形成してなる電子部品集合体を分離するに際して前記電子部品集合体を接着支持するダイシングシートの製造方法であって、基材の一面側に接着層を形成する工程と、前記電子部品集合体に突設された凸状部材を挿入可能な凹部を、前記接着層表面に形成する工程とを含むことを特徴とする。
この製造方法によれば、ダイシングシートとの接着面に凸状部材が設けられている電子部品集合体を、正確にかつ高歩留まりにダイシング処理することができるダイシングシートを容易に製造することができる。
本発明のダイシングシートの製造方法では、前記接着層に対して所定の凹凸形状を具備した金型を押圧することにより前記凹部を形成することができる。この製造方法によれば、複数の凹部を一括に接着層に形成でき、極めて効率よくダイシングシートを製造することができる。
本発明のダイシングシートの製造方法では、前記接着層に凹部を形成するに際して、前記金型を１００℃未満の温度に加熱した状態で前記接着層に押圧することもできる。前記金型を加熱状態に保持して押圧することで、接着層への凹部の形成に際して良好な寸法精度および加工効率を得ることができる。しかしその一方で、ダイシングシートを構成する接着層には、加熱により硬化するものや、発泡するものが用いられるため、凹部の形成に際してはこのような接着層の反応が進行しないようにすることを要する。したがって金型の加熱温度は１００℃未満の温度とするのがよい。
本発明のダイシングシートの製造方法では、前記接着層に凹部を形成するに際して、前記接着層を部分的に切削することにより前記凹部を形成することもできる。すなわち前記接着層の凹部は、刃などを用いて機械的に切削加工して形成することもできる。
本発明のダイシングシートの製造方法では、前記接着層に凹部を形成するに際して、前記接着層に対してレーザ光を照射することにより前記凹部を形成することもできる。この製造方法によれば、前記凹部を正確に形成できる。
本発明のダイシングシートの製造方法では、前記凹部を形成する工程は、前記接着層上にマスク材をパターン形成する工程と、前記マスク材を介して前記接着層を部分的に除去することで前記凹部を形成する工程とを含む工程であってもよい。この製造方法によれば、微細な凹部を効率よく正確に形成可能である。
本発明のダイシングシートの製造方法は、複数の電子部品を一体に形成してなる電子部品集合体を分離するに際して前記電子部品集合体を接着支持するダイシングシートの製造方法であって、前記電子部品集合体に突設された凸状部材を挿入可能な凹部を有する接着シートを、基材の一面側に貼着する工程を含むことを特徴とする。
この製造方法によれば、予め凹部を形成した接着シートと基材とを貼り合わせてダイシングシートを構成するので、微細な凹部が多数形成されたダイシングシートの製造を効率よく行うことが可能である。
本発明のダイシングシートの製造方法では、前記接着層ないし接着シートに前記凹部を形成する際に、前記電子部品集合体の凸状部材を前記凹部に位置合わせするためのアライメントマークを、前記凹部と同時に当該接着層ないし接着シートに形成することもできる。
この製造方法によれば、前記凹部とアライメントマークとを同時に形成できるので、製造工程の効率化を実現できる。
本発明のダイシングシートの製造方法では、前記基材上に接着層を形成する工程に先立って前記基材にアライメントマークを形成する工程を有し、前記基材のアライメントマークを基準として、該基材上の所定位置に前記凹部を形成することもできる。前記アライメントマークは基材に形成されていてもよく、この場合、基材に形成されたアライメントマークは、前記凹部の形成工程と、当該ダイシングシートに対し電子部品集合体を貼り合わせる工程の双方で位置合わせの基準として用いることができる。
本発明のダイシング方法は、少なくとも一面に凸状部材が形成された電子部品集合体を個々の電子部品に分割する方法であって、前記電子部品集合体をダイシングシートに接着支持するに際して、先に記載の本発明のダイシングシートを用い、該ダイシングシートの接着層に形成された凹部に対して、前記電子部品集合体の凸状部材を挿入しつつ該電子部品集合体と前記ダイシングシートとを接着することを特徴とする。このダイシング方法によれば、凸状部材が形成された電子部品集合体をダイシングシートにより良好に接着支持できるとともに、ダイシング後の電子部品を容易に剥離することができる。したがって、ダイシング工程に供される電子部品の歩留まり向上に寄与する。
本発明の半導体装置の製造方法は、半導体ウエハ上に形成された複数の半導体チップを分離する工程を含む半導体装置の製造方法であって、基材と、該基材の一面側に形成された接着層とを具備したダイシングシートを敷設する工程と、前記ダイシングシートの接着層表面に、前記半導体ウエハに突設された凸状部材を挿入可能な凹部を形成する工程と、前記接着層の凹部に対し前記凸状部材を挿嵌して前記半導体ウエハと前記接着層とを接着する工程と、前記半導体ウエハを切断する工程とを含むことを特徴とする。
この半導体装置の製造方法では、ダイシングシートに対して凹部を形成する工程と、係る凹部に半導体ウエハの凸状部材を挿嵌しつつ半導体ウエハとダイシングシートとを貼り合わせる工程とを一連の工程で行うので、極めて効率よく半導体ウエハのダイシングを行うことができる。
本発明の半導体装置の製造方法では、前記半導体ウエハに突設された凸状部材が、該半導体ウエハを貫通して設けられた接続電極であってもよい。この製造方法によれば、前記接続電極を介して積層可能な半導体装置を製造でき、高密度実装を容易に実現できる半導体装置を提供することができる。
本発明の回路基板は、先に記載の本発明に係る半導体装置の製造方法により得られた半導体装置を備えたことを特徴とする。この構成によれば、先の製造方法により製造できる高密度実装可能な半導体装置により小型化、軽量化が図られた回路基板が提供される。
本発明の電子機器は、先に記載の本発明に係る半導体装置の製造方法により得られた半導体装置を備えたことを特徴とする。また本発明の電子機器は、先の本発明に係る回路基板を備えたことを特徴とする。これらの構成によれば、先の製造方法により製造できる高密度実装可能な半導体装置、ないし係る半導体装置を備えた回路基板を具備し、小型化および軽量化の図られた電子機器を提供することができる。
以下、本発明の実施の形態について図面を参照しつつ説明する。
図１は、本実施形態に係るダイシングシートを適用できるダイシング装置の概略構成図である。ダイシング装置１００は、ダイシングシート５５を介してリングフレーム６９に固定された半導体ウエハ（電子部品集合体）１０を装置内で搬送し、ダイシングすることで個々の半導体チップ（電子部品）１（図５参照。）に分割するものである。
なお、本発明に係るダイシングシート５５は、以下に詳細に説明するように、半導体ウエハを貫通して突出する接続端子を具備した半導体ウエハのダイシング処理に用いて好適なものであるが、このダイシングシート５５を用いてダイシング工程を実行可能な電子部品集合体は、上記形態の半導体ウエハに限られるものではない。すなわち、ＴＡＢテープのような樹脂基板上に複数の半導体チップが連設されたものや、半導体ウエハに連設された半導体素子を樹脂層で封止したような半導体パッケージ、あるいはセラミック基板やガラス基板上に電子素子を形成したものを個々の電子部品に分割する工程にも本発明に係るダイシングテープは好適に用いることができる。
ダイシング装置１００には、半導体ウエハ１０を収容するカセット６１と、カセット６１を上下に移動可能に載置するカセット載置台６０と、カセット６１から半導体ウエハ１０を取り出し、仮置部６２に搬出する搬出機構６３と、仮置部６２に配置された半導体ウエハ１０をチャックテーブル６４上に搬送する第１搬送部６５と、チャックテーブル６４上に載置され固定された半導体ウエハ１０をダイシングするダイシング機構６６と、ダイシングされた半導体ウエハ１０を洗浄部６８まで搬送する第２搬送部６７とを備えている。
なお、実際のダイシング装置では、仮置部６２やダイシング機構６６、洗浄部６８等は防塵カバーにより覆われた状態にて動作するようになっているが、本例では図面を見易くするためにその図示を省略している。
ダイシング機構６６には、リング状のダイシングブレード（図８（ｄ）参照。）と、ダイシングブレードを回転駆動する駆動手段とが備えられており、ダイシングブレードを回転させて半導体ウエハを切断する機能を奏する。ダイシング機構６６には、チャックテーブル６４上に載置された半導体ウエハ１０のダイシング位置を検出するための位置検出手段が設けられる。係る位置検出手段は、例えば半導体ウエハ１０に光を照射する光照射手段と、半導体ウエハ１０上の光照射領域を撮像する撮像手段（ＣＣＤカメラ等）とにより構成される。
またダイシング機構６６は、２種類のダイシングブレード（例えば、刃先がテーパーエッジのものと、刃先が概ねストレートのもの）を具備していてもよい。刃先がテーパーエッジ（断面略Ｖ字状）のダイシングブレードを用いて半導体ウエハの中途までダイシングし（中間ダイシング）、その後同一のダイシングラインに沿って刃先がストレート（断面略Ｕ字状）のダイシングブレードによりダイシングすることで、半導体チップの切断面におけるクラックやチッピングの発生を抑えることができる。
図２は、図１に示すリングフレーム６９等の側断面図であり、リングフレーム６９の図示下面側にダイシングシート５５が貼着され、リングフレーム６９内のダイシングシート５５上に半導体ウエハ１０が接着されている。そして、このように構成されたワークが、ダイシング装置１００内に導入されて搬送され、チャックテーブル６４に固定されるようになっている。
図３は、図１および図２に示すワークの平面構成図であり、図４は半導体ウエハ１０の平面構成図である。また、図５は、図３および図４に示すＡ−Ａ線に沿う断面構成図である。
図３および図５に示すように、リングフレーム６９に貼着されたダイシングシート５５の上面（図３手前側）には、複数の凹部５０ａが形成されており、凹部５０ａは平面視矩形枠状に配列されて凹部群を成し、係る凹部群が平面視略マトリクス状に配列されている。
図４に示すように、半導体ウエハ１０の能動面（図４手前側面）には、複数の区画領域（ショット領域）１０ｃが、平面視マトリクス状に設定されており、各区画領域１０ｃ内には、トランジスタ、メモリ素子、その他の電子素子並びに電気配線、および電極パッド等からなる電子回路が形成されるとともに、半導体ウエハ１０を板厚方向に貫通する複数の接続電極２８が形成されている（図５参照）。接続電極２８…は、各区画領域１０ｃの各辺端に沿って平面視矩形枠状に配列されている。そして、ダイシング装置１００は、図４に示す半導体ウエハ１０を、区画領域１０ｃ、１０ｃ間に設定されたダイシングラインｄに沿って切断し、図５に示すように個々の半導体チップ１に分割するようになっている。
（ダイシングシート）
ダイシングシート５５は、図５に示すように、基材５１と、その一面側（図示上面側）に形成された接着層５０とを備えて構成されている。接着層５０の表面には複数の凹部５０ａが形成されており、各凹部５０ａは半導体ウエハ１０を貫通する接続電極２８の突出部分を収容している。
基材５１には、従来公知のダイシングシートと同様の基材を何ら制限無く用いることができる。例えば、樹脂フィルムを好適に用いることができ、ポリエチレンフィルム、ポリプロピレンフィルム、セルロースフィルム、ポリエステルフィルム、ポリカーボネートフィルム等が例示され、又、ポリエステルフィルム上にフッ素コート又はカルバミドコートあるいはペインタブル性架橋シリコンをコーティングしたフィルムや、ポリエステルフィルムをベースとし、ドライラミネート法でポリエチレンフィルム又はポリメチルペンテンポリマーフィルムを積層したフィルム等が例示される。
接着層５０には、従来公知の種々の感圧性粘着剤を用いることができる。このような粘着剤としては、例えばゴム系、アクリル系、シリコン系、ポリビニルエーテル等の粘着剤が適用できる。また、光硬化型や加熱発泡型の粘着剤も用いることができる。光硬化型の粘着剤としては、アクリル系粘着剤と光重合性化合物とを主成分とするものが知られている。前記光重合性化合物としては、たとえば光照射によって三次元網状化しうる分子内に光重合性炭素−炭素二重結合を少なくとも２個以上有する低分子量化合物が広く用いられており、具体的には、トリメチロールプロパントリアクリレート、テトラメチロールメタンテトラアクリレート、ペンタエリスリトールトリアクリレート、ペンタエリスリトールテトラアクリレート、ジペンタエリスリトールモノヒドロキシペンタアクリレート、ジペンタエリスリトールヘキサアクリレートあるいは１，４−ブチレングリコールジアクリレート、１，６−ヘキサンジオールジアクリレート、ポリエチレングリコールジアクリレート、オリゴエステルアクリレート、ウレタンアクリレートなどである。
光硬化型粘着剤には、光重合開始剤を混入することもできる。開始剤の添加により光照射による重合硬化時間ならびに光照射量を少なくすることができる。この開始剤には、、ベンゾイン化合物、アセトフェノン化合物、アシルフォスフィンオキサイド化合物、チタノセン化合物、チオキサントン化合物、パーオキサイド化合物等の光開始剤、アミンやキノン等の光増感剤などを用いることができる。
接着層５０を構成する粘着剤には、光や熱の付与によりガスを発生するガス発生剤を添加してもよい。この場合、光照射や加熱によって接着層５０が硬化することによる粘着力の低下に加え、光照射や加熱によって生じたガスが接着層５０と半導体ウエハ１０との界面に移行して粘着力を低下させる作用を奏するので、ダイシング後の半導体チップのピックアップがより容易になる。
このようなガス発生剤としては、例えばアゾ化合物、アジド化合物が好適に用いられ、取り扱いの容易さやガスの制御性の点からアゾ化合物を用いることが好ましい。アゾ化合物としては、例えば、２，２′−アゾビス−（Ｎ−ブチル−２−メチルプロピオンアミド）、ジメチル２，２′−アゾビスイソブチレート、４，４′−アゾビス（４−シアンカルボニックアシッド）、２，２′−アゾビス（２，４，４−トリメチルペンタン）等が挙げられる。これらのアゾ化合物は、光、熱等の付与により窒素ガスを発生する。
上記構成を具備した本実施形態のダイシングシート５５は、接着層５０に凹部５０ａが形成されていることで、半導体ウエハ１０を接着した際には十分な粘着力をもって半導体ウエハ１０を固定することができ、半導体ウエハ１０をダイシングして個々の半導体チップ１に分割した後にあっては、半導体チップ１を接着層５０から容易に剥離でき、確実に半導体チップ１をピックアップできるようになっている。
なお、接着層５０の表面に形成された凹部５０ａは、本実施形態では平面視矩形状であるが、接続電極２８を収容可能であればいかなる形状であってもよく、平面視円形状、多角形状等、種々の形状を採用できる。
（ダイシングシートの製造方法およびダイシング方法）
次に、上記ダイシングシート５５の製造方法とともに、当該ダイシングシート５５を用いたダイシング工程について説明する。図８は、本発明に係るダイシングシート５５を用いるダイシング工程を示す断面工程図である。
まず、図８（ａ）に示すように、樹脂フィルム等からなる基材５１を用意したならば、図８（ｂ）に示すように、基材５１上に接着層５０を形成する。接着層５０を形成するには、先に挙げた粘着剤を、ロールコーター、ナイフコーター、グラビアコーター、ダイコーター、リバースコーターなど公知の方法にしたがって適宜の厚さで塗工して乾燥させる。あるいは、シート状に成形された粘着剤からなる接着シートを基材５１に貼り合わせてもよい。
続いて、基材５１上に形成された接着層５０の表面に、複数の凹部５０ａを形成する。これらの凹部５０ａ…の形成方法としては、凹部５０ａ…に相当する凸形状を具備した金型を接着層５０に対して押圧することで形状を転写する方法、切削手段を用いて接着層５０を直接加工する方法、レーザ光照射により接着層５０を部分的に除去する方法、所定パターンのマスク材を接着層５０上に形成し、マスク材を介して接着層５０を部分的に除去する方法等を用いることができる。あるいは、予め凹部５０ａ…が設けられた接着シートを基材５１と貼り合わせてダイシングシート５５を構成してもよい。
上記金型を押圧して接着層５０に凹凸形状を形成する方法を用いる場合、金型を加熱して押圧することで、接着層５０への形状転写性や加工効率の向上を図れるが、接着層５０を加熱すると、接着層５０の反応が進行して硬化したり、ガス発生が生じたりする場合があるので、金型の加熱温度は上記硬化やガス発生が生じない程度、例えば１００℃未満の温度とすることが好ましい。
図６（ｂ）に示す凹部５０ａ…の深さ５０ｄは、後段の工程で凹部５０ａ…に挿嵌される接続電極２８の突出高さ（半導体ウエハ１０の接着面からの突出高さ）の５０％以上であることが好ましく、７０％以上であることがより好ましい。望ましくは、前記接続電極２８の突出高さより大きい深さに形成する。前記接続電極２８の突出高さより小さい深さの凹部５０ａ…に接続電極２８を挿嵌すると、接続電極２８の先端部は凹部５０ａの底面から接着層５０に進入することとなるので、接着層５０は、基材５１と貫通電極２８とが接触しない程度の厚さ、すなわち接続電極２８の突出高さより大きい層厚に形成しておくことが好ましい。接着層５０を貫通した接続電極２８が基材５１と接触し、または基材５１を押圧する状態となると、接続電極２８の近傍で接着層５０と半導体ウエハ１０との密着が不十分になり、ダイシング時のチップ飛びの原因となるおそれがあるからである。
また上記凹部５０ａ…は、接着層５０を貫通して形成されていてもよい。接着層５０を貫通する凹部５０ａ…を設けた場合には、半導体ウエハ１０の接続電極２８と接着層５０とが接触しなくなるので、ダイシング後に半導体チップ１を接着層５０から剥離するのがより容易になる。
上記凹部５０ａ…を形成したならば、ダイシングシート５５をリングフレーム６９（図６では図示略）に貼着した後、図６（ｃ）に示すように、接着層５０に半導体ウエハ１０を接着する。その際、半導体ウエハ１０と接着層５０とを位置合わせし、半導体ウエハ１０に配列形成された接続電極２８が対応する接着層５０の凹部５０ａ内に挿入されるようにする。このとき、基材５１または接着層５０にアライメントマークを形成しておけば、上記半導体ウエハ１０との位置合わせを正確に行えるようになる。
従来のダイシングシートでは、接着層５０表面に凹部５０ａが設けられていないので、接着面から突出する接続電極（凸状部材）２８を具備した半導体ウエハ１０を貼り合わせようとすると、接続電極２８によって接着層が押されて接続電極２８の周辺に空隙が生じ、半導体ウエハ１０の接着が十分なものとならず、ダイシングの際にチップ飛びやクラックが生じやすくなるという問題があった。また、上記空隙を無くすために接着層の層厚を大きくし、接続電極２８の突出部分を接着層に埋入させる方策を採ると、半導体ウエハ１０は良好に接着されるが、ダイシング後に半導体チップを剥離する際に、接続電極２８が接着層に食い込んでいるために剥離が困難になるという問題が生じていた。これに対して、本実施形態の場合、ダイシングシート５５と半導体ウエハ１０とを接着するに際して、ダイシングシート５５に形成された凹部５０ａ…に半導体ウエハ１０の凸状部材である接続電極２８を挿嵌するので、半導体ウエハ１０の接着面と接着層５０とは接続電極２８により阻害されることなく良好に接着し、半導体ウエハ１０は良好に支持される。
半導体ウエハ１０の貼り合わせに際しては、ダイシングシート５５にテンションを掛けておいてもよく、テンションを掛けない状態で貼り合わせてもよい。さらには、両者の貼り合わせを真空中で行ってもよい。ただし、ダイシングシート５５にテンションを付加する場合には基材５１が弾性変形するので、凹部５０ａ…と半導体ウエハ１０の接続電極２８との位置がずれない範囲で応力を付加し、ダイシングシート５５の撓みを取り除く。
基材５１に設けるアライメントマークとしては、印刷やパンチ孔、レーザーマーク等を用いることができ、接着層５０に設けるアライメントマークとしては、パンチ孔やレーザーマークを好適に用いることができる。また接着層５０にアライメントマークを設ける場合に、先の凹部５０ａ…を形成する工程で、凹部５０ａ…の加工と同時に、凹部５０ａ…の形成手段を用いてアライメントマークを形成してもよい。
また本実施形態の場合、半導体ウエハ１０を貫通して接続電極２８が設けられているので、接着層５０上に形成された凹部５０ａ…をアライメントマークとして用い、接続電極２８を直接凹部５０ａに位置合わせしてもよい。
ダイシングシート５５と半導体ウエハ１０との貼り合わせが終了したならば、図１に示したようにリングフレーム６９および半導体ウエハ１０（ワーク）をダイシング装置１００のカセット６１に収納する。そして、上記ワークをカセット６１から搬出機構６３により搬出し、仮置部６２に載置する。さらに、この仮置部６２に置かれたワークを、第１搬送部６５によってチャックテーブル６４上に搬送する。次いで、チャックテーブル６４に備えられた固定クランプ（図示略）によりリングフレーム６９をチャックテーブル６４に固定する。このように固定したならば、チャックテーブル６４をダイシング機構６６の加工位置に移動する。
続いて、図６（ｄ）に示すように、ダイシング機構６６に備えられたダイシングブレード６６ａを、図４に示したダイシングラインｄに沿って移動させ、半導体ウエハ１０のダイシングを行い、個々の半導体チップ１に分割する。図６（ｄ）では半導体ウエハ１０のみを切断しているが、半導体ウエハ１０とともに接着層５０を切断してもよい。基材５１を損傷しない範囲で接着層５０を切断しておけば、半導体チップ１の剥離時にダイシングシート５５をエキスパンド（伸展）してチップ間隔を広げる際に、半導体チップ１の接着状態を良好に保持しつつ間隔を広げることができ、目的のチップのみを確実にピックアップできるようになる。
ダイシングに際しては、断面形状の異なる２種類以上のダイシングブレードを用いて、半導体ウエハ１０の厚さ方向で２段階以上の加工を行うのがよい。半導体ウエハ１０の切断面におけるクラックを効果的に防止できるからである。
上記ダイシング処理が終了したならば、第２搬送部６７によりワークを洗浄部６８に搬送し、半導体ウエハ１０の洗浄を行う。そして、洗浄処理が終了したならば、第１搬送部６５によってワークを仮置部６２に搬送し、仮置部６２に載置されたワークを搬出機構６３によってカセット６１の所定位置に戻す。
なお、上記洗浄処理に先立って、ダイシングシート５５への紫外線照射ないし加熱により接着層５０の接着力を低下させてもよく、洗浄後に係る紫外線照射処理ないし加熱処理を行ってもよい。
次に、図６（ｅ）に示すように、ダイシング後の半導体チップ１をダイシングシート５５から取り上げる。具体的には、基材５１の裏面側（図示下面側）からニードル１２１を貫通させて半導体チップ１の１つを持ち上げるとともに、ニードル１２１と同期して動作する吸着コレット１２２によりその半導体チップ１を吸着して半導体ウエハ１０から取り出す。
この半導体チップ１のピックアップに際しても、本発明に係るダイシングシート５５を用いていることで円滑にピックアップ動作を行うことができる。すなわち、本実施形態のダイシングシート５５では、半導体チップ１の接続電極２８に対応する部位の接着層５０に凹部５０ａが形成されており、接続電極２８の突出部分がこの凹部５０ａに収容されているため、接続電極２８と接着層５０とは、非接触状態、あるいは接続電極２８先端の一部のみが接着層５０に挿入された状態となっている。したがって、半導体チップ１を接着層５０から剥離するときに、接続電極２８が接着層５０に食い込んで離れなくなるといった不具合を生じることはなく、半導体チップ１を破損することなく容易にダイシングシート５５から剥離することができる。
以上の実施の形態では、ダイシングシート５５の接着層５０に、接着される半導体ウエハ１０の各接続電極２８に対応した凹部５０ａ…が形成されている構成を例示して説明したが、本発明に係るダイシングシートの構成は上記実施形態に限定されるものではない。例えば、図７（ａ）に示すように、半導体ウエハ１０に形成された各区画領域１０ｃに、高密度に接続電極２８…が形成されている場合、それぞれの接続電極２８に対応した凹部５０ａを接着層５０に形成するのが困難になると考えられる。そこで、図７（ｂ）に示すように、各区画領域１０ｃ内の接続電極２８…の全てを一括に挿嵌可能にするために、平面視矩形枠状の凹部５０ａを接着層５０に形成してもよい。この場合にも、半導体ウエハ１０を良好に接着支持することができるとともに、ダイシング後には半導体チップを容易に剥離できるダイシングシートを構成することができる。
なお、本形態においても、各凹部５０ａは、対応する区画領域１０ｃ内（すなわちダイシングラインｄと重ならない領域）に配置することが好ましい。ダイシング時のチップ飛びやクラックを防止するためである。
（半導体装置）
次に、図３に示した半導体ウエハ１０をダイシングして得られる半導体チップ１の詳細構造およびその製造方法について、図面を参照しつつ説明する。
図８は、先に記載の半導体チップ１の要部を示す断面図である。図８に示す通り、本発明に係る製造方法により得られる半導体チップ（半導体装置）１は、シリコンからなり、厚みが５０μｍ程度の半導体ウエハ１０と、この半導体ウエハ１０に形成された貫通孔Ｈ４内に絶縁膜２２を介して設けられた貫通電極としての接続電極２８とを備える。ここで、貫通孔Ｈ４は、半導体ウエハ１０の能動面側（図示上面側）から裏面側（図示下面側）にかけて貫通して形成されたものである。半導体ウエハ１０は、その能動面側にトランジスタやメモリ素子、その他の電子素子からなる集積回路（図示せず）を形成したものであり、この能動面側の表面に絶縁膜１２が形成されており、さらにその上には硼酸珪酸ガラス（以下、ＢＰＳＧという）等からなる層間絶縁膜１４が形成されている。
層間絶縁膜１４の表面の所定箇所には、電極パッド１６が形成されている。電極パッド１６は、Ｔｉ（チタン）等からなる第１層１６ａ、ＴｉＮ（窒化チタン）等からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）等からなる第３層１６ｃ、ＴｉＮ等からなる第４層（キャップ層）１６ｄがこの順に積層されて形成されたものである。
なお、この電極パッド１６の構成材料については、電極パッド１６に必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更が可能である。例えば、集積化用の電極として一般に用いられるＡｌのみを用いて電極パッド１６を形成してもよく、また電気抵抗の低い銅のみを用いて電極パッド１６を形成してもよい。
ここで、電極パッド１６は半導体チップ１の周辺部に配列して形成され、又はその中央部に配列して形成されており、これら電極パッド１６の下方には集積回路が形成されないようになっている。これら電極パッド１６を覆うようにして、上記層間絶縁膜１４の表面にはパッシベーション膜１８が形成されている。パッシベーション膜１８は、酸化珪素や窒化珪素、ポリイミド樹脂等から形成されたもので、例えば１μｍ程度の厚さに形成されたものである。
また、電極パッド１６の中央部にはパッシベーション膜１８の開口部Ｈ１が形成され、さらに電極パッド１６の開口部Ｈ２も形成されている。なお、開口部Ｈ１の内径は１００μｍ程度に形成されており、開口部Ｈ２の内径は開口部Ｈ１の内径よりも小さい６０μｍ程度に形成されている。一方、パッシベーション膜１８の表面並びに開口部Ｈ１及び開口部Ｈ２の内面には、ＳｉＯ２等からなる絶縁膜２０が形成されている。このような構成により、電極パッド１６の中央部には、絶縁膜２０、層間絶縁膜１４、絶縁膜１２、及び半導体ウエハ１０を貫通する孔部Ｈ３が形成されている。孔部Ｈ３の内径は、開口部Ｈ２の内径より小さく、例えば５０μｍ程度に形成されている。なお、孔部Ｈ３は、本実施形態では平面視円形状であるものの、これに限定されることなく、例えば平面視矩形状であってもよい。
孔部Ｈ３の内壁面及び絶縁膜２０の表面には、ＳｉＯ２等からなる絶縁膜２２が形成されている。この絶縁膜２２は、電流リークの発生、酸素や水分等による浸食等を防止するためのものであり、本実施形態では例えば１μｍ程度の厚さに形成されている。また、絶縁膜２２は、特に孔部Ｈ３の内壁面を覆っている側において、その一端側が半導体ウエハ１０の裏面から突出した状態となっている。
一方、電極パッド１６の第３層１６ｃの表面に形成された絶縁膜２０及び絶縁膜２２は、開口部Ｈ２の周縁に沿って一部除去されており、露出した電極パッド１６の第３層１６ｃの表面及び絶縁膜２２の表面（内面）には、下地膜２４が形成されている。下地膜２４は、絶縁膜２２等の表面（内面）に形成されたバリア層（バリアメタル）と、バリア層の表面（内面）に形成されたシード層（シード電極）とによって構成されたものである。バリア層は、後述する接続電極２８形成用の導電材料が半導体ウエハ１０に拡散するのを防止するためのもので、ＴｉＷ（チタンタングステン）やＴｉＮ（窒化チタン）等によって形成されたものである。一方、シード層は、後述する接続電極２８をメッキ処理によって形成する際の電極になるもので、ＣｕやＡｕ（金），Ａｇ（銀）等によって形成されたものである。
このような下地膜２４の内側には、ＣｕやＷ等の電気抵抗が低い導電材料からなる接続電極２８が、開口部Ｈ１、開口部Ｈ２、及び孔部Ｈ３からなる貫通孔Ｈ４内に埋め込まれた状態で形成されている。
なお、接続電極２８を形成する導電材料としては、ポリシリコンにＢ（ホウ素）やＰ（リン）等の不純物をドープした材料を用いることもでき、かかる材料を用いて形成した場合には半導体ウエハ１０への金属の拡散を防止する必要がなくなるので、前述したバリア層は形成することを要しない。
また、この接続電極２８と上記電極パッド１６とは、図８中のＰ１部において互いに電気的に接続されたものとなっている。接続電極２８の半導体ウエハ１０裏面側における端部は、半導体ウエハ１０の裏面よりも突出した状態となっており、またこの下端部における端面は外部に露出した状態となっている。なお、接続電極２８の周囲には絶縁膜２２が配設されており、この絶縁膜２２の一端側も半導体ウエハ１０の裏面から突出した状態となっている。
一方、接続電極２８は、半導体ウエハ１０の能動面側にも突出して形成されており、この突出した部分の外形は上記の裏面側に突出した絶縁膜２２の外径より大きい外径に形成されたものであり、本実施形態では平面視円形状又は正方形状等に形成されたものである。この能動面側に突出した部分の先端部には凹部３０が形成されており、この凹部３０を埋めるようにろう材としてのはんだ３２が形成されている。このはんだ３２は、具体的には鉛フリーはんだである。
接続電極２８の先端部に形成された凹部３０の深さは、接続電極２８の半導体ウエハ１０の裏面からの突出量よりも小さくなるよう設定されている。換言すると、接続電極２８の半導体ウエハ１０の裏面からの突出量は、凹部３０の深さよりも大きい長さに設定されている。例えば、接続電極２８の高さ（下地膜２４から突出している部分）が２０μｍ程度であって凹部３０の深さが１０μｍ程度である場合、接続電極２８の半導体ウエハ１０の裏面からの突出量は２０μｍ程度に設定される。このように凹部３０の深さを設定にすることで、半導体チップ１を複数積層する際に、積層される半導体チップ１に形成された接続電極２８の先端部（半導体ウエハ１０の裏面側に突出した部分の先端部）が凹部３０の最底部に接触した状態になっても、はんだ３２が積層される半導体チップ１の裏面に付着するのを防止することができる。
（半導体装置の製造方法）
次に、以上説明した構成の半導体チップ１（半導体ウエハ１０）の製造方法について説明する。図９〜図１４は、本発明の一実施形態による半導体装置の製造手順の一例を示す工程図である。以下、これらの図を順に参照して製造手順の一例について説明する。
なお、半導体チップの形状は、一般的には直方体（立方体を含む）であるが、それに限定されず、例えば球状であってもよい。
まず、処理対象物たる半導体ウエハの構成について説明する。図９（ａ）は、本実施形態の半導体チップの製造に用いられる半導体ウエハの一部を示す断面図である。図９（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたＳｉ（シリコン）等の半導体ウエハ１０の表面（能動面）には絶縁膜１２が形成されている。この絶縁膜１２は、例えば半導体ウエハ１０を構成する半導体基板の基本的材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ２）で形成されている。
絶縁膜１２上には、ＢＰＳＧからなる層間絶縁膜１４が形成されている。層間絶縁膜１４上には、図示しない箇所で半導体ウエハ１０に形成された集積回路と電気的に接続された電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、平面視円形状）にパターニングすることにより形成される。なお、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明する。しかしながら、電極パッド１６はこの構造に制限される訳ではなく、集積回路の電極として一般に用いられるＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
電極パッド１６は、半導体ウエハ１０に複数形成された半導体チップ領域の面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップ領域の面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。なお、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。上記層間絶縁膜１４上には電極パッド１６を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。なお、パッシベーション膜１８の厚みは、例えば１μｍ程度である。
次に、以上の構成の基板に対して行う各処理を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。なお、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状及び半導体ウエハ１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図９（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。なお、本実施形態では、パッシベーション膜１８とともに電極パッド１６の一部をなす第４層１６ｄもエッチングしている。開口部Ｈ１は、例えば１００μｍ程度の径に形成される。図９（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に開口部Ｈ１を形成した後で、パッシベーション膜１８上のレジストを剥離液により剥離する。以上の工程が終了すると、開口部Ｈ１が形成されたパッシベーション膜１８上の全面にレジスト（図示省略）を塗布して、開口部Ｈ１に露出している電極パッド１６上を開口した形状にレジストをパターニングしてポストベークを行った後、ドライエッチングにより電極パッド１６を開口する
図９（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。図９（ｃ）に示す通り、本実施形態では、電極パッド１６に形成される開口部Ｈ２の開口径は、パッシベーション膜１８に形成された開口部Ｈ１の径よりも小さい径（例えば６０μｍ程度）に設定されている。なお、電極パッド１６を開口するときに用いるドライエッチングとしてはＲＩＥを用いることができる。電極パッド１６に開口部Ｈ２を形成すると、剥離液によりレジストを剥離して、次工程に進む。以上の工程が終了すると、開口部Ｈ２に露出している層間絶縁膜１４、電極パッド１６、及び電極パッド１６の上方のパッシベーション膜１８上に絶縁膜２０を形成する。図１０（ａ）は、層間絶縁膜１４、電極パッド１６、及び電極パッド１６の上方のパッシベーション膜１８上に絶縁膜２０を形成した状態を示す断面図である。
この絶縁膜２０は、後述する半導体ウエハ１０を穿孔する際のドライエッチングのためのマスクの役割りをしており、本例ではＳｉＯ２を用いたが、Ｓｉとの選択比が取れればフォトレジストを用いても良い。更に、その膜厚は、穿孔する深さにより任意に設定すれば良い。
なお、絶縁膜を用いる場合、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。なお、絶縁膜２０の厚みは、例えば２μｍ程度である。
続いて、図１０（ａ）に示した半導体基板の表面の全面にレジスト（図示省略）を塗布し、層間絶縁膜１４上に形成された絶縁膜２０の上方を開口した形状にレジストをパターニングしてポストベークを行った後、ドライエッチングにより絶縁膜２０、層間絶縁膜１４、及び絶縁膜１２の一部をエッチングして、図１０（ｂ）に示す通り、半導体ウエハ１０の表面を露出させる。図１０（ｂ）は、絶縁膜２０、層間絶縁膜１４、及び絶縁膜１２の一部をエッチングして、半導体ウエハ１０の一部を露出させた状態を示す断面図である。
以上の工程が終了すると、図１１（ａ）に示す通り、半導体ウエハ１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥやＩＣＰ（Inductively Coupled Plasma）を用いることができる。この際、先の後工程で形成した絶縁膜２０がマスクとなるが、絶縁膜２０の代わりにレジストを用いても良い。図１１（ａ）は、半導体ウエハ１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。図１１（ａ）に示す通り、半導体ウエハ１０に形成される孔部Ｈ３の径は、電極パッド１６に形成される開口部の径よりも小さい径（例えば５０μｍ程度）に形成される。なお、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
孔部Ｈ３の形成が終了すると、絶縁膜２０上（電極１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２２を形成する。図１１（ｂ）は、絶縁膜２０上（電極１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２２を形成した状態を示す断面図である。この絶縁膜２２は、電流リークの発生、酸素及び水分等による浸食等を防止するために設けられる。絶縁膜２２は、ＰＥ−ＣＶＥ又はオゾンプラズマを用いたオゾンＣＶＤ等の化学気相成長法を用いて形成される。
続いて、上記の工程で形成した絶縁膜２２に対して異方性エッチングを施す工程が行われる。この工程は、電極パッド１６の上方に形成されている絶縁膜２０及び絶縁膜２２の一部を除去して電極パッド１６の一部を露出させるために設けられる。なお、ここで、絶縁膜２２に対して施す異方性エッチングは、ＲＩＥ等のドライエッチングを用いることが好適である。図１２（ａ）は、絶縁膜２２に対して異方性エッチングを施す工程を示す図である。図１２（ａ）に示す通り、ＲＩＥ等によるドライエッチングはレジストが塗布されていない半導体基板の全面に対して行われる。なお、図１２（ａ）において、符号Ｇはドライエッチングにより半導体基板に入射する反応性ガスを示している。
この反応性ガスＧは半導体ウエハ１０の表面（又は、絶縁膜１２、層間絶縁膜１４、パッシベーション膜１８等の接合面）に対してほぼ垂直に入射するため、反応性ガスＧの入射方向におけるエッチングが促進される。その結果、図１２（ａ）中において、符号Ｐ１を付した箇所（開口部Ｈ２の円周に沿った箇所）の絶縁膜２０及び絶縁膜２２が除去されて電極パッド１６の一部が露出する。なお、この際、全体をエッチングする代わりに、電気的な接続を必要とする部分のみ開口するように、即ち図１２（ａ）のＰ１部のみ開口するように、レジストを用いてパターニング、エッチングを行ってももちろん良い。
以上の工程が終了すると、孔部Ｈ３の底面並びに絶縁膜２２の内壁及び上部に下地膜２４を形成する工程が行われる。下地膜２４は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。ここで、バリア層は、例えばＴｉＷあるいはＴｉＮから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法、又はＣＶＤ法を用いて形成される。
図１２（ｂ）は、下地膜２４を形成した状態を示す断面図である。図１２（ｂ）に示す通り、下地膜２４は、電極パッド１６に形成された開口部Ｈ２から半導体ウエハ１０に形成された孔部Ｈ３の内壁に亘って連続的に形成される。また、電極パッド１６の上方に形成された絶縁膜２２の側壁及び絶縁膜２０上にも下地膜２４が形成される。なお、下地膜２４を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。
下地膜２４の形成が終了すると、下地膜２４上の全面に亘ってメッキレジストを塗布して、孔部Ｈ２が形成されている箇所が開口した形状にメッキレジストをパターニングしてメッキレジストパターン２６を形成する。このとき、メッキレジスト２６に形成される開口の径は、孔部Ｈ２の径よりも大きな径（例えば１２０μｍ程度）に設定される。メッキレジストパターン２６を形成すると、電気化学プレーティング （ＥＣＰ）法を用いて、図１３（ａ）に示す通り、孔部Ｈ３の内部及び電極パッド１６の上部にメッキ処理を施して、孔部Ｈ３内部を銅で埋め込むとともに、電極パッド１６上に突出した形状の接続電極２８を形成する工程を行う
図１３（ａ）は、接続電極２８を形成した状態を示す断面図である。ここで、メッキ処理を行う際に孔部Ｈ３の内部を銅で埋め込む必要があるため、図１３（ａ）に示す通り、接続電極２８の上面は平坦にならずに中央部が窪んだ形状になって凹部３０が形成される。ＣＭＰ（化学的機械的研磨法）等の方法を用いれば接続電極２８の上面を平坦化することもできるが、本実施形態ではこの凹部３０を半導体装置の信頼性向上のために積極的に利用している。なお、凹部３０の深さは接続電極２８の径、高さ、孔部Ｈ３の径等によって決定されるが、例えば接続電極２８の高さ（下地膜２４から突出している部分）が２０μｍ程度であるときに凹部３０の深さは１０μｍ程度である。
銅のメッキ処理を終えると、メッキレジストパターン２６をそのままマスクとして利用してはんだメッキを行い、接続電極２８の凹部３０にはんだを形成する工程が行われる。図１３（ｂ）は、接続電極２８の凹部３０にはんだ３２を形成した状態を示す断面図である。図１３（ｂ）に示す通り、はんだ３２は凹部３０を丁度埋める程度、即ち凹部３０の容積と同程度の量に設定される。なお、はんだ３２の量は凹部３０の容積よりも僅かに多くても、少なくても良い。但し、はんだ３２を溶融（ウェットバック）させたときに、はんだ３２が凹部３０の摺り切りまで満たされる程度の量か、僅かに摺り切りに満たない程度の量になるように設定することが好ましい。また、はんだ３２は、環境への負荷を低減するために、鉛フリーはんだを用いることが望ましい。
凹部３０に対するはんだ３２の形成が終了すると、剥離液等を用いてメッキレジストパターン２６を剥離しこれを除去する。なお、剥離液には例えばオゾン水が用いられる。続いて、接続電極２８を形成するために用いた下地膜２４の不要部分を除去する工程が行われる。図１４は、メッキレジストパターン２６の剥離及び下地膜２４の不要部分の除去を行った状態を示す断面図である。ここで、下地膜２４の不要部分とは、例えば表面に露出している部分である。
下地膜２４は導電性を有する膜であるため、図１３（ｂ）に示す状態では、下地膜２４によって半導体ウエハ１０に形成された全ての接続電極２８が導通した状態にある。このため、下地膜２４の不要部分を除去して個々の接続電極２８を絶縁する。下地膜２４を除去する具体的方法は、例えば半導体ウエハ１０の能動面側の全面にレジスト膜を形成し、続いてこれを接続電極２８の形状にパターニングする。次いで、このレジストパターンをマスクとして下地膜２４をドライエッチングする。
以上で、能動面側に対する処理が完了し、次に半導体ウエハ１０の裏面側に対する処理が行われる。半導体ウエハ１０の裏面側に対する処理とは、半導体ウエハ１０の薄型化を行う処理である。半導体ウエハ１０の薄型化を行うには、半導体ウエハ１０を上下反転させ、その状態で下側となる半導体ウエハ１０の能動面側に不図示の補強部材を貼着する。この補強部材としては、樹脂フィルム等の軟質材料を用いることもできるが、ガラス等の硬質材料を用いるのが、特に機械的な補強を行う上で好ましい。
このような硬質の補強部材を半導体ウエハ１０の能動面側に貼着することにより、半導体ウエハ１０の反りを矯正することができ、また、半導体ウエハ１０の裏面を加工する際、或いはハンドリングの際、半導体ウエハ１０にクラック等が発生するのを防止することができる。補強部材の貼着については、例えば接着剤を用いて行うことができる。接着剤としては、熱硬化性のものや光硬化性のものが好適に用いられる。このような接着剤を用いることにより、半導体ウエハ１０の能動面側の凹凸を吸収しつつ、半導体ウエハ１０に補強部材を強固に固着することが可能となる。また、特に接着剤として紫外線硬化性のものを用いた場合には、補強部材としてガラス等の透光性材料を採用するのが好ましい。このようにすれば、補強部材の外側から光を照射することにより、接着剤を容易に硬化させることができる。
次に、半導体ウエハ１０の裏面の全面をエッチングして厚みを５０μｍ程度にすることで、絶縁膜２２に覆われた状態の接続電極２８を裏面から突出させる。このときのエッチングについては、ウェットエッチング及びドライエッチングの何れを用いることもできる。ウェットエッチングとしては、例えばフッ酸（ＨＦ）と硝酸（ＨＮＯ３）との混合液をエッチャントとするウェットエッチングを採用することができる。ドライエッチングを採用した場合、例えば誘導結合プラズマ（ＩＣＰ）等を利用することができる。なお、エッチングに先立って、絶縁膜２２又は接続電極２８が露出する直前まで半導体ウエハ１０の裏面を研削（粗研磨）し、その後、上記のエッチングを行うようにするのが好ましい。このようにすれば、処理時間を短縮して生産性を向上することができる。接続電極２８の先端部を研削、又はドライエッチングすることで絶縁膜２２、下地膜２４を除去し、接続電極２８の先端に導体部を露出させる。ドライエッチングを用いる場合には、接続電極２８を裏面から突出させる工程で兼ねることが可能である。
その後、溶剤等によって半導体ウエハ１０の能動面側の接着剤を溶解し、半導体ウエハ１０の能動面側に貼着した不図示の補強部材を取り外す。また、接着剤の種類によっては、これに紫外線、レーザ光等を照射することにより、その接着性（又は、粘着性）を消失させて補強部材を取り外すようにしてもよい。次いで、半導体ウエハ１０の裏面にダイシングシート（図示せず）を貼着し、その状態で半導体ウエハ１０をダイシングすることにより、半導体チップ１をそれぞれ個片に分離する。このダイシング工程は、先に説明したダイシング方法により行われる。以上により、図８に示した半導体チップ１が得られる。
なお、図８に示す半導体チップ１は、半導体ウエハ１０の裏面において、接続電極２８の側面が下地膜２４及び絶縁膜２２に覆われており先端部分のみが露出している形態であったが、図１５に示す通り、接続電極２８の側面も露出した形態にしても良い。図１５は、半導体チップ１の他の構成を示す断面図である。図１５に示す通り、下地膜２４及び絶縁膜２２は半導体ウエハ１０の裏面から突出しているが、接続電極２８の裏面からの露出部の中間位置までであり、接続電極２８の先端部近傍の側面部は導体が露出している。絶縁膜２２及び下地膜２４の除去は、上述した半導体ウエハ１０の裏面のエッチング処理と同じ工程で行うことができる。または、ウェットエッチングとドライエッチングを組み合わせて処理することでこのような形状を形成することができる。
（積層構造を有する半導体装置）
以上、接続電極２８を有する半導体チップ１及びその製造方法について説明したが、次に以上のようにして得られた半導体チップ１を積層した積層構造を有する半導体装置について説明する。図１６は、半導体チップ１を積層して３次元実装した半導体装置２を示す断面図である。この半導体装置２は、インターポーザ基板４０上に複数（図１６では３層）の上記半導体チップ１が積層され、さらにその上に異種の半導体装置３が積層されて構成されている。
インターポーザ基板４０の上面には配線４１が形成されており、またその下面には配線４１に電気的に接続されたはんだボール４２が設けられている。このインターポーザ基板４０の上面には、上記の配線４１を介して半導体チップ１が積層されている。即ち、この半導体チップ１は、接続電極２８の能動面側に突出した部分が、この先端部の凹部に形成されたはんだ３２によって上記配線４１に接合されており、これによって半導体チップ１はインターポーザ基板４０上に積層されたものとなっている。また、これらインターポーザ基板４０と半導体チップ１との間には絶縁性のアンダーフィル４３が充填されており、これによって半導体チップ１は、インターポーザ基板４０上に安定して保持固定されると同時に、電極間の接合以外の箇所では絶縁がなされたものとなっている。
また、この半導体チップ１上に順次積層される他の半導体チップ１も、接続電極２８の能動面側に突出した部分が下層の半導体チップ１に形成された接続電極２８の裏面から突出している部分上にはんだ３２を介して接合され、更にアンダーフィル４３が充填されていることで、下層の半導体チップ１上に保持固定されている。また、最上層の半導体装置３には電極４が形成されている。この電極は、半導体チップ１の能動面側に突出した部分と同様の構成を有しており、その先端部には凹部が形成されており、その内部にははんだが塗布されている。この電極４が下層の半導体チップ１に形成された接続電極２８の裏面側に突出した部分にはんだを介して接合され、更にアンダーフィル４３が充填されている。
ここで、半導体チップ１上に別の半導体チップ１を積層するには、まず、下層側の半導体チップ１の接続電極２８の裏面から突出している部分か又は上層側の半導体チップ１の接続電極２８の能動面側から突出している部分に形成されているはんだ３２上にフラックス（図示せず）を塗着しておき、はんだの濡れ性向上を図っておく。フラックスの供給方法としてはディスペンサ、インクジェット、転写等の方法がある。
次に、下層側の半導体チップ１の接続電極２８の裏面側に突出している部分に、上層側の半導体チップ１の接続電極２８の能動面側に突出している部分がはんだ３２及びフラックスを介して当接するよう、位置合わせを行う。次いで、加熱によるリフロー接合、又は加熱加圧によるフリップチップ実装を行うことにより、はんだ３２を溶融・固化させ、図１６に示すように下層側の半導体チップ１に形成された接続電極２８と上層側の半導体チップ１に形成された接続電極２８とはんだ接合する。
はんだ３２を溶融させる装置としては、リフロー炉を用いる以外に、ホットプレート、光ビーム加熱装置、ドライヤー、レーザ加熱装置等を用いることができる。なお、一層ずつ半導体チップ１を積層する場合には、フリップチップボンダー（ＦＣＢ）を用いることができる。かかる場合には、積層する半導体チップ１に形成された接続電極２８を、他の半導体チップ１に形成された接続電極２８の凹部３０から、凹部３０の深さの７０〜２００％程度浮かせた状態にすることが好ましい。
このとき、接続電極２８は半導体チップ１の能動面側及び裏面側の何れの側からも突出していることから、その位置合わせが容易になるとともに、能動面側に突出した部分の先端にはんだ３２を形成しておくことでこれらを容易に接合することができる。また、接続電極２８の半導体ウエハ１０の能動面側に突出した部分の外径（大きさ）を、半導体チップ１の裏面側に突出した部分を覆う絶縁膜２２の外径より大きくしたので、接合したはんだとの間の濡れ性が向上してその接合力が大となる。このため、接続電極２８間の接合を良好にかつ強固にすることができる。
また、図１５に示す構成の半導体チップ１の場合には、接続電極２８の側面も露出した状態にあるため、この部分にはんだがより濡れ易く接合し易くなっている。従って、接続電極２８の半導体チップ１の能動面側に突出した部分及び裏面側に突出し導体が露出した部分の何れの部分においてもはんだが濡れ易く接合し易くなっていることから、はんだがより良好に接続電極２８に接合してフィレットが形成され、これにより高い強度の接合を行うことができる。
（回路基板）
次に、上記の半導体装置２を備えた回路基板及び電子機器の例について説明する。図１７は、本発明の一実施形態による回路基板の概略構成を示す斜視図である。図１７に示す通り、この実施形態の回路基板２５０には、上記の半導体装置２が搭載されている。回路基板２５０は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン（図示せず）が所望の回路となるように形成され、更にこれら配線パターンに電極パッド（図示せず）が接続されている。
そして、この電気パッドに半導体装置２における上記インターポーザ基板４０のはんだボール４２が電気的に接続されることにより、半導体装置２は回路基板２５０上に実装されたものとなっている。ここで、回路基板２５０上への半導体装置２の実装は、回路基板２５０側の上記電極パッドに対し、インターポーザ基板４０のはんだボール４２をリフロー法又はフリップチップボンド法で接続することにより行っている。
このような構成の回路基板２５０にあっては、高密度実装された半導体装置２を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。なお、半導体チップ１は、半導体チップ１同士又は異種の半導体装置３と積層される以外に、シリコン基板、ポリイミド基板、ダイシングされた半導体装置、又はダイシングされる前のウエハ（半導体装置が作りつけられたウエハ）上に積層することができる。上記の半導体装置２も同様である。
（電子機器）
本発明の実施形態による半導体装置を有する電子機器として、図１８にはノート型パーソナルコンピュータ２００、図１９には携帯電話３００が示されている。上記の半導体装置２又は回路基板２５０は、パーソナルコンピュータ２００又は携帯電話３００の内部に設けられる。かかる構成のパーソナルコンピュータ２００及び携帯電話３００にあっても、実装密度が高い半導体装置２を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。
なお、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
以上本発明の実施形態について説明したが、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成等はほんの一例に過ぎず、適宜変更が可能である。例えば、上述した実施形態では、ろう材として鉛フリーはんだを用いた場合を例に挙げて説明したが、スズ・銀、更には金属ペーストや溶融ペースト等を用いても良い。
実施形態に係るダイシング装置の概略構成図。 図１のダイシング装置に導入されるワークの断面図。 実施形態に係るダイシングシートおよびリングフレームの平面構成図。 同、半導体ウエハの平面構成図。 図４のＡ−Ａ線に沿う断面構成図。 ダイシングシートの製造方法およびダイシング工程を示す工程図。 ダイシングシートの他の構成を説明するための部分平面構成図。 実施形態に係る半導体チップの要部を示す断面図。 同、半導体チップの製造工程を示す断面工程図。 同、半導体チップの製造工程を示す断面工程図。 同、半導体チップの製造工程を示す断面工程図。 同、半導体チップの製造工程を示す断面工程図。 同、半導体チップの製造工程を示す断面工程図。 同、半導体チップの製造工程を示す断面工程図。 半導体チップの他の構成を示す断面図。 半導体チップを積層して三次元実装した半導体装置の断面図。 実施形態に係る回路基板の概略構成を示す斜視図。 実施形態に係る電子機器の例を示す図。 実施形態に係る電子機器の例を示す図。
符号の説明
１ 半導体チップ（半導体装置、電子部品）、２，３ 半導体装置、１０ 半導体ウエハ（電子部品集合体）、１０ｃ 区画領域、２８ 接続電極（凸状部材）、５０ 接着層、５０ａ 凹部、５１ 基材、５５ ダイシングシート、６６ａ ダイシングブレード、６９ リングフレーム、ｄ ダイシングライン、１００ ダイシング装置

Claims (18)

  1. 複数の電子部品を一体に形成してなる電子部品集合体を分離するに際して前記電子部品集合体を接着支持するダイシングシートであって、
    基材と、該基材の一面側に形成された接着層とを具備し、前記接着層表面に凹部が形成されており、
    前記凹部は、当該ダイシングシートと接着される前記電子部品集合体の接着面に突設された凸状部材を挿入可能に形成されていることを特徴とするダイシングシート。
  2. 前記凹部は、前記電子部品集合体に設けられた複数の前記凸状部材のそれぞれに対応して形成されていることを特徴とする請求項１に記載のダイシングシート。
  3. 前記凹部は、前記電子部品集合体に設けられた複数の前記凸状部材に跨る平面領域を有して形成されていることを特徴とする請求項１に記載のダイシングシート。
  4. 前記接着層の層厚は前記凸状部材の突出高さの７０％以上であり、前記凹部の深さは前記突出高さの５０％以上であることを特徴とする請求項１から３のいずれか１項に記載のダイシングシート。
  5. 前記凹部は、前記接着層を貫通して形成されていることを特徴とする請求項４に記載のダイシングシート。
  6. 前記電子部品集合体との位置合わせのためのアライメントマークを備えたことを特徴とする請求項１から５のいずれか１項に記載のダイシングシート。
  7. 前記アライメントマークは、前記接着層の表面に凹状を成して形成されていることを特徴とする請求項６に記載のダイシングシート。
  8. 前記凹部の形成領域と、前記電子部品を分割するための切断線とは、平面的に離間されて配置されていることを特徴とする請求項１から７のいずれか１項に記載のダイシングシート。
  9. 複数の電子部品を一体に形成してなる電子部品集合体を分離するに際して前記電子部品集合体を接着支持するダイシングシートの製造方法であって、
    基材の一面側に接着層を形成する工程と、
    前記電子部品集合体に突設された凸状部材を挿入可能な凹部を前記接着層表面に形成する工程と
    を含むことを特徴とするダイシングシートの製造方法。
  10. 前記接着層に対して所定の凹凸形状を具備した金型を押圧することにより前記凹部を形成することを特徴とする請求項９に記載のダイシングシートの製造方法。
  11. 前記接着層に凹部を形成するに際して、前記金型を１００℃未満の温度に加熱した状態で前記接着層に押圧することを特徴とする請求項１０に記載のダイシングシートの製造方法。
  12. 前記接着層に凹部を形成するに際して、前記接着層を部分的に切削することにより前記凹部を形成することを特徴とする請求項９に記載のダイシングシートの製造方法。
  13. 前記接着層に凹部を形成するに際して、前記接着層に対してレーザ光を照射することにより前記凹部を形成することを特徴とする請求項９に記載のダイシングシートの製造方法。
  14. 前記凹部を形成する工程は、
    前記接着層上にマスク材をパターン形成する工程と、
    前記マスク材を介して前記接着層を部分的に除去することで前記凹部を形成する工程と
    を含むことを特徴とする請求項９に記載のダイシングシートの製造方法。
  15. 複数の電子部品を一体に形成してなる電子部品集合体を分離するに際して前記電子部品集合体を接着支持するダイシングシートの製造方法であって、
    前記電子部品集合体に突設された凸状部材に対応する位置に凹部を有する接着シートを、基材の一面側に貼着する工程を含むことを特徴とするダイシングシートの製造方法。
  16. 前記接着層ないし接着シートに前記凹部を形成する際に、
    前記電子部品集合体の凸状部材を前記凹部に位置合わせするためのアライメントマークを、前記凹部と同時に当該接着層ないし接着シートに形成することを特徴とする請求項９から１５のいずれか１項に記載のダイシングシートの製造方法。
  17. 前記基材上に接着層を形成する工程に先立って前記基材にアライメントマークを形成する工程を有し、
    前記基材のアライメントマークを基準として、該基材上の所定位置に前記凹部を形成することを特徴とする請求項９から１５のいずれか１項に記載のダイシングシートの製造方法。
  18. 半導体ウエハ上に形成された複数の半導体チップを分離する工程を含む半導体装置の製造方法であって、
    基材と、該基材の一面側に形成された接着層とを具備したダイシングシートを敷設する工程と、
    前記ダイシングシートの接着層表面に、前記半導体ウエハに突設された凸状部材に対応する凹部を形成する工程と、
    前記接着層の凹部に対し前記凸状部材を挿嵌して前記半導体ウエハと前記接着層とを接着する工程と、
    前記半導体ウエハを切断する工程と
    を含むことを特徴とする半導体装置の製造方法。
JP2004204499A 2004-07-12 2004-07-12 ダイシングシート、半導体装置の製造方法 Expired - Fee Related JP4165467B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004204499A JP4165467B2 (ja) 2004-07-12 2004-07-12 ダイシングシート、半導体装置の製造方法
TW094120852A TWI290357B (en) 2004-07-12 2005-06-22 Dicing sheet, manufacturing method thereof, and manufacturing method of semiconductor apparatus
US11/159,047 US7402503B2 (en) 2004-07-12 2005-06-22 Dicing sheet, manufacturing method thereof, and manufacturing method of semiconductor apparatus
KR1020050061485A KR100780123B1 (ko) 2004-07-12 2005-07-08 다이싱 시트 및 그 제조 방법, 및 반도체 장치의 제조 방법
CNB2005100835276A CN100365799C (zh) 2004-07-12 2005-07-08 切割薄片及其制造方法、半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004204499A JP4165467B2 (ja) 2004-07-12 2004-07-12 ダイシングシート、半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006032390A true JP2006032390A (ja) 2006-02-02
JP4165467B2 JP4165467B2 (ja) 2008-10-15

Family

ID=35541914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004204499A Expired - Fee Related JP4165467B2 (ja) 2004-07-12 2004-07-12 ダイシングシート、半導体装置の製造方法

Country Status (5)

Country Link
US (1) US7402503B2 (ja)
JP (1) JP4165467B2 (ja)
KR (1) KR100780123B1 (ja)
CN (1) CN100365799C (ja)
TW (1) TWI290357B (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273941A (ja) * 2006-03-07 2007-10-18 Sanyo Semiconductor Co Ltd 半導体装置の製造方法
JP2009022006A (ja) * 2007-07-10 2009-01-29 Siemens Medical Solutions Usa Inc 改良形超音波トランスデューサ、バッキングおよびバッキング作製方法
WO2009051071A1 (ja) * 2007-10-18 2009-04-23 Olympus Corporation 可撓性基板
JP2009242653A (ja) * 2008-03-31 2009-10-22 Lintec Corp 接着シート製造装置及び製造方法
JP2009246195A (ja) * 2008-03-31 2009-10-22 Lintec Corp 接着シート及びこれを用いた半導体ウエハの処理方法
JP2010219358A (ja) * 2009-03-18 2010-09-30 Disco Abrasive Syst Ltd 紫外線照射装置
JP2011029412A (ja) * 2009-07-24 2011-02-10 Furukawa Electric Co Ltd:The ウエハ加工用テープ
WO2012039403A1 (ja) * 2010-09-22 2012-03-29 富士電機株式会社 半導体装置の製造方法
JP2013138022A (ja) * 2013-03-08 2013-07-11 Tohoku Pioneer Corp 自発光パネル

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1447844A3 (en) * 2003-02-11 2004-10-06 Axalto S.A. Reinforced semiconductor wafer
JP4312786B2 (ja) * 2006-11-02 2009-08-12 Ｏｋｉセミコンダクタ株式会社 半導体チップの製造方法
JP5059559B2 (ja) * 2006-12-05 2012-10-24 リンテック株式会社 レーザーダイシングシートおよびチップ体の製造方法
US20090261084A1 (en) * 2006-12-05 2009-10-22 Lintec Corporation Laser Dicing Sheet and Manufacturing Method For Chip Body
US9953910B2 (en) * 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
US9610758B2 (en) 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
JP2009099589A (ja) * 2007-10-12 2009-05-07 Elpida Memory Inc ウエハまたは回路基板およびその接続構造体
US9136259B2 (en) * 2008-04-11 2015-09-15 Micron Technology, Inc. Method of creating alignment/centering guides for small diameter, high density through-wafer via die stacking
US8330256B2 (en) 2008-11-18 2012-12-11 Seiko Epson Corporation Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus
JP5419226B2 (ja) * 2010-07-29 2014-02-19 日東電工株式会社 フリップチップ型半導体裏面用フィルム及びその用途
CN102842512A (zh) * 2011-06-22 2012-12-26 日东电工株式会社 半导体装置的制造方法
DE102011080929B4 (de) * 2011-08-12 2014-07-17 Infineon Technologies Ag Verfahren zur Herstellung eines Verbundes und eines Leistungshalbleitermoduls
TWI460625B (zh) * 2011-12-15 2014-11-11 Innolux Corp 觸控裝置及其驅動方法
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
US9412702B2 (en) * 2013-03-14 2016-08-09 Intel Corporation Laser die backside film removal for integrated circuit (IC) packaging
WO2017123474A1 (en) * 2016-01-15 2017-07-20 Vid Scale, Inc. System and method for operating a video player displaying trick play videos
JP2022127147A (ja) * 2021-02-19 2022-08-31 株式会社岡本工作機械製作所 研削方法及び研削装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61180442A (ja) 1985-02-05 1986-08-13 Toshiba Corp 半導体装置の製造方法
JPS6329948A (ja) 1986-07-23 1988-02-08 Nec Corp 半導体装置の製造方法
JPH0869983A (ja) 1994-08-30 1996-03-12 Iwate Toshiba Electron Kk ダイシングテープ
JP3663670B2 (ja) * 1995-05-31 2005-06-22 株式会社デンソー 半導体ウエハの分割装置
JP3097619B2 (ja) 1997-10-02 2000-10-10 日本電気株式会社 電界放射冷陰極の製造方法
JP3526731B2 (ja) * 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法
JP3455762B2 (ja) * 1999-11-11 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP4409014B2 (ja) * 1999-11-30 2010-02-03 リンテック株式会社 半導体装置の製造方法
JP2001196404A (ja) 2000-01-11 2001-07-19 Fujitsu Ltd 半導体装置及びその製造方法
US6184064B1 (en) * 2000-01-12 2001-02-06 Micron Technology, Inc. Semiconductor die back side surface and method of fabrication
JP2003077940A (ja) * 2001-09-06 2003-03-14 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP4465949B2 (ja) 2002-07-16 2010-05-26 セイコーエプソン株式会社 ダイシング方法
AU2003249592A1 (en) * 2002-07-17 2004-02-02 Matsushita Electric Industrial Co., Ltd Method and apparatus for picking up semiconductor chip and suction and exfoliation tool up therefor
JP2005236082A (ja) * 2004-02-20 2005-09-02 Nitto Denko Corp レーザーダイシング用粘着シート及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273941A (ja) * 2006-03-07 2007-10-18 Sanyo Semiconductor Co Ltd 半導体装置の製造方法
JP2009022006A (ja) * 2007-07-10 2009-01-29 Siemens Medical Solutions Usa Inc 改良形超音波トランスデューサ、バッキングおよびバッキング作製方法
WO2009051071A1 (ja) * 2007-10-18 2009-04-23 Olympus Corporation 可撓性基板
JP2009242653A (ja) * 2008-03-31 2009-10-22 Lintec Corp 接着シート製造装置及び製造方法
JP2009246195A (ja) * 2008-03-31 2009-10-22 Lintec Corp 接着シート及びこれを用いた半導体ウエハの処理方法
JP2010219358A (ja) * 2009-03-18 2010-09-30 Disco Abrasive Syst Ltd 紫外線照射装置
JP2011029412A (ja) * 2009-07-24 2011-02-10 Furukawa Electric Co Ltd:The ウエハ加工用テープ
WO2012039403A1 (ja) * 2010-09-22 2012-03-29 富士電機株式会社 半導体装置の製造方法
US8865567B2 (en) 2010-09-22 2014-10-21 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
JP5609981B2 (ja) * 2010-09-22 2014-10-22 富士電機株式会社 半導体装置の製造方法
JP2013138022A (ja) * 2013-03-08 2013-07-11 Tohoku Pioneer Corp 自発光パネル

Also Published As

Publication number Publication date
JP4165467B2 (ja) 2008-10-15
KR100780123B1 (ko) 2007-11-27
CN100365799C (zh) 2008-01-30
TWI290357B (en) 2007-11-21
KR20060049954A (ko) 2006-05-19
TW200608530A (en) 2006-03-01
US20060009009A1 (en) 2006-01-12
US7402503B2 (en) 2008-07-22
CN1722406A (zh) 2006-01-18

Similar Documents

Publication Publication Date Title
JP4165467B2 (ja) ダイシングシート、半導体装置の製造方法
JP4544143B2 (ja) 半導体装置の製造方法、半導体装置、回路基板及び電子機器
US7494845B2 (en) Method of forming a thin wafer stack for a wafer level package
US20180308819A1 (en) Die Processing
TWI227910B (en) Semiconductor device, circuit substrate and electronic instrument
CN102163559B (zh) 堆叠装置的制造方法及装置晶片处理方法
JP4219951B2 (ja) はんだボール搭載方法及びはんだボール搭載基板の製造方法
US7723213B2 (en) Manufacturing method of semiconductor chips and semiconductor device having the semiconductor chips
KR101157726B1 (ko) 극박 적층 칩 패키징
KR20130000211A (ko) 기판 가공 방법
JP2011181822A (ja) 半導体装置の製造方法
EP2761651B1 (en) Method for handling a very thin device wafer with a solder bump using a support substrate with a planar wetting surface and a layer of thermosetting material
CN109411377B (zh) 一种超薄来料封装方法及封装结构
TW201246402A (en) Forming die backside coating structures with coreless packages
JP4155154B2 (ja) 半導体装置、回路基板、及び電子機器
JP4165256B2 (ja) 半導体装置の製造方法、半導体装置、及び電子機器
JP4063277B2 (ja) 半導体装置の製造方法
JP2004343088A (ja) 半導体装置及びその製造方法
JP3945493B2 (ja) 半導体装置及びその製造方法
JP5223215B2 (ja) ウェハー構造体及びその製造方法
US20080274592A1 (en) Process and apparatus for wafer-level flip-chip assembly
TWI594342B (zh) 製造半導體封裝的方法
JP2007005366A (ja) 半導体装置の製造方法
JP2005125468A (ja) 突起物の研磨方法、半導体装置の製造方法、並びに半導体装置、回路基板、及び電子機器
JP2004221346A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080708

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080721

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120808

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130808

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees