JP2009022006A - 改良形超音波トランスデューサ、バッキングおよびバッキング作製方法 - Google Patents

Abstract

【課題】超音波トランスデューサにおいて相互配線の数を低減して作製コストを低減すること。
【解決手段】トランスデューサ材料（５６）を有し、また複数の素子（５８）と、各素子における電極と、音響減衰バッキング材料（５４）とからなる改良形超音波トランスデューサにおいて、集積回路（４４）が、前記の音響減衰バッキング材料（５４）に埋め込まれていることを特徴とする改良形超音波トランスデューサを構成する。
【選択図】図１

Description

本発明は超音波トランスデューサに関する。ここでは殊にバッキングを作製する方法が提供される。

複数のトランスデューサからなる１次元アレイと、システムチャネルとがフレキシブル材料によって接続される。このフレキシブル材料は、アレイの素子に揃えられている。これらの素子および上記のフレキシブル材料との後ろには音響バッキング材料が設けられる。この音響バッキング材料により、音響エネルギーが減衰され、スキャンしている組織からのものでない信号の反射が制限される。上記のフレキシブル材料は十分に薄く、反射が回避される。

２次元アレイに対しては、フレキシブル材料により、十分な導体密度が得られないことがある。ｚ軸導体のような択一的な形態が提案されている。上記の音響バッキングには導体が形成され、この導体は、バッキング材料にわたってレンジ方向に沿って延在している。しかしながらこのバッキング材料を形成中にこれらの導体を揃えて保持することは困難なことがある。上記のバッキング材料の背面におけるワイヤの密度はなお高いため、接続は困難になる。

別の問題は、超音波イメージングシステムに至るケーブルの数である。ケーブルの数を制限するため、複数の回路が超音波プローブのケーシングに配置される。これらの回路は、バッキングのｚ軸導体のような素子に接続される。これらの回路は、部分ビームフォーミング素子またはマルチプレキシング素子などを介して複数の素子から得られる信号を合成する。この合成によって、イメージングシステムへ至る必要なケーブルの数が低減される。しかしながらこれらの素子の電極と、回路とに接続することは困難なことがある。

アレイの各素子は、２つの導体パスに接続されている。これらの導体パスには、プローブ内での複数の回路への接続と、これらの回路からケーブルへの接続と、このケーブルからイメージングシステム内のビームフォーマへの接続とが含まれ得る。上記の複数の回路内には数千もの相互配線が存在し、また素子からフレキシブル部にはさらに数千の、フレキシブル部から回路にはさらに数千また回路からケーブルにはさらに多くの相互配線が存在し得る。接続の数は大きいことがあり、これによって寄生が増大し、短絡の機会が増大し、大きな作製コストが必要である。

超音波トランスデューサにおいて相互配線の数を低減して作製コストを低減することである。また別の課題はこの超音波トランスデューサに使用されるバッキングおよびこのバッキングを作製する方法を提供することである。

超音波トランスデューサに関する上記の課題は、本発明の請求項１により、トランスデューサ材料を有し、また複数の素子と、各素子における電極と、音響減衰バッキング材料とからなる改良形超音波トランスデューサにおいて、集積回路が、前記の音響減衰バッキング材料に埋め込まれていることを特徴とする改良形超音波トランスデューサを構成することによって解決される。

また上記のバッキングに関する課題は、本発明の請求項１１により、トランスデューサの背面からのエネルギーを音響減衰するためのバッキングにおいて、このバッキングが、上記のトランスデューサの背面にコンタクトするための第１の面を有するバッキング材料と、能動回路を有する半導体とを有しており、この半導体が、上記のバッキング材料内に設けられていることを特徴とする、トランスデューサの背面からのエネルギーを音響減衰するためのバッキングを設けることによって解決される。

さらに上記のバッキング作製方法に関する課題は、本発明の請求項１７により、超音波イメージングトランスデューサに対するバッキングを作製する方法において、この方法には、音響減衰材料のシートを形成するステップと、このシート内にチップを配置するステップと、このチップから前記のシートの線に導体を形成するステップとを有することを特徴とする、超音波イメージングトランスデューサに対するバッキングを作製する方法によって解決される。

最初に説明する以下の有利な実施例には、超音波エネルギーを音響的に減衰するシステム、方法、バッキングおよびトランスデューサが含まれている。１つ以上のチップ、集積回路または半導体がこのバッキングに埋め込まれる。

１実施形態では、バッキング材料製の平坦シートに集積回路が設けられ、ここでこの集積回路はこのシートの開口部内にある。この集積回路と、電極または露出した導体面とがトレースによって接続される。複数の平坦シートは、バッキング材料製のウェハへのチップのピックアンドプレース、またトレースを形成するためのＩＣリディストリビーションなどのウェハ処理を使用して作製することができる。異なるシートがウェハから切り出され、互いに隣接してスタックされる。上記のトランスデューサは、バッキングの導体面または露出した電極に接続される。

第１の様相において、超音波トランスデューサは、トランスデューサ材料を有しており、これには複数の素子と、各素子の電極と、音響減衰バッキング材料とが含まれる。集積回路は、この音響減衰バッキング材料に埋め込まれる。

第２の様相において、トランスデューサの背面からのエネルギーを音響的に減衰するバッキングが提供される。バッキング材料は、上記のトランスデューサの背面に接触する第１面を有する。半導体は、能動回路を有しており、また上記のバッキング材料内に設けられる。

第３の様相において、超音波トランスデューサアレイに対するバッキングを形成する方法が提供される。音響減衰材料のシートが形成される。このシート内にチップが配置される。上記のチップからシートの線に導体が形成される。

本発明は、添付の請求項によって規定されるが、ここで説明することはこれらの請求項に対する限定と理解すべきではない。

以下では有利な実施形態に関連して、本発明の別の様相および利点を説明する。これらは後に特許請求の範囲において単独または組み合わせで請求項として取り上げられる。

コンポーネントおよび図面は、必ずしも縮尺通りではなく、本発明の原理を示すために強調されている。さらに、図面において、同様の参照番号は、図が変わっても全体を通じて相応する部分を指示する。

図１は、超音波トランスデューサアレイに対するバッキングを作製する方法の１実施形態の流れ図であり、
図２および３は、ウェハの１実施形態においてシートを形成するための択一的なアプローチを示しており、
図４〜８は、ウェハの１実施形態に対する処理ステップおよび構造を示しており、
図９〜１２は、択一的なブロックの１実施形態に対する処理ステップおよび構造を示しており、
図１３は、バッキングに冷却チャネルを有するトランスデューサアレイの１実施形態を示しており、
図１４は、経食道プローブのアレイに使用されるスライスの１実施形態を示しており、
図１５および１６は、トランスデューサアレイにおいて引き回される導体の択一的な実施形態を示しており、
図１７は、トランスデューサアレイのバッキングスライス間を相互接続する択一的な実施形態を示している。

図面の詳細な説明および現時点における有利な実施形態
ここに示された素子に対する導体パスに沿った接続の数は、バッキング材料に埋め込まれる回路または半導体タイプの作製法を使用することによって低減することができる。ここではソーイング、ダイシングおよびラミネーションと、半導体集積回路リディストリビーション技術とが組み合わされる。半導体タイプの作製法により、より一層安価で密度の高い相互接続が可能になり、高い素子数がサポートされる。

１実施形態において、上記の処理により、多次元アレイに対し、単一素子エレベーション幅（single-element elevation width）で複数素子アジマス長（multiple element azimuth length）のモジュールが作成される。上記の埋め込まれた回路からの導体は、フォトリソグラフまたは別の集積回路技術によって形成され、回路入力ピッチから素子ピッチへ密度のリディストリビーションが行われる。上記のモジュールをラミネートして、完全なバッキングまたバッキングを有するトランスデューサを形成することができる。

図１には、超音波トランスデューサアレイに対してバッキングを作製する方法が示されている。このバッキングと、トランスデューサ材料とを使用して、超音波トランスデューサを形成することができる。このバッキングは、多次元トランスデューサアレイで動作させるためのものであるが、1次元アレイで動作させることが可能である。

この方法は、つぎに示す順序で実行される。択一的に別の順序が設けられる。
例えば、スライスを切断するステップ２０は、ステップ１２のシート形成の前またはその一部として行うことができる。
付加的なステップ、別のステップを設けるか、またはステップを少なくすることも可能である。例えば、シートはチップまたはインサート部の周りに形成される。これは、キャスティングまたはモールディングなどにより、シートに開口部を設ける必要なしに行われる。

多くの実施形態が可能である。図２〜８にはウェハ処理タイプの実施形態が示されている。図９〜１２にはブロック処理の実施形態が示されている。両方の実施形態に図１のステップの一部またはすべてが含まれている。１つ以上のチップの複数の側面の周りまたはこれに隣接してバッキング材料をモールディングまたはキャスティングするなどの別の実施形態を使用することができる。

ステップ１２では、音響減衰材料のシート３２が形成される。キャスティング、モールディング、デポジションまたは別のプロセスを使用することができる。図２に示した１実施形態では、バッキング材料のシリンダまたはブール（boule）３０を使用される。このブールは、タングステン入りのエポキシなどの混入式エポキシのモールティングによって形成される。固形物、ポリマー、半固形物またはエポキシを含めた別のバッキング材料を使用することができる。充填剤を使用しないかまたは別の充填剤を使用することが可能である。充填剤またはベースバッキング材料の密度は変化させることができ、これによって、例えばブール３０の一方の側面から別の側面に向かって音響的な減衰を変化させる。

シート３２はウェハとして構成される。ウェハはブール３０からスライスされる。このスライシングは、ウェハソー、ダイシングソー、ＩＤソーまたは別のウェハ形成処理によって行われる。このウェハの厚さまたは高さは、ほぼ素子ピッチである。例えば、上記のバッキングは、エレベーションにおいて４００ミクロン素子ピッチを有する多次元アレイに使用するためのものである。上記のウェハは約４００ミクロン、例えば３６０〜４２０ミクロンにスライスされる。エレベーションまたはアジマスにおいて素子間隔の１倍、２倍、またそれ以上の高さを含めた別の厚さを使用することができる。上記のウェハを所要の厚さよりも大きく切断して、ブール３０から切断した後、仕様に合わせて研磨することができる。シート３２は、ウェハテープまたは別のウェハホルダに配置される。

図２に示した実施形態において、ブール３０には、上面から底面までまたはブール３０内に延びる複数のワイヤ３６が形成される。これらのワイヤ３６は、金、銅、トレースを有するフレキシブル材料または別の導体である。ワイヤ３６は、複数のパターンに分配される。各パターンは１つのスライス５０に相応し、これは（図示しない）素子５８の行に使用される。図２には、バッキングからなる５つのスライス５０を有するシート３２が示されている。各スライスの１セットのワイヤ３６ａは、エレベーションまたはアジマスピッチなどの素子ピッチを有する。１つのワイヤ３６ａは、スライス５０と共に使用される行の素子毎に設けられる。各スライス５０の別のセットのワイヤ３６ｂは、システム相互接続ＰＣボード６０（図示せず）のような別の電子装置またはケーブルと接続するためのピッチを有する。

シート３２がウェハとして形成される場合、ブール３０のスライシングにより、ワイヤ３６もスライスされる。ワイヤ３６は、シート３２を貫通して延在する。

図３に示した択一的な実施形態では、ブール３０にはワイヤ３６が含まれていない。ブール３０には付加的なコンポーネントがない。ワイヤ以外の付加物を設けることができる。ブール３０におけるワイヤ３６の代わりに、インサート部４２を使用することができる。インサート部４２はバッキング材料から形成され、これは例えば、ブール３０に使用されるのと同じバッキング材料または異なるバッキング材料である。ブラスチック、半導体またはエポキシなどの別の材料を設けることが可能である。インサート部４２には、ワイヤ３６ａ，３６ｂのような導体、パッチ、ボールまたは電極が含まれる。これらの導体は、インサート部４２にまで延びているが、インサート部４２全体を通っていない。択一的には上記の導体はインサート部４２全体を通る。インサート部４２の厚さは、シート３２の等しい厚さかまたはこれに近い厚さ、例えばわずかに小さい厚さを有する。

上記の導体は、ワイヤ３６について上で説明した間隔を有する。図示のインサート部４２の複数の導体は、異なるスライス５０に対する導体である。シート３２をスライスする場合、この切断はインサート部４２を通して延びるため、導体を別々に分離してこれらを露出させる。択一的には異なるスライス５０に対して、別のインサート部４２が設けられる。１つのインサート部４２が示されている個所に複数のインサート部４２を使用することができる。２つ以上のインサート部４２が示されている個所に１つのインサート部４２を使用することでき、例えば１つのインサート部４２が、シート３２の３つのスライス区画に沿って延在する。

ステップ１４では、シート３２に開口部３４，４０が形成される。開口部３４，４０は打ち抜かれる。別の手法を使用してこれらの開口部を形成するが可能である。例えば、これらの開口部は、モールディング、切断、キャスティングまたはエッチングによって形成される。１実施形態において開口部３４，４０は、ブール３０に設けられる。別の実施形態では、シート３２に開口部３４，４０が形成される。

開口部３４は、（図示しない）チップ４４に対して大きさが調整される。開口部３４は、シート３２を通して延在しているが、形状およびサイズはチップ４４と同じかまたはわずかに大きい。開口部４０は、インサート部４２に対して大きさが調整される。使用されるインサート部４２のサイズが異なれば、別のサイズの開口部４０が使用される。これらの開口部は、シート３２から形成されるスライス５０に基づいて位置決めされ、また配向される。ここに示したのとは異なる別の相対位置および配向も使用可能である。

ステップ１６では１つ以上のチップ４４がシート３２内に配置される。図４には、１スライス５０に関連した各領域に３つのチップ４４が配置されている１つの例が示されている。スライス５０当たりまたはシート３２当たりにより多いまたはより少数のチップ４４を使用することができる。インサート部４２もシート３２内に配置される。スライス５０当たりまたはシート３２当たりにより多くのインサート部４２またはより少数のインサート部４２を使用することができる。

チップ４４およびインサート部４２（これが存在する場合）は、ピックアンドプレース処理によって配置される。チップ４４は、ウェハテープまたはホルダに貼り付けるためまたはこれらによって保護するため、能動のコンポーネントを下にして配置される。この能動の面は、シート３２と底と同じ面に設けられる。このチップの能動面は、選択的に保護層によってコーティングすることができる。この保護層は、後のリディストリビーション処理中に除去またはエッチングされる。チップ４４およびインサート部４２を開口部３４，４０に配置するため、別の公知の処理または後に開発される処理を使用可能である。自動または手動の配置を使用することができる。

チップ４４および／またはインサート部４２の厚さは、シート３２の厚さよりも大きいか、等しいか、また小さい。例えば、チップ４４およびインサート部４２の厚さはほぼ同じであるが、５〜１０％小さい。チップ４４およびインサート部４２は、開口部３４，４０の外には拡がらない。開口部３４，４０の残りの部分は、溝埋め（backfilling）のためのエポキシで充填される。スキージまたは別の処理を使用して、シート３２の最上部全体にわたって平坦な表面を得る。チップ４４の能動面は下向きに配置されているため、このエポキシがアクティブ面に接触することはない。
択一的にはチップ４４および／またはインサート部４２は、開口部３４，４０の外に延びて、ラッピング、研磨またはエッチングによって除去されてシート３２に平坦な面が形成される。溝埋めは、任意のギャップを充填するために行われる。

この溝埋め材料により、養生が行われ、複合シート３２が形成される。一旦養生が行われれば、シート３２はフレーム、テープまたは別のホルダから除去することができる。別の実施形態では、除去の前に別の複数の処理が行われる。

ステップ１８では、チップ４４からシート３２の線４８に向かって導体４６が形成される（図５を参照されたい）。線４８は、シート３２から切断されるスライスのエッジに相当する。線４８は、インサート部４２またはワイヤ３６ａ，３６ｂと揃えられ、切り離した場合にワイヤ３６ａ，３６ｂまたは導体面が露出する。導体４６は、チップ４４のパッド、はんだボールまたは別の導体に接続され、また素子のワイヤ３６および出力導体面に接続される。導体４６は、チップから延びて、任意の充填剤、音響バッキング材料を越えて、ワイヤ３６または導体面に達する。

導体４６は、デポジション、フォトリソグラフィ、エッチング、プレーティングおよび／または別の半導体プロセスによって形成される。例えば、平坦ＩＣリディストリビーション処理が使用される。導体４６は、シート３２の異なるスライス５０毎にパターニングされる。シート３２の上に示されているが、導体４６は、層状のシート３２の内部に設けることができる。

アレイおよび／またはチップ４４が異なれば、接続構成またはピッチが変わるため、導体４６はこのような相違に合わせてパターニングされる。例えば、チップ４４の入力部のピッチは、このチップ４４に接続される素子５８のピッチよりも小さいため、導体４６は扇状に拡がる。別のリディストリビーションを使用することも可能である。リディストリビーションによって、異なるアレイを有するモジュールチップを使用することができる。

電気的または機械的な保護のため、シート３２を絶縁体でコーティングすることができる。例えば、シート３２全体をスピンコーティングする。このコーティングは、上側の面、下側の面またはこの両方に行われる。択一的な実施形態では、コーティングは行われない。

ステップ２０では１つ以上のスライス５０がシート３２から切断される。この切断は、ダイヤモンドソーなどによるダイシングまたは別の半導体切断法で行われる。切断は線４８に沿って行われる。切断により、線４８に沿った導体、例えばインサート部４２のワイヤ３６が露出する。この露出した導体は、トランスデューサの素子、電極または別の導体とのコンタクトのための領域を有する。択一的な実施形態では、上記の切断によってワイヤ３６は露出されず、このワイヤ３６は後に研磨によって露出される。

各スライス５０には１つ以上のチップ４４と、リディストリビーション導体４６と、露出された導体面エッジ５２とが含まれている。図５に示した例では各スライスに３つのチップ４４が含まれている。導体４６は、露出された導体面エッジ５２と、チップ４４の入力側とを接続し、またチップ４４の出力側と、別の露出された導体面エッジ５２と接続する。

スライス５０は、アレイに隣接して配置するのに合わせて大きさが調整される。例えば、各スライス５０は、素子の全アジマス行を覆うが素子の１エレベーション列だけ覆うように大きさが調整される。チップ４４は、スライス５０の素子側面から十分な間隔、例えば５〜１０ミリメートルで離されて、所望の音響減衰が得られるようにする。チップ４４から別のエッジに対しては任意の間隔を設定することでき、ここでのこの別のエッジには、シート３２のバッキング材料によって覆われていないチップ４４の１つ以上のエッジが含まれる。

ステップ２２では複数のスライス５０が一緒にスタックされる。図６には、バッキングブロック５４を形成するスタックが示されている。基準点、フレームまたは別の構造によってスライス５０が揃えられる。絶縁コーティング、エポキシまたはバッキング材料により、１つのスライス５０の導体と、別のスライス５０とが絶縁される。

バッキングブロック５４により、露出した素子コンタクト５２の面、例えば露出されたワイヤ３６ａから得られる面が得られる。択一的にはバッキングブロック５４が研削されて素子コンタクト５２が露出される。素子コンタクト５２は、バッキング材料および／または絶縁材料によって互いに電気的に絶縁される。素子コンタクト５２は、トランスデューサの素子分配に相応して表面に分配される。各素子コンタクト５２は、アレイの電極として、または素子電極との接続のために使用可能である。各スライス５０が、１方向の複数の素子５８の１つの行に相応する場合、別の方向の素子５８の数に対して十分な数のスライス５０を設ける。２つ以上の行に対して露出された素子コンタクト５２を有するスライス５０を使用することができる。アレイの全幅以下の長さを有するスライス５０を使用することが可能である。

スタックされたスライス５０は、ステップ２４で一緒にラミネートされる。ラミネーションには熱または別のアクチベータを使用することができる。エポキシまたは別の結合剤を使用可能である。択一的な実施形態では、使用中、固定構造またはクランプにより、スタック５４が保持される。

図７にはトランスデューサ材料５６の層を付加する様子が示されている。トランスデューサ材料の層５６は、固形圧電セラミック、複合材料または別のトランスダクション材料である。この層は、電極および／または整合層を含むことができる。１実施形態において、この層は、パッキングブロック５４に接合され、つぎに素子５８がダイシングによって形成される。副素子も形成される。別の実施形態において、素子５８はバッキングスタック５４を接合する前に形成される。素子５８および相応する切り溝（kerf）は、素子コンタクト５２に揃えられる。素子５８の上部面を研削するため、任意の整合層の上または下に研削面を含めることができる。

図８にはシステム相互接続ボート６０の接続が示されている。バッキングブロック５４は研削されて、バッキングブロック５４の後ろでシステム側の導体面５２が露出される。択一的にはステップ２０のスライシングによって、導体面５２がむき出しにされる。面５２はバッキングブロック５４に配置されて、例えばフリップチップ形のはんだ付けを使用してボード６０の導体と接続される。相互接続ボート６０は、ボンディング、プレスばめまたは他の手法でバッキングブロック５４に接続される。揃えることによって、ボード６０の導体と、導体チップ４４から出るバッキングブロック５４の導体とが接続される。

図１７には、相互接続ボード６０に対する接続のさまざまな実施形態が示されている。１つの実施形態は、アナログ接続に対するものであり、別の実施形態はデジタル信号接続に対するものである。別のアナログ接続、デジタル接続、または両方の接続を使用することができる。スライス５０はスタックされており、相互接続ボード６０との接続に関連して背後から示されている。コンタクト８０により、ボード６０とチップ４４とが接続される。デジタルの実装に対して、異なるスライス５０から得られるコンタクト８０の対が、ディジーチェーンまたは別の形態で一緒に接続される。１つの行は、チップ４４によって処理されるスライス５０の部分に対する入力側を表しており、また別の行は、チップ４４によって処理されるスライス５０の部分に対する出力側を表している。各出力は、部分的またはサブアレイの和である（例えば、アジマスに和がとられるが、エレベーションに和はとられない）。別のスライスからの入力と出力との和をとることができ、これによってアジマスおよびエレベーションにおけるサブアレイの和が得られる。図示のブアレイに対するコンタクト８２は浮遊しているか、または接地される。別のコンタクト８２は、システムへの出力側である。
アナログの実施形態に対して、各コンタクト８０は、部分的なサブアレイである（例えば、アジマスに和がとられるが、エレベーションに和はとられない）。
コンタクト８０のグループは一緒に接続されてサブアレイを形成する（例えば「Ｈ」字形の構成で示されている）。完成したサブアレイ信号は、システムに接続される。別のコンタクト８８は、給電、接地および／または制御信号に使用される。これらのコンタクト８８は、チップ４４当たりに１つしかしめされていないが、より多くのコンタクトを設けることができる。相互接続ボード６０には、上記のディジーチェーン、「Ｈ」字形接続および／または給電／接地／制御接続のためのワイヤが設けられている。別の構成を使用することも可能である。

チップ４４により、スライス５０毎にチャネル数が低減される。マルチプレキシング、サブアレイミキシング、部分ビームフォーメーション、これらの組み合わせまたは別のテクニックを使用してチャネルを低減することができる。入力される素子のデータは、より一層少ない出力に合成される。出力データはアナログまたはデジタルである。出力データは、相互接続ボード６０に供給される。相互接続ボード６０は、信号トレースおよび／またはヴィアを有する絶縁材料製のＰＣボートである。相互接続ボード６０には能動または受動回路を設けても設けなくてもよい。例えば、キャパシタを電力蓄積またはＤＣデカップリングのためにキャパシタが設けられる。

相互接続ボード６０は、チップ４４の出力をケーブルに接続する。このケーブルは、例えば、相互接続ボード６０に接続される同軸ケーブルである。制御信号、電力、および／または伝送波形は、１つ以上の導体４６を使用して、相互接続ボード６０により、またはこの相互接続ボード６０をスルーしてチップ４４に供給される。相互接続ボード６０は、１つのスライス５０から、別のスライス５０のチップ４４に信号を供給することができ、これは例えばさらにチャネルを低減するために行われる。例えば、素子の別のエレベーション行からの信号を合成することによって部分ビームフォーミングが行われる。

図９〜１２には図１の方法を実施する択一的な実施形態が示されている。ここではバッキング材料のシートが、ステップ１２のブロックから形成される。図９には多次元トランスデューサアレイで作動させるためにサイズおよび形状を調整したバッキング材料からなるブロック５４が示されている。ここに示したのは異なるサイズ、例えば後で説明する切断に起因して高さ方向に沿って一層大きなサイズを使用することできる。ブロック５４は、混入式エポキシであるが、別の音響減衰材料を使用することが可能である。

ブロック５４には複数のワイヤ６２が含まれている。ワイヤ６２ａは、音響側またはトランスデューサ側に設けられている。ワイヤ６２ｂは、システム側に設けられている。ワイヤ６２とは択一的に、フレキシブル材料におけるトレースまたは別の導体を使用することも可能である。ワイヤ６２ａは、ブロック５４の高さ全体にわたって延びており、例えば０．２ｍｍの素子ピッチで間隔が空けられている。システム側のワイヤ６２ｂは、高さ全体にわたって延びており、また背面における相互接続ボート６０とチップ４４（図示せず）とのシステム側の接続に適切な間隔が空けられている。チップ４４（図示せず）によってチャネル数が低減されると、必要なワイヤ６２ｂも少なくなる。ワイヤ６２は外側のエッジに設けられているが、ブロック５４内に埋め込み、後に研削によって露出させることができる。

図１０にはブロック５４にトランスデューサ材料５６の層を付け加える様子が示されている。ブロック５４の音響側は研削されて、ワイヤ６２ａにおいて平坦な面が得られる。トランスデューサ材料５６は、ブロック５４に接着されるかまたは別の方法で接続される。

トランスデューサ材料５６はダイシングされて、素子および／または部分素子が形成される。トランスデューサ材料５６およびブロック５４を貫通して延びる切り溝６４もあり、スライス５０が形成される。上記のダイシングはダイヤモンド粗粒ＩＤソーによって行われるが、別の切断装置を使用することも可能である。上記の切断によってワイヤ６２はエレベーションに切り離されるが、ワイヤ６２ａと、ダイシングによって形成される素子５８とのコンタクトは維持される。図１２は、結果的に得られるスライス５０を示している。図２〜８の実施形態とは異なり、スライス５０はトランスデューサ材料５６を含むことができ、これはスタッキングの前、各スライス５０に設けられる。この作製方法では、トランスデューサ材料５６を各スライス５０に適用する必要はない。トランスデューサ材料５６のアレイは、ブロック５４がどのように作製されるかには無関係に最後に一体形の部品として取り付けることができる。

図１のステップ１４および１６において、開口部３４がスライス５０に形成され、チップ４４が開口部３４に配置される。ステップ１８で導体が形成される。ステップ２０はステップ１２と一緒に実行される。スライス５０は、ステップ２２および２４でスタックされてラミネートされる。

スライス５０を形成するため別の実施形態を設けることができる。例えば、１つのブロックまたはウェハから切り離すことなくスライスを個別に形成する。

図８には超音波トランスデューサ７０が示されている。スタックおよびラミネートした後、チップ４４が埋め込まれた、減衰材料からなるバッキングブロック５４が得られる。バッキングブロック５４は、トランスデューサ材料５６と使用されて、超音波トランスデューサ７０が得られる。超音波トランスデューサ７０には、トランスデューサ材料５６と、素子５８の電極と、バッキングブロック５４と、相互接続ボード６０とが含まれている。付加的なコンポーネントまたは別のコンポーネントを設けるか、またはコンポーネントを少なくすることも可能である。例えば、整合層、フレキシブル接地面、レンズ、ケーシング、同軸ケーブルおよび／またはワイヤレストランシーバが含まれている。別の実施例として、トレースまたはケーブルコネクタを有するフレキシブル材料が、相互接続ボード６０なしにバッキングブロック５４に接続される。

トランスデューサ材料５６は、複数の素子５８にダイシングされるかまたは形成される。素子５８は、間隔が置かれて配置されて、素子５８からなる１、２または別の多次元のアレイが得られる。素子５８からなる多次元アレイに対し、素子５８は、間隔が置かれてエレベーションおよびアジマスに矩形のグリッドに配置される。別のグリッドを使用することも可能である。素子５８は、単層または多層の圧電素子５８であり、サブダイシングを有することもこれを有してないこともある。（例えば圧電性でない）別のタイプのトランスデューサ材料も可能である。ブロック５４を形成した後、任意のタイプのトランスデューサを取り付けることができる。例えば、背面コンタクトヴィアを有するＣＭＵＴがブロック５４に取り付けられる。

各素子５８には電極が含まれ、これは素子５８の反対側の面に設けられる。１つの電極はトランスデューサ材料５６とバッキングブロック５４との間に配置される。別の電極は、素子５８の側面にあり、ここで音響信号が送信され、また患者から受信される。これらの電極は、素子にデポジットされ、フレキシブル材料における導体によって形成され（例えば送受信のための素子の側面における接地面）、ワイヤ６２、導体面５２またはバッキングブロック５４の別の導体によって形成される。または別の手法によって形成される。バッキングブロック５４に隣接する電極は、互いに電気的に絶縁されており、これは例えば、素子パターンに整合するパターンにダイシングすることによって行われる。

バッキングブロック５４は、トランスデューサ７０の背面からのエネルギーを音響的に減衰するためのものである。トランスデューサ材料５６を通って伝わる音響エネルギーまたはトランスデューサ材料５６から伝搬される患者側からの音響エネルギーが減衰される。この減衰により、トランスダクションによって形成される電気信号に不所望の妨害を形成するのに十分な音響エネルギーの反射が制限または回避される。バッキングブロック５４により、患者からのエコーでないエコーによる信号寄与が回避または制限される。

バッキングブロック５４は、例えば１〜２０ＭＨｚの所望の音響周波数において減衰を行う任意の公知の材料または後に開発される材料である。バッキングブロック５４には減衰のための固形材料または複合材料が含まれる。この材料は、モールド可能、キャスティング可能および／または機械加工可能とすることができる。１実施形態では、エポキシと、１つ以上の充填剤、例えばタングステンとからなる複合材料が使用される。

バッキングブロック５４には、トランスデューサ材料５４の背面にコンタクトする面７２が含まれる。面７２には、上記の電極および／または素子５８と接続するために、互いに離され、または電気的に絶縁され、露出された複数の導体５２が含まれる。択一的に上記の電気的な絶縁はダイシングによって行われる。

バッキングブロック５４には、チップ４４などの１つ以上の半導体が含まれる。この半導体には、トランジスタのように能動回路が含まれる。１実施形態においてこの半導体は、特定用途向けＩＣであるが、別の集積回路も使用可能である（例えば、汎用プロセッサ）。この半導体により、イメージングシステムとの通信するための情報のチャネルの数が低減される。任意の低減手法を使用することができる。例えば、この半導体は、時間および／または周波数多重化を使用して多重化を行う。別の例として、半導体には、波形を形成するためのパルス発生器、例えばスイッチが含まれる。送信および／または受信ビームフォーミングコンポーネント、例えば、遅延、位相回転子、増幅器、加算器を含むことができ、または送信および受信アパチャをアポディゼーションおよび相対的に遅延する別のコンポーネントを含むことができる。ビームフォーミングを受信するため、和を使用して、素子５８のアレイのサブアパチャに対して部分的にビームフォーミングを行うことができる。別の例では、上記の半導体には、異なる素子５８からの信号を一層少ないチャネルに混合するため、増幅器を備えたスイッチまたはミキサが含まれる。上記の半導体には、チャネル低減のための回路以外に、アナログ-デジタル変換器、制御器、送受信スイッチおよび／またはフィルタを含むことができる。

この半導体は、特定のアレイおよび／またはイメージングシステムに対して動作可能である。例えば、上記の半導体は、指定の動作周波数および帯域幅に対する特定のピッチで、素子５８のアレイに対して部分またはサブアレイビームフォーミングを実現する。択一的にはこの半導体は、異なる素子ピッチ、イメージングシステム、周波数および／または帯域幅で動作するようにコンフィギュレーション可能である。コンフィギュレーション可能であることにより、同じ半導体が別のアレイで動作することができる。複数のアレイが得られる場合、同じチップ４４を任意のアレイに使用することができるため、集積回路を作製するコストを低減することができる。

上記の半導体はバッキング材料内に設けられ、これは例えば音響減衰バッキング材料に埋め込まれる集積回路である。バッキングブロック５４のバッキング材料は、半導体と、面７２またはトランスデューサ材料５４との間に設けられる。例えば、約５〜１０ｍｍまたは別の分離が設定される。チップ４４の一方の側面は上記のバッキング材料に隣接するか、またはこれに接続される。バッキング材料は、１つまたは２つの別の側面に隣接することも可能であり、例えば複数の側面が１つの側面に接続される。１実施形態において、バッキング材料は、チップ４４の４つの側面に隣接するかまたはこれを包囲する。スライス５０に対して、バッキング材料は、２組の対向する側面に隣接する。別の２つの側面は別のチップに隣接するが、エポキシまたは１つ以上の絶縁層によって分離される。別の実施形態では、バッキング材料により、チップ４４の６つの側面またはチップ４４全体が包囲される。バッキング材料は、側面全体にわたって延在するか、または１つ以上の側面の一部だけに隣接することが可能である。バッキングブロック５４「内」にあるとは、チップ４４の少なくとも１部分がバッキングブロック５４のエッジの外部にあるまたはエッジにおいて露出していることを含んでいる。

バッキングブロック５４全体に１つのチップ４４を設けることが可能である。別の実施形態において、１つ以上のチップ４４がバッキングブロック５４に埋め込まれる。例えば、複数のスライス５０がバッキングブロック５４を構成するのである。各スライス５０には１つ以上のチップ４４が含まれる。各スライス５０に関連して複数の素子５８に対して複数の集積回路がバッキングブロック５４に設けられる。例えば、各スライス５０は、アジマスまたはエレベーションの次元において素子５８の行に揃えられる。各スライス５０の埋め込み集積回路により、素子５８の相応する行に対してチャネルが低減される。

またはバッキングブロック５４は、音響減衰バッキング材料内に複数のトレースまたは導体４６を含む。導体４６は、例えばスライス５０に関連した、デポジットされたトレースである。択一的には導体４６は、ワイヤ、フレキシブル材料、またはモールディングまたは別のプロセスによってバッキングブロック５４に形成される別のデバイスである。導体４６には、パッド、ワイヤ、電極または別の導体にはんだ付けまたは接続されるトレースなどの異なる部分を含むことができる。導体４６は、バッキングブロック５４の面において露出される部分と、チップ４４の入力／出力パッドをコンタクトするための部分とを含むことができる。

導体４６は、素子５８または相応する電極と、チップ４４または集積回路の入力側とを接続する。導体４６は、上記の半導体から、バッキング材料を通り抜けてまたはこの上を通って素子５８に延びている。１実施形態において、導体４６は、バッキングブロック５４の面７２における導体面５２に延びている。

導体４６は、導体面５２の素子ピッチから、チップ４４の集積回路における入力側のピッチにリディストリビーションされる。これらのピッチは異なるが、同じであってもよい。例えば、スライス５０を有する実施形態を使用することにより、導体面５２は、面７２において行方向に露出される。導体４６は、各行の導体面５２と、相応する半導体チップ４４とを接続する。導体４６は、チップ４４に向かって扇状に狭まるかまたは拡がることが可能である。スライス当たり１チップの解決手段において、導体４６は、扇状に拡がって大きなチップに対応する。異なる導体４６のパターンを使用できるため、同じチップ４４を異なる素子ピッチで使用することができる。異なるチップ４４を同じ素子ピッチで使用することも可能である。

別の導体４６は、バッキング材料を通過またはこの上を通って半導体からバッキングブロック５４の背面に延びるが、側面にまで延びていてもよい。スライスとのコンタクトに対して４つの面が利用可能である。トランスデューサアレイ側およびシステム相互接続側は、基本の面であるが、スライスに垂直なブロック５４の４つのすべての面がコンタクトを有することができる。例えば、図１５および１６には、スライス５０の側面に接地コンタクト７０が示されており、これはアレイの接地または別の目的に使用可能である。別の例として、チップ４４への給電、チップ４４に対する制御信号、またはチップ４４からの出力のための導体４６が、トランスデューサ材料５６とは反対側の面に延在する。集積回路によって行われるチャネルの合成に起因して、導体４６の数を低減することができる。

図１５および１６には側方のコンタクト７０が示されている。これらのコンタクト７０は、別の導体４６および／またはチップ４４に接続される。１実施形態において、コンタクト７０は接地用である。図１６にはアレイ５６の正面を接地するための包み込み式導体フィルム７２が示されている。導体フィルム７２は、コンタクト７０に圧力、導電性接着剤、はんだバンプまたは別のプロセスによって接続される。このコンタクト７０は、１つの側面または２つの側面に設けることができる。別の実施形態では、１つ以上の側方のコンタクト７０が、ブロック５４を外部のシールドに電気的に接地するために設けられる。側方に複数のコンタクト７０を設けるかまたはこれを設けないことも可能である。

図１３には、冷却機能を有するトランスデューサ７０の別の実施形態が示されている。
トランスデューサ７０には、バッキングブロック５４に１つ以上のチューブ８０が含まれている。チューブ８０は、貫通するかまたはバッキングブロック５４の一部分だけに延在している。チューブ８０は、スタッキングおよびラミネートの後に形成されるか、または各スライス５０に作製される孔によって形成される。チューブ８０は直線であるが、相互接続するか、角度を付けることも可能である。チューブ８０は中空である。押し込み式のガスまたは流体が、チューブ８０を通り、アクティブな冷却が行われる。択一的にはパッシブな冷却が設けられる。チューブ８０は線上に並んでいても、並んでいなくてもよい。択一的または付加的な実施形態において、チューブ８０は金属などの熱伝導性材料で充填される。この充填物は、チップ４４から熱を取り除いて熱排出部または熱ポンプに導く。

図１４にはスライス５０の別の実施形態が示されている。例えば経食道プローブなどにおいて、トランスデューサ材料５６および素子５８の後ろのスペースが制限される場合、チップ４４をバッキング材料の別の場所に配置することができる。導体４６により、素子５８からの信号を迂回させることができる。スライス５０には図示のようにトランスデューサ材料５６が形成される。択一的にスライス５０はトランスデューサ材料５６なしに構成され、スタッキングの後、材料５６が加えられる。

ここまで本発明をさまざまな実施形態に基づいて説明して来たが、本発明の範囲を逸脱することなく多くの修正および変更を行えることは明らかである。したがって上記の詳細な説明は、制限ではなく説明を意図しているのである。本発明の精神および範囲を定めるのは、同等のものすべてを含む添付の特許請求の範囲であることは明らかである。

超音波トランスデューサアレイに対するバッキングを作製する方法の１実施形態の流れ図である。 ウェハの１実施形態においてシートを形成するための択一的なアプローチを示す図である。 ウェハの１実施形態においてシートを形成するための択一的なアプローチを示す別の図である。 ウェハの１実施形態に対する処理ステップおよび構造を示す図である。 ウェハの１実施形態に対する処理ステップおよび構造を示す別の図である。 ウェハの１実施形態に対する処理ステップおよび構造を示すさらに別の図である。 ウェハの１実施形態に対する処理ステップおよび構造を示すさらに別の図である。 ウェハの１実施形態に対する処理ステップおよび構造を示すさらに別の図である。 択一的なブロックの１実施形態に対する処理ステップおよび構造を示す図である。 択一的なブロックの１実施形態に対する処理ステップおよび構造を示す別の図である。 択一的なブロックの１実施形態に対する処理ステップおよび構造を示すさらに別の図である。 択一的なブロックの１実施形態に対する処理ステップおよび構造を示すさらに別の図である。 バッキングに冷却チャネルを有するトランスデューサアレイの１実施形態を示す図である。 経食道プローブのアレイに使用されるスライスの１実施形態を示す図である。 トランスデューサアレイにおいて引き回される導体の択一的な実施形態を示す図である。 トランスデューサアレイにおいて引き回される導体の択一的な実施形態を示す別の図である。 トランスデューサアレイのバッキングスライス間を相互接続する択一的な実施形態を示す図である。

符号の説明

１２，１４，１６，１８，２０，２２，２４ 処理ステップ、 ３０ ブール、 ３２ シート、 ３４，４０ 開口部、 ３６ ワイヤ、 ４２ インサート部、 ４４ 集積回路、 ４６ 導体、 ４８ 線、 ５０ スライス、 ５２ 導体面エッジ、 ５４ バッキングブロック、 ５６ トランスデューサ材料、 ５８ 素子、 ６０ システム相互接続ボート、 ６２ ワイヤ、 ６４ 切り溝

Claims (24)

1. トランスデューサ材料（５６）を有し、また複数の素子（５８）と、各素子（５８）における電極と、音響減衰バッキング材料（５４）とからなる改良形超音波トランスデューサにおいて、
   集積回路（４４）が、前記の音響減衰バッキング材料（５４）に埋め込まれていることを特徴とする
   改良形超音波トランスデューサ。
2. 前記の音響減衰バッキング材料（５４）内の複数のトレース（４６）により、前記の集積回路（４４）と電極とが接続される、
   請求項１に記載の改良形超音波トランスデューサ。
3. 前記の集積回路（４４）には、特定用途集積回路（４４）が含まれる、
   請求項１に記載の改良形超音波トランスデューサ。
4. 前記の特定用途向け集積回路（４４）には、送信ビームフォーマ、受信ビームフォーマ、トランスミッタ、サブアレイビームフォーマ、マルチプレクサ、ミキサの一部分またはこれらの組み合わせが少なくとも含まれる、
   請求項３に記載の改良形超音波トランスデューサ。
5. 前記の集積回路（４４）には、異なる素子ピッチおよびイメージングシステムで動作可能なコンフィギュラブル集積回路が含まれる、
   請求項１に記載の改良形超音波トランスデューサ。
6. 前記の音響減衰バッキング材料（５４）は、前記の集積回路（４４）の第１側面と前記のトランスデューサ材料（５６）との間に設けられており、かつ前記の集積回路（４４）の少なくとも第２および第３側面に隣接している、
   請求項１に記載の改良形超音波トランスデューサ。
7. 前記の音響減衰バッキング材料（５４）は、前記の集積回路（４４）の第４側面に隣接しており、
   当該の第４側面は前記の第１側面の反対側にあり、
   前記の第２側面は第３側面の反対側にある、
   請求項６に記載の改良形超音波トランスデューサ。
8. 前記の音響減衰材料（５４）には複数のスライス（５０）が含まれており、
   当該のスライス（５０）のうちの第１のスライスは、集積回路（４４）を有しており、 別のスライス（５０）は別の集積回路を有する、
   請求項１に記載の改良形超音波トランスデューサ。
9. 前記の素子（５８）には、エレベーションおよびアジマスにおける多次元配置構成が含まれており、
   各スライス（５０）は、エレベーションおよびアジマス次元における素子（５８）の行に揃えられ、
   前記のスライス（５０）の導体は、当該行における素子ピッチから、集積回路の入力部ピッチに接続し、
   ここで当該の素子ピッチと、集積回路のピッチとは異なる、
   請求項８に記載の改良形超音波トランスデューサ。
10. 前記の音響減衰バッキング材料（５４）には、混入式のエポキシが含まれる、
    請求項１に記載の改良形超音波トランスデューサ。
11. トランスデューサの背面からのエネルギーを音響減衰するためのバッキングにおいて、
    該バッキングは、
    前記のトランスデューサの背面にコンタクトするための第１の面（７２）を有するバッキング材料（５４）と、
    能動回路を有する半導体（４４）とを有しており、
    当該半導体（４４）は、前記のバッキング材料（５４）内に設けられていることを特徴とする、
    トランスデューサの背面からのエネルギーを音響減衰するためのバッキング。
12. 第１の複数の導体（４６）は、前記の半導体（４４）からバッキング材料（５４）を通過してまたは当該バッキング材料の上を通って、第１の複数の導体面（５２）にまで、第１の面（７２）に平行にかつ当該の第１の面上で露出して延びており、
    第２の複数の導体（４６）は、前記の半導体（４４）からバッキング材料（５４）を通過してまたは当該バッキング材料の上を通って、前記の第１の面とは反対側の第２の面に延びており、
    前記の第２の複数の導体面は、第１の複数の導体面よりも少ない、
    請求項１１に記載のバッキング。
13. 前記の半導体（４４）には、送信ビームフォーマ、受信ビームフォーマ、トランスミッタ、サブアレイビームフォーマ、マルチプレクサ、ミキサの一部分またはこれらの組み合わせが少なくとも含まれる、
    請求項１１に記載のバッキング。
14. 前記バッキング材料（５４）は、前記の半導体（４４）の第１側面と第１の面（７２）との間に設けられており、かつ前記の半導体（４４）の少なくとも第２および第３側面に隣接している、
    請求項１に記載のバッキング。
15. 前記のバッキング材料（５４）には複数のスライス（５０）が含まれており、
    当該の複数のスライス（５０）のうちの第１のスライス（５０）は、前記の半導体（４４）を有しており、
    別のスライス（５０）は、別の半導体（４４）を有しており、
    前記の複数のスライスのうちの１つずつのスライス（５０）は、第１の面にて行方向に露出された導体を有しており、該導体は、複数の行からなる多次元パターンに分配されており、
    複数のトレース（４６）により、各行の導体（４６）が相応する半導体（４４）に接続されており、
    当該の導体（４６）の各行におけるピッチは、相応の半導体（４４）にて前記のトレース（４６）のピッチよりも大きいか、等しいかまたは小さい
    請求項１１に記載のバッキング。
16. 前記の音響減衰バッキング材料（５４）には、混入式エポキシが含まれる、
    請求項１１に記載のバッキング。
17. 超音波イメージングトランスデューサに対するバッキングを作製する方法において、
    該方法には、
    音響減衰材料のシートを形成するステップ（１２）と、
    当該のシート内にチップを配置するステップ（１６）と、
    当該のチップから前記のシートの線に導体を形成するステップ（１８）とを有することを特徴とする、
    超音波イメージングトランスデューサに対するバッキングを作製する方法。
18. 前記のシートを形成するステップ（１２）にはウェハを形成するステップが含まれており、
    前記の方法にはさらに当該のウェハに開口部を形成するステップ（１４）が含まれており、
    前記の配置のステップ（１６）には、前記のチップおよび別のチップをウェハの開口部にピックアンドプレース処理するステップが含まれており、
    前記の方法にはさらに
    前記のウェハから複数のスライス（５０）を切断するステップと、
    当該のスライス（５０）を互いに隣接してスタックするステップ（２２）が含まれており、
    ここで各スライス（５０）には前記の複数のチップのうちの１つが含まれている、
    請求項１７に記載の方法。
19. 前記の導体を形成するステップ（１８）には、前記のチップ、シートの一部分、また前記の線にてシートに延びている電極に導体をデポジットするステップが含まれており、
    当該の電極における導体のピッチは、前記のチップにおける導体のピッチよりも、大きいか、等しいか、または小さい、
    請求項１７に記載の方法。
20. 前記のシートの高さはほぼ、前記の超音波トランスデューサアレイの１つの次元における素子ピッチである、
    請求項１７に記載の方法。
21. さらに前記のシートを別とシートと共にラミネートするステップ（２４）を有する、
    請求項１７に記載の方法。
22. 前記の導体を形成するステップ（１８）には、平坦なＩＣのリディストリビーション処理が含まれる、
    請求項１７に記載の方法。
23. 前記のシートを形成するステップ（１２）には、混入されたエポキシ製のブールからウェハをスライスするステップが含まれている、
    請求項１７に記載の方法。
24. さらに、
    第１の開口部を前記のシートに形成するステップ（１４）と、
    少なくとも１つの第２の開口部を前記のシートに形成するステップ（１４）と、
    複数の電極を有するインサート部を当該の第２の開口部に配置するステップ（１６）とを有しており、
    前記の第１の開口部は、前記のチップに合わせてサイズが調整されており、
    当該チップの高さは、シートの高さよりも低く、
    前記の第２の開口部は前記の線に沿っており、
    前記の配置のステップ（１６）には前記の第１の開口部内にチップを配置することが含まれる、
    請求項１７に記載の方法。

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